JP2007127635A - デジタル・ロジック信号の測定機器及び処理方法 - Google Patents

Abstract

【課題】ロジック・サンプルを取り込む際に、取込みメモリに蓄積する前に、これらロジック・サンプルを実時間で圧縮することにより、重要な情報を失うことなくメモリ容量よりも多くの入力デジタル・ロジック信号情報を蓄積する。
【解決手段】取込み回路105が入力デジタル・ロジック信号をサンプリングしてロジック・サンプルを発生する。圧縮回路140がロジック・サンプルを圧縮コードに圧縮して取込みメモリ115に蓄積する。波形描画回路120が圧縮コードを波形イメージに変換し、表示メモリ125に蓄積して表示装置130に表示する。
【選択図】図１

Description

本発明は、一般にデジタル・ロジック信号用の測定機器及び処理方法に関し、特に、ロジック・サンプルを圧縮して蓄積する測定機器及び処理方法に関する。

ロジック・アナライザやミックス信号オシロスコープなどの測定機器を用いて、デジタル・ロジック信号のロジック値を測定している。これら測定機器は、サンプリング・クロックで特定される時点の入力デジタル・ロジック信号のロジック値をサンプリングし、これらロジック・サンプル（サンプリングした値）を取込みメモリ内に蓄積し、蓄積したこれらロジック・サンプルを波形イメージに変換して表示メモリに蓄積し、この波形イメージを表示装置に表示する。

これら測定機器には制限があるが、その１つは、取込みメモリの容量が限定されていることである。取込みメモリは、標準の市販のランダム・アクセス・メモリであるが、その容量は、６４メガ・バイト、１２８メガ・バイト又は２５６メガ・バイトというように固定されている。例えば、本願出願人のテクトロニクスが販売しているＴＬＡ７０００型ロジック・アナライザは、２５６メガ・バイトまでの取込みメモリをサポートしている。

ユーザは、測定機器の取込みメモリの容量を超える時間間隔で入力デジタル・ロジック信号の動きを観察することが時々必要となる。例えば、３秒を超える信号の動きに関心のあるユーザにとっては、ユーザの測定機器が２５６メガ・バイト／秒でロジック・サンプルを取り込むが、取込みメモリの容量は２５６メガ・バイトしかない。３秒を表示するには、取込みメモリには３×２５６メガ・バイト＝７６８メガ・バイトが必要となるが、これは利用可能な容量の３倍である。この状態において、測定機器は、典型的には、「デシメーション」を行い、即ち、取込んだサンプルのいくつかを捨てて、メモリがオーバーフローするのを防ぐ。例えば、測定機器は、係数３でデシメーションを行い、３個の取込みサンプル毎に１個のみを蓄積し、残りの２個を捨てる。その結果の表示には、全てのサンプル・データを最早含んでいないので、エリアシングが生じるが、それにもかかわらず、ユーザには有用な情報を提供する。しかし、捨てたサンプルに、その信号に関する重要な情報（例えばロジック遷移）が含まれていると、デシメーションの表示はユーザを誤解させる。

デシメーションは、非常に簡単な圧縮方法であるが、情報が損失されることがユーザの陥る危険性である。ホラディ等の米国特許第６４７３７００号「波形観察用にデジタル・データを圧縮するためにロジック・アナライザに用いる方法」は、より詳細な圧縮方法を記載している。この米国特許では、取込みメモリに蓄積された非常に多くの、例えば、２５６メガバイトのロジック・サンプルを調整して、例えば、１０２４列のラスタ走査表示形式により表示することを開示している。この米国特許の圧縮方法では、ロジック・サンプルをグループに分解し（グループ分けし）（例えば、各表示列を２５６メガバイト÷１０２４＝２５０キロバイトとし）、グループのロジック・サンプルが「常に高」、「常に低」又は「変化」であるかに基づいて各グループを圧縮コードに割り当てている。この米国特許の圧縮方法は、デシメーションと異なり、情報にエリアシングが生じない（偽情報が生じない）。すなわち、２５０キロのサンプルを１つの表示列に圧縮する際、この米国特許は、ロジック動作の全ての細部を保持しないが、例えば、ロジック遷移のある領域では、信号が「変化」していることを正確に示す。これは、信号の変化を示さないデシメーションとは異なる。

米国特許第６４７３７００号明細書

上述の米国特許第６４７３７００号が、デシメーションの代わりにメモリ容量問題を解決するのに適用できるかもしれない。しかし、この米国特許の目的が既に取込みメモリに蓄積されたロジック・サンプルを調整して、ラスタ走査表示装置に表示するものであるため、この米国特許は、蓄積されたロジック・サンプルに対応するメモリ・アドレスをあてにしており、これらメモリ・アドレスのデータを比較器に供給してロジック・サンプルを分解している。取込みメモリの制限された容量の問題を解決するためには、ロジック・サンプルを取込みメモリに蓄積する前に、これらロジック・サンプルを圧縮しなければならない。よって、上述の米国特許は、この問題解決には適さない。

そこで、ロジック・サンプルを取り込む際に、これらロジック・サンプルを取込みメモリに蓄積する前に、これらロジック・サンプルを実時間で圧縮できる方法が必要とされている。

本発明のデジタル・ロジック信号測定機器は、入力デジタル・ロジック信号をサンプリングし、ロジック・サンプルを発生する取込み回路（１０５）と、ロジック・サンプルを圧縮コードに圧縮する圧縮回路（１１０、３１０）と、圧縮コードを蓄積する取り込みメモリ（１１５、３１５）とを具えている。なお、括弧内の参照番号は、実施例との関係を単に示すためである。
また、本発明のデジタル・ロジック信号処理方法は、入力デジタル・ロジック信号をサンプリングしてロジック・サンプルを発生し、ロジック・サンプルを圧縮コードに圧縮し、圧縮コードを取り込みメモリ（１１５、３１５）に蓄積することを特徴とする。

よって、本発明によれば、測定機器は、入力デジタル・ロジック信号のアクティビティ（動作）に関する重要な情報を失うことなく、限定されたメモリ容量で通常可能な場合よりも多くのこれら信号の情報を蓄積できる。

本発明によれば、測定機器は、入力デジタル・ロジック信号をサンプリングして、ロジック・サンプルを発生し、これらロジック・サンプルを圧縮コードに圧縮し、これら圧縮コードを取込みメモリに蓄積する。この圧縮では、ロジック・サンプルをグループに分解して、圧縮コードをこれらグループに割り当て、入力デジタル・ロジック信号のアクティビティにおける情報を失わないように実行する。測定機器は、蓄積された圧縮コードを表示メモリ用の波形イメージに変換し、この蓄積された波形イメージを表示装置に表示する。

本発明の利点及び新規な特徴は、添付図を参照した以下の詳細な説明から明らかになろう。

図１は、本発明を実現する測定機器のアーキテクチャを示す簡略化したブロック図である。取込み回路（測定機器アーキテクチャ）１００は、入力デジタル・ロジック信号をサンプリングし、ロジック・サンプルを発生する。このためには、入力デジタル・ロジック信号を比較器の一方の入力端に供給し、この比較器の他方の入力端に判断しきい値の電圧を供給して、サンプル・クロックで決まる時点での比較器の出力をラッチする。これら動作は、当業者に知られている。圧縮回路１１０は、後述のように、ロジック・サンプルを圧縮コードに圧縮する。取込みメモリ１１５は、圧縮コードを蓄積する。波形描画回路１２０は、蓄積された圧縮コードを表す波形イメージを発生する。この波形イメージは、表示メモリ１２５に蓄積され、表示装置１３０に表示される。この図においては、サンプル・クロック回路（サンプル・クロックを必要な全ての要素に分配する回路）、制御回路、圧縮することなくロジック・サンプルを取込みメモリに蓄積する回路を示さないが、これら回路は当業者に周知である。本発明は、上述の米国特許第６４７３７００号のように取込みメモリ１１５に蓄積した後ではなく、その前にロジック・サンプルを圧縮するので、測定機器が有限の取込みメモリ容量の基本的な制限を克服できる。

エリアシングを防止するために、圧縮回路１１０は、入力デジタル・ロジック信号の動きを正確に把握しなければならないが、使用する圧縮量に応じて、入力デジタル・ロジック信号の動きの正確なタイミング及びその動きの特性に関するいくつかの情報が犠牲になるかもしれない。この圧縮回路の動作は、多くの異なる圧縮方法を用いて実現できる。かかる方法の１つは、圧縮回路内で、分解回路がロジック・サンプルをグループに分解し、そのグループにおけるロジック・サンプルのロジックの動きに基づいて、割り当て回路が圧縮コードに割り当てる。かかる４つの割り当て（及びこれらの２進表現）は、「常に高（０１）」、「常に低（００）」、「１回の遷移（変化）（１０）」、「複数回の遷移（変化）（１１）」である。図２は、本発明を説明するための入力デジタル・ロジック信号、ロジック・サンプル、圧縮コード、表示装置に表示される波形イメージを示す図であり、どのように本発明の方法で３個１組（グループ）のロジック・サンプル２１０（判断しきい値２７０による入力デジタル・ロジック信号２０５に対応する）を圧縮コード２１５に変換するかを示している。例えば、ロジック・サンプルの第１グループ２３５（０００）は、「常に低」の圧縮コード２４０で表す。立ち上がりエッジ２２５に対応するロジック・サンプルの第２グループ２５０（０１１）は、「１回の遷移」の圧縮コード２５５で表す。第１立ち下がりエッジ２７５にて、ロジック・サンプル２８０（１１１）及び２８５（０００）を「常に低」に続く「常に高」に割り当てることができるが、これらの間に必要な「単一遷移」がなくなり、誤解を導く。より有益な情報を与えるために、圧縮回路１１０は、中間グループのロジック・サンプルのみを考慮するだけではなく、直前のグループの最後のロジック値も考慮している。この方法では、ロジック・サンプル２８５の前の最終ロジック状態（ロジック・サンプル２８０の最終ロジック状態）がロジック１であるので、圧縮回路１１０は、圧縮コード２９５に「単一の遷移」を割り当てる。ロジック・サンプル２８０の前の最後のロジック状態がロジック１なので、圧縮回路１１０は、圧縮コード２９０に「常に高」を割り当てる。信号の活動が高い領域２３０では、ロジック・サンプル２９６がそのロジック状態を２回以上変化しているので、「多数回の遷移」の圧縮コード２９７を割り当てる。

圧縮コード２１５を波形イメージ２２０に変換するには、波形描画回路１２０（専用回路、又はプロセッサ上で動作するソフトウェアにより実現）が、圧縮コードが指示するロジック・アクティビティを表すイメージを発生する。例えば、圧縮コード２４０の「常に低」は、一連のロジック０を示す波形イメージ２４５により図形的に表すが、この場合の波形イメージは単純化のために１０×３ピクセル・イメージである。圧縮コード２５５の「単一の遷移」を表す波形イメージを発生するために、波形描画回路１２０は、圧縮コード２４０の「常に低」の最終ロジック状態を考慮して、立ち上がりエッジの波形イメージ２６０に決定する。「１回の遷移」グループが「多数回の遷移」グループに続くと、エッジが立ち上がりか立ち下がりかという情報が失われ、波形２７０のように、「多数回の遷移」の波形イメージを発生する。

最初の立ち上がりエッジ２２５にて、この圧縮方法では、信号アクティビティの正確なタイミングに関するいくつかの情報を失う。ここでは、３個のサンプルであるグループ内のどこかで遷移が生じているが、ユーザは、３個のロジック・サンプル２５０のどの間で遷移が生じているかを識別できない。同様に、信号のアクティビティが高い領域２３０にて、この圧縮方法は、信号遷移の的確な特性に関する情報を失う。すなわち、波形イメージ２６５は、どの様なロジック・アクティビティが生じたかを正確に示せないが、それにもかかわらず、ユーザは、入力信号が２回以上変化したことを認識できる。

図２において、３個のロジック・サンプルのグループの各々に対して、測定機器は、取込みメモリのわずか２ビットを用いて、ロジック・サンプルの各グループを直接的に蓄積するための３ビットを用いる代わりに、対応する圧縮コードを蓄積することにより、メモリ使用量を３３％だけ減らせる。より多くのメモリを節約するためには、各グループのサンプルの数を増やして、圧縮量を増やしてもよい。

本発明の圧縮方法は、上述の米国特許第６４７３７００号が用いる圧縮方法とは異なり、「多数回の変化」という追加的な割り当てがあるという利点がある。この追加的な割り当ては、多くのロジック遷移が生じるサンプルのグループと、１回の遷移のみが生じるサンプルのグループとを区別するので、ユーザに一層有用な表示を与えることができる。この圧縮方法は、４つの割り当てに本質的に限定されるものではなく、より多くの割り当てを含むように拡張できる。

必要ならば、蓄積された圧縮コードを表示装置上で表示するために調整する目的で、取込みメモリに蓄積された後に、本発明の方法を圧縮コードに更に再適用してもよい。

本発明の方法の１つの利点は、この単純さにより、測定機器のサンプリング・レートで動作する回路に直接的に適用できる。図３は、測定機器アーキテクチャ１００に基づいた測定機器アーキテクチャ３００の簡略化したブロック図であり、分割回路３３５を用いてロジック・サンプルをグループに分解している。図４に示すように、分割回路３３５は、サンプル・クロック４００を分周して、分周されたサンプル・クロック４０５を発生する。このサンプル・クロック４０５は、１クロック・サイクルが高で、複数サイクルが低である。分周クロックの立ち上がりエッジの間の時間間隔で「圧縮間隔」を定義する。係数Ｎでの圧縮には、分周回路の出力が１サイクルだけ高となり、その後Ｎ−１サイクルだけ低となる。例えば、係数３の圧縮には、分周回路の出力は、１サイクルだけ高となり、その後２サイクルだけ低となる。

図３を再び参照する。分周回路３３５が高出力を発生する各時点で、圧縮回路３１０は、圧縮コードを生成を開始する。圧縮回路３１０は、圧縮コードの形成を続け、全てのサンプル・クロックでロジック・サンプルを試験する一方、分周回路３３５の出力を低に維持する。分周回路３３５が他の高出力信号を発生すると、圧縮回路３１０の出力に圧縮コードが現れる。これにより、取込みメモリ３１５は、圧縮コードを受け、アドレス発生器３４０が指定するメモリ・アドレスにその圧縮コードを蓄積する。次に、アドレス発生器３４０は、メモリ・アドレスを進めて、次の圧縮コードを次のメモリ・アドレスに蓄積する。

図５は、圧縮回路３１０の細部を示す回路図である。（必要に応じて全ての要素に分配される）サンプル・クロックは、省略してある。圧縮回路３１０は、インバータ５０５を含んでおり、このインバータ５０５は、分周されたシステム・クロック（サンプル・クロック）を反転し、アンド・ゲート５３０の第１入力端及びアンド・ゲート５３５の第１入力端に供給する。アンド・ゲート５３０の出力端は、オア・ゲート５１０の第１入力端に接続され、アンド・ゲート５３５の出力端は、オア・ゲート５２０の第１入力端に接続される。オア・ゲート５１０の出力端は、フリップ・フロップ５１５のＤ入力端に接続され、オア・ゲート５２０の出力端は、フリップ・フロップ５２５のＤ入力端に接続される。フリップ・フロップ５１５のＱ出力端は、アンド・ゲート５３０の第２入力端及び優先度エンコーダ５６０の「１１」入力端に接続される。フリップ・フロップ５２５のＱ出力端は、アンド・ゲート５３５の第２入力端、優先度エンコーダ５６０の「１０」入力端、アンド・ゲート５４０の第１入力端に接続される。ロジック・サンプルをフリップ・フロップ５４５のＤ入力端に供給する。フリップ・フロップ５４５のＱ出力を排他的オア・ゲート５５５の第１入力端及びフリップ・フロップ５５０のＤ入力端に供給する。フリップ・フロップ５５０のＱ出力を排他的オア・ゲート５５５の第２入力端及び優先度エンコーダ５６０の「０１」入力端に供給される。排他的オア・ゲート５５５の出力は、オア・ゲート５２０の第２入力端及びアンド・ゲート５４０の第２入力端に供給される。アンド・ゲート５４０の出力をオア・ゲート５１０の第２入力端に供給する。優先度エンコーダ５６０は、アクティブな入力に等しい２ビット値を発生する。

動作において、分周されたサンプル・クロックが高になると、フリップ・フロップ５１５及び５２５は、低にされ、優先度エンコーダ５６０は、この圧縮期間に「００」を割り当てる。（サンプル・クロック毎に圧縮回路３１０にクロックされる）ロジック・サンプルが状態を変化させると、排他的オア・ゲート５５５の出力が高となる。これにより、フリップ・フロップ５２５が高となり（圧縮期間の残りの期間中は高を維持し）、優先度エンコーダ５６０が「１０」をこの圧縮期間に割り当てる。ロジック・サンプルは、圧縮期間中に２回変化すると、フリップ・フロップ５１５が高となり（圧縮期間の残りの期間中は高を維持し）、優先度エンコーダ５６０は、「１１」をこの圧縮期間に割り当てる。圧縮期間全体にわたってロジック・サンプルが高であると、優先度エンコーダ５６０は、「０１」をこの圧縮期間に割り当てる。

よって、本発明は、ロジック・サンプルを取り込む際に、取込みメモリに蓄積する前に、これらロジック・サンプルを実時間で圧縮する。よって、本発明による測定機器では、信号のアクティビティに関する重要な情報を失うことなく、本来の限定されたメモリ容量よりも多くの入力デジタル・ロジック信号の情報を蓄積できる。

本発明を実現する測定機器のアーキテクチャを示す簡略化したブロック図である。 本発明を説明するための入力デジタル・ロジック信号、ロジック・サンプル、圧縮コード、表示装置に表示される波形イメージを示す図である。 本発明により、ロジック・サンプルをグループに分解するための分割回路を用いる測定機器のアーキテクチャの簡略化したブロック図である。 本発明を理解するために有用なタイミング図であり、図２の分割回路の出力及びサンプル・クロックの関係を示す。 図３の圧縮回路を実現する回路の簡略化した回路図である。

符号の説明

１００、３００ 測定機器アーキテクチャ
１０５ 取込み回路
１１０、３１０ 圧縮回路
１１５、３１５ 取込みメモリ
１２０ 波形描画回路
１２５ 表示メモリ
１３０ 表示装置
３３５ 分周回路
３４０ アドレス発生器

Claims (6)

1. 入力デジタル・ロジック信号をサンプリングし、ロジック・サンプルを発生する取込み回路と、
   上記ロジック・サンプルを圧縮コードに圧縮する圧縮回路と、
   上記圧縮コードを蓄積する取り込みメモリと
   を具えたデジタル・ロジック信号測定機器。
2. 上記蓄積された圧縮コードを波形イメージに変換する波形描画回路と、
   上記波形イメージを蓄積する表示メモリと、
   上記蓄積された波形イメージを表示する表示装置と
   を更に具えた請求項１のデジタル・ロジック信号測定機器。
3. 上記圧縮回路は、
   上記ロジック・サンプルを複数グループに分解する分解回路と、
   上記グループの上記ロジック・サンプルのロジックのアクティビティに基づいて、上記圧縮コードの特定の圧縮コードを上記グループの各々に割り当てる割り当て回路と
   を具えることを特徴とする請求項１のデジタル・ロジック信号測定機器。
4. 入力デジタル・ロジック信号をサンプリングし、ロジック・サンプルを発生し、
   上記ロジック・サンプルを圧縮コードに圧縮し、
   上記圧縮コードを取り込みメモリに蓄積する
   ことを特徴とするデジタル・ロジック信号処理方法。
5. 上記蓄積された圧縮コードを波形イメージに変換し、
   表示メモリに上記波形イメージを蓄積し、
   表示装置に上記蓄積された波形イメージを表示する
   ステップを更に具えた請求項４のデジタル・ロジック信号処理方法。
6. 上記圧縮のステップは、
   上記ロジック・サンプルを複数グループに分解し、
   上記グループの上記ロジック・サンプルのロジックのアクティビティに基づいて、上記圧縮コードの特定の圧縮コードを上記グループの各々に割り当てる
   ことを特徴とする請求項４のデジタル・ロジック信号処理方法。