JP2007134672A - 非揮発性メモリーとその製造方法および操作方法 - Google Patents

非揮発性メモリーとその製造方法および操作方法 Download PDF

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Abstract

【課題】単一セル２ビット保存で集積度を上げ、ソース側注入効果でメモリー効率と速度を向上し、簡単な製造方法でコストを低減させた非揮発性メモリーとその製造方法および操作方法を提供する。
【解決手段】基板２００中に少なくとも２ビット線ＢＬ１，ＢＬ２が平行に配列されるとともに、第１方向に沿って延伸され、複数の選択ゲート構造２０２ａ〜２０２ｅが、それぞれ２ビット線ＢＬ１，ＢＬ２間に平行に配列されるとともに第１方向に沿って延伸され、２つの隣接する選択ゲート構造２０２ａ〜２０２ｅ間にギャップが形成され、複数の制御ゲート線ＣＧ１がそれぞれ複数の隣接する２つの選択ゲート構造２０２ａ〜２０２ｅ間のギャップに充填されて、平行に配列され、かつ第１方向と交差する第２方向に沿って延伸され、多数の電荷蓄積層２０６ａ〜２０６ｈが、それぞれ複数の選択ゲート構造２０２ａ〜２０２ｅおよび複数の制御ゲート線ＣＧ１間に配置される。
【選択図】 図１Ｂ

Description

この発明は、半導体デバイスに関し、特に、非揮発性メモリーとその製造方法および操作方法に関する。
各種の非揮発性メモリー製品中で、電気的に消去および書き込み可能な読み出し専用メモリー（electrically erasable programmable read only memory = EEPROM）がパーソナルコンピューターおよび電子機器において多数回にわたるデータの保存／読み出し／消去という優位性を備え、かつ保存されたデータが回路オフ時に失われないためにメモリーデバイスとして広く使用されている。
典型的なＥＥＰＲＯＭのフローティングゲート（floating gate）および制御ゲート（control gate）は、ドープトポリシリコン（doped polysilicon）により製作される。また、典型的なＥＥＰＲＯＭが消去される時の過度消去によるデータエラー問題を回避するために、選択ゲート（select gate）が更に制御ゲートおよびフローティングゲートの側壁ならびに基板上に配置されて、分離ゲート（Split-gate）として形成される。
さらに、従来技術において、電荷捕捉層（charge trapping layer）がポリシリコン・フローティングゲートに替わるものとして採用される。電荷捕捉層は、例えば、窒化シリコンで作られる。窒化シリコン電荷捕捉層は、２つの酸化シリコン層に夾まれて酸化−窒化−酸化（oxide-nitride-oxide = ONO）複合層を形成し、そのような分離ゲート構造を有するＥＥＰＲＯＭは、米国特許US5930631に開示されている。しかし、分離ゲート構造は、それが大きな分離ゲート領域を必要とするため、大きなサイズのメモリーセルを有するものであるから、スタックトゲート（stacked gate）を有するＥＥＰＲＯＭのメモリーセルのそれよりメモリーセルのサイズが大きくなり、デバイス集積度を増大させることができないと言う問題が発生する。
一方、ＮＡＮＤ型アレイが各メモリーセルを直列接続するために使われるため、その集積度は、ＮＯＲ型アレイのそれよりも大きい。従って、もしも分離ゲート・フラッシュメモリーセルアレイがＮＡＮＤ型アレイ構造に製作されれば、デバイスがより密集したものとなる。しかし、ＮＡＮＤ型アレイにおける書き込み及び読み出しの手続は複雑であり、多くのメモリーセルが直列接続されているので、メモリーセルの読み出し電流が小さくなって、メモリーセルの操作速度が遅くなり、デバイス効率が低くなる。
そこで、この発明の目的は、非揮発性メモリーとその製造方法および操作方法を提供することにある。この発明にかかる非揮発性メモリーは、単一メモリーセルに２ビットデータを保存するため、デバイスの集積度を向上させる。
この発明の別な目的は、プログラム操作にソース側注入（Source-Side Injection = SSI）を実施できるので、プログラム速度およびメモリー効率を向上させることができる。
この発明の他の目的は、簡単かつ低コストである非揮発性メモリーの製造方法を提供することにある。
この発明は、非揮発性メモリーを提出するものであって、基板と、複数の選択ゲート構造と、複数の制御ゲート線と、複数の電荷蓄積層とを含む。前記基板中に少なくとも２ビット線を有し、前記２ビット線が平行に配列されるとともに、第１方向に沿って延伸される。複数の選択ゲート構造が、それぞれ前記２ビット線間の前記基板上に配置されて、前記複数の選択ゲート構造が平行に配列されるとともに前記第１方向に沿って延伸され、前記した２つの隣接する選択ゲート構造間にギャップが形成される。複数の制御ゲート線がそれぞれ前記基板上に配置されるとともに、前記複数の隣接する２つの選択ゲート構造間の前記ギャップに充填されて、平行に配列され、かつ第２方向に沿って延伸され、前記第２方向が前記第１方向と交差するものである。複数の電荷蓄積層であり、それぞれ前記複数の選択ゲート構造および前記複数の制御ゲート線間に配置される。
上記非揮発性メモリー中、前記電荷蓄積層の材料が窒化シリコンまたはドープトポリシリコンを含むものである。
上記非揮発性メモリー中、前記電荷蓄積層および前記制御ゲート線間に第１誘電層をそれぞれ含み、そのうち、前記第１誘電層の材料が酸化シリコンを含む。前記電荷蓄積層および前記基板間に配置されるトンネル誘電層を含み、そのうち、前記トンネル誘電層が酸化シリコンを含む。第２誘電層が前記電荷蓄積層および前記選択ゲート構造間に配置され、そのうち、前記第２誘電層の材料が酸化シリコンを含む。
上記非揮発性メモリー中、複数の第２方向へ延伸される素子分離構造が前記基板中の前記制御ゲート線間に配置される。前記素子分離構造の深さが２ビット線の深さより小さいものである。
上記非揮発性メモリー中、前記選択ゲート構造がそれぞれ前記基板上に配置されるゲート誘電層と、前記ゲート誘電層上に配置される選択ゲートと、前記選択ゲート上に配置されるキャップ層とを含むものである。
上記非揮発性メモリー中、さらに、前記制御ゲート線および前記基板間に配置される制御ゲート誘電層を含むものである。
この発明の非揮発性メモリー中、前記メモリーセル間にギャップが形成されないので、メモリーセルの集積度を向上させることができる。そして、１ビットデータが各選択ゲート構造および各制御ゲート線間の前記電荷蓄積層に保存できる、すなわち、この発明の非揮発性メモリーの単一メモリーセルに２ビットデータを蓄積できるものである。
さらに、前記制御ゲートの長さが前記選択ゲート構造間のギャップ長さにより決定できるので、前記制御ゲートの長さを前記選択ゲート構造間のギャップ長さを短縮することにより短縮でき、デバイス集積度を向上させる。
この発明は、非揮発性メモリーの製造方法を提供するものである。先ず、基板が提供され、少なくとも２つのドープト領域が前記基板中に形成され、前記した２つのドープト領域が平行に配列されるとともに第１方向に沿って延伸される。複数の選択ゲート構造が前記した２つのドープト領域間の前記基板上に形成され、前記選択ゲート構造が平行に配列されるとともに第１方向に沿って延伸され、２つの隣接する選択ゲート構造間にそれぞれギャップが形成される。複数のスペーサーが前記選択ゲート構造の側壁に形成され、前記スペーサーの材料が電荷蓄積材料を含み、前記基板上に第１誘電層が形成された後で前記基板上に第２誘電層が形成され、前記基板上に複数の制御ゲート線を形成し、前記制御ゲート線が前記ギャップを充填して、平行に配列されるとともに第２方向に沿って延伸して前記第１方向と交差するものである。
上記非揮発性メモリーの製造方法中、前記基板中に前記した２つのドープト領域を形成するステップの後に、複数の素子分離構造が前記第２方向に沿って前記基板中に形成されるステップを含み、そのうち、前記素子分離構造の深さが前記した２つのドープト領域の深さより小さいものである。
上記非揮発性メモリーの製造方法中、前記基板上に前記選択ゲート構造を形成するステップが前記基板上にゲート誘電層を形成することと、前記ゲート誘電層上に第１導電層を形成することと、前記第１導電層上にキャップ層を形成することと、前記キャップ層、前記第１導電層および前記ゲート誘電層をパターン化することとを含むものである。
上記非揮発性メモリーの製造方法中、前記スペーサーの材料が窒化シリコンを含むものである。前記した第１および第２誘電層の材料が酸化シリコンを含む。
上記非揮発性メモリーの製造方法中、前記基板上に前記制御ゲート線を形成するステップが前記基板上に第２導電層を形成することと、前記第２導電層をパターン化することを含み、前記第２導電層をパターン化するステップにおいて前記スペーサーの一部を除去して複数の電荷蓄積ブロックを形成するステップを含むものである。前記電荷蓄積ブロックの材料が窒化シリコンまたはドープトポリシリコンを含む。
この発明の非揮発性メモリーの製造方法中、前記メモリーセルがギャップなしに互いに直列接続されるので、メモリーセルアレイの集積度が向上される。従来技術にかかる非揮発性メモリーの製造方法と比較すると、この発明の非揮発性メモリーの製造方法は、より簡単なので、製造コストを削減することができる。
この発明は、非揮発性メモリーの操作方法を提供するものであって、メモリーアレイに有用なものである。前記メモリーアレイが少なくとも第１ビット線および第２ビット線を有するメモリーアレイを含む非揮発性メモリーのために、基板中に平行に配置されるとともに行方向（row direction）に延伸され；複数の選択ゲート構造が前記第１ビット線および前記第２ビット線間の前記基板上に平行に配置されるとともに行方向に配置され、２つの隣接する選択ゲート構造間にそれぞれギャップが形成され；複数の制御ゲートが前記基板上に配置されて前記した２つの隣接する選択ゲート構造間のギャップを充填し；複数の電荷蓄積層が前記選択ゲート構造および前記制御ゲート線間にそれぞれ配置され；複数のワード線が行方向に平行に配列され、同一行の前記選択ゲート構造の前記ゲートに接続され；複数の制御ゲート線が前記基板上に平行に配置されて列方向に延伸され、同一列の前記制御ゲートに接続され；そのうち、２つの隣接する選択ゲート構造、前記した２つの隣接する選択ゲート構造間の前記制御ゲート、前記選択ゲート構造および前記制御ゲート間の２つの電荷蓄積層がそれぞれ複数のメモリーセルを構成し、隣接する前記メモリーセルが１つの選択ゲート構造を共用し、各メモリーセルの前記電荷蓄積層が前記第１ビット線側の第１ビットならびに前記第２ビット線側の第２ビットを含むものである。
前記非揮発性メモリーに対するプログラム操作を実行することが、第１電圧を選択されたメモリーセルに接続された選択された制御ゲート線に印加し；第２電圧を前記第１ビット線に印加し；第３電圧を前記第２ビット線に印加し；第４電圧を前記選択されたメモリーセルの第１ビット線側の第１選択ワード線に印加し；第５電圧をその他の非選択ワード線に印加するものであり、そのうち、前記第４電圧が前記選択ゲート構造のしきい値電圧より大きいか等しいものであり、前記第１電圧および前記台５電圧が前記第４電圧より大きいものであり、前記第３電圧が前記第２電圧より大きいものであって、ソース側注入（Source-Side Injection = SSI）により前記第１ビットをプログラムするものである。
上記プログラム方法中、前記第１電圧が約７Ｖ、前記第２電圧が約０Ｖ、前記第３電圧が約４．５Ｖ、前記第４電圧が約１．５Ｖ、前記第５電圧が約７Ｖである。
上記プログラム方法中、前記非揮発性メモリーに対するプログラム操作を実行することが、第６電圧を選択されたメモリーセルに接続された選択された制御ゲート線に印加し；第７電圧を前記第２ビット線に印加し；第８電圧を前記第１ビット線に印加し；第９電圧を前記選択されたメモリーセルの前記第２ビット線側の第２の選択されたビット線に印加し；第１０電圧をその他の非選択ワード線に印加するものであり；そのうち、前記第９電圧が選択ゲート構造のしきい値より大きいか等しいものであり、前記第６および第１０電圧が前記第９電圧より大きいものであって、ソース側注入（SSI）により前記第２ビットをプログラムするものである。
上記プログラム方法中、前記第６電圧が約７Ｖ、前記第７電圧が約０Ｖ、前記第８電圧が約４．５Ｖ、前記第９電圧が約１．５Ｖ、前記第１０電圧が約７Ｖである。
この発明の上記非揮発性メモリーを消去するために、第１１電圧を前記制御ゲート線に印加し；第１２電圧を前記ワード線に印加し；第１３電圧を前記基板に印加し；前記ビット線をフローティングして前記電荷蓄積層に蓄積されていた電子を前記基板へ注入し、そのうち、前記した第１１電圧、第１２電圧および第１３電圧間の電圧差がＦＮトンネル効果を引き起こすものである。
上記消去方法中、前記電圧差が約−１２〜−２０Ｖである。前記第１１電圧が約０Ｖ、前記第１２電圧が約０Ｖ、前記第１３電圧が約１２Ｖである。
この発明の非揮発性メモリーを読み出すために、第１４電圧を選択されたメモリーセルに接続された選択された制御ゲート線に印加し；第１５電圧を前記第１ビット線に印加し；第１６電圧を前記第２ビット線に印加し；第１７電圧を前記選択されたメモリーセルの前記第１ビット線側の前記選択された第１ワード線に印加し；第１８電圧をその他の非選択ワード線に印加するもので、そのうち、前記第１ビットを読み出すために、前記第１７電圧が前記選択ゲート構造のしきい値電圧より大きいか等しいものであり、前記第１４および第１８電圧が前記第１７電圧より大きく、前記第１５電圧が前記第１６電圧より大きいものである。
上記読出し方法中、前記第１４電圧が約５Ｖ、前記第１５電圧が約２．５Ｖ、前記前記第１６電圧が約０Ｖ、前記第１７電圧が約２．５Ｖ、前記第１８電圧が約５Ｖである。
上記読み出し方法中、第１９電圧を選択されたメモリーセルに接続された選択された制御ゲート線に印加し；第２０電圧を前記第２ビット線に印加し；第２１電圧を前記第１ビット線に印加し；第２２電圧を前記選択されたメモリーセルの前記第２ビット線側の前記選択されたワード線に印加し；第２３電圧をその他の非選択ワード線に印加するもので、そのうち、前記第２ビットを読み出すために、前記第２２電圧が前記選択ゲート構造のしきい値電圧より大きく、前記第１９および第２３電圧が前記第２２電圧より大きく、第２０電圧が前記第２１電圧より大きいものである。
上記読出し方法中、前記第１９電圧が約５Ｖ、前記第２０電圧が約２．５Ｖ、前記第２１電圧が約０Ｖ、前記第２２電圧が約２．５Ｖ、前記第２３電圧が約５Ｖである。
この発明の非揮発性メモリーの上記操作方法中、プログラムが単一メモリーセルの単一ビットを単位とするソース側注入（SSI）により実行され、メモリーセルの消去がＦＮトンネル効果を使用して実行される。従って、電子注入効率がより高く、メモリーセルの操作電流が低減して、操作速度が向上する。また、チップ全体の消費電力が有効に低減できる。
この発明の好適な実施形態中、メモリーセルがギャップなしに直列接続されるため、メモリーアレイの集積度を向上させる。また、この発明の非揮発性メモリーを形成するステップは、従来プロセスよりも比較的簡単であり、製造コストを低減させることができる。
以下、この発明を実施するための最良の形態を図面に基づいて説明する。
図１Ａは、この発明にかかる非揮発性メモリーの好適な実施形態を示す平面図である。図１Ｂは、図１Ａ中のＡ−Ａ｀に沿って示した構造断面図である。図１Ｃは、図１Ａ中のＢ−Ｂ｀に沿って示した構造断面図である。
図１Ａにおいて、この発明の非揮発性メモリーアレイは、基板２００と、複数のメモリーセルＭ１１〜Ｍ３４と、複数のワード線ＷＬ１〜ＷＬ５と、複数の制御ゲート線ＣＧＬ１〜ＣＧ３と、２つのビット線ＢＬ１〜ＢＬ２とを含む。
メモリーセルＭ１１〜Ｍ３４は、アレイとして配列される。同一列（the same column）のメモリーセルは、相互間にギャップなしに直列接続される。例えば、メモリーセルＭ１１〜Ｍ１４が直列接続されて一列に配列され、メモリーセルＭ２１〜Ｍ２４が直列接続されて別な一列に配列され、メモリーセルＭ３１〜Ｍ３４が直列接続されて他の一列に配列される。複数の制御ゲート線ＣＧＬ１〜ＣＧ３は、例えば、平行に配列されてＸ方向に延伸している。制御ゲート線ＣＧＬ１〜ＣＧ３がそれぞれ同一列のメモリーセルの制御ゲートに接続している。複数のワード線ＷＬ１〜ＷＬ５は、例えば、平行に配列されてＹ方向に延伸しており、同一列のメモリーセルの選択ゲートに接続し、Ｘ方向がＹ方向と交差している。また、メモリーセル列中の２つの隣接するメモリーセルが１つのワード線を共用している。
この発明の非揮発性メモリーの構造を以下に説明する。ここでは、メモリーセルＭ１１〜Ｍ１４で構成されるメモリーセル列だけを一例として説明する。
図１Ａと図１Ｂと図１Ｃとにおいて、この発明の非揮発性メモリー構造は、基板２００と、複数の選択ゲート構造２０２ａ〜２０２ｅと、複数の制御ゲート２０４ａ〜２０４ｄと、複数の電荷蓄積層２０６ａ〜２０６ｈと、誘電層２０８と、誘電層２１０と、ソース／ドレイン領域（ビット線）２１２と、ソース／ドレイン領域（ビット線）２１４とを含む。
基板２００は、例えば、シリコン基板である。ソース／ドレイン領域（ビット線）２１２およびソース／ドレイン領域（ビット線）２１４は、基板２００中に配置される。ソース／ドレイン領域（ビット線）２１２およびソース／ドレイン領域（ビット線）２１４が平行に配列されてＹ方向に延伸している。また、複数の素子分離構造２０１が例えば基板２００中に配置されてＸ方向に延伸している。素子分離構造２０１の深さｄ１は、ビット線ＢＬ１，ＢＬ２の深さｄ２より小さい。
複数の選択ゲート構造２０２ａ〜２０２ｅは、例えば、ソース／ドレイン領域（ビット線）２１２およびソース／ドレイン領域（ビット線）２１４間の基板２００上にそれぞれ配置される。ギャップが２つの隣接する選択ゲート構造２０２ａ〜２０２ｅ間に形成される。各選択ゲート構造２０２ａ〜２０２ｅは、例えば、それぞれゲート誘電層２１６と選択ゲート２１８とキャップ層２２０とからなる。
選択ゲート２１８は、例えば、ドープトシリコンを含む。ゲート誘電層２１６は、例えば、選択ゲート２１８および基板２００間に配置される。ゲート誘電層２１６は、例えば、酸化シリコンを含む。キャップ層２２０は、例えば、選択ゲート２１８上に配置される。キャップ層２２０は、酸化シリコン、窒化シリコンなどのような絶縁材料を含む。
複数の制御ゲート２０４ａ〜２０４ｄは、例えば、２つの隣接する選択ゲート構造２０２ａ〜２０２ｅ間のギャップ中にそれぞれ配置される。制御ゲート２０４ａ〜２０４ｄは、制御ゲート線ＧＬ１により直列接続される。そのうち、制御ゲート２０４ａ〜２０４ｄおよび制御ゲート線ＧＬ１は、例えば、一体的に形成される、つまり制御ゲート２０４ａ〜２０４ｄが選択ゲート構造２０２ａ〜２０２ｅの上方に延伸されて相互に接続され制御ゲート線ＧＬ１を形成する。
複数の電荷蓄積層２０６ａ〜２０６ｈは、例えば、制御ゲート２０４ａ〜２０４ｄおよび選択ゲート構造２０２ａ〜２０２ｅ間にそれぞれ配置される。電荷蓄積層２０６ａ〜２０６ｈの材料は、例えば、導電材料（例えばドープトポリシリコン）または電荷捕捉材料（例えば窒化シリコン）を含む。電荷蓄積層２０６ａ〜２０６ｈがドープトポリシリコンを含む時、電荷蓄積層２０６ａ〜２０６ｈは、例えば、ブロック形状であり、制御ゲート２０４ａ〜２０４ｄおよび選択ゲート構造２０２ａ〜２０２ｅ間だけに位置する。電荷蓄積層２０６ａ〜２０６ｈが窒化シリコンを含む時、電荷蓄積層２０６ａ〜２０６ｈは、スペーサーとして選択ゲート構造２０２ａ〜２０２ｅ全体の側壁に位置する。
誘電層２０８は、例えば、選択ゲート構造２０２ａ〜２０２ｅおよび電荷蓄積層２０６ａ〜２０６ｈ間と基板２００および電荷蓄積層２０６ａ〜２０６ｈ間とに配置される。選択ゲート構造２０２ａ〜２０２ｅおよび電荷蓄積層２０６ａ〜２０６ｈ間の誘電層２０８は、選択ゲート構造２０２ａ〜２０２ｅおよび電荷蓄積層２０６ａ〜２０６ｈを分離するための分離層として機能する。基板２００および電荷蓄積層２０６ａ〜２０６ｈ間の誘電層２０８は、トンネル誘電層として供される。誘電層２０８の材料は、例えば、酸化シリコンである。
誘電層２１０は、例えば、電荷蓄積層２０６ａ〜２０６ｈおよび制御ゲート２０４ａ〜２０４ｄ間と基板２００および制御ゲート２０４ａ〜２０４ｄ間とに配置される。電荷蓄積層２０６ａ〜２０６ｈおよび制御ゲート２０４ａ〜２０４ｄ間の誘電層２１０は、電荷蓄積層２０６ａ〜２０６ｈおよび制御ゲート２０４ａ〜２０４ｄを分離するための分離層として機能する。基板２００および制御ゲート２０４ａ〜２０４ｄ間の誘電層２１０は、制御ゲート誘電層として機能する。誘電層２１０の材料は、例えば、酸化シリコンを含む。
２つの隣接する選択ゲート構造２０２ａ〜２０２ｅと、２つの隣接する選択ゲート構造２０２ａ〜２０２ｅ間の制御ゲート２０４ａ〜２０４ｄと、電荷蓄積層２０６ａ〜２０６ｈとは、それぞれ複数のメモリーセルＭ１１〜Ｍ１４を構成する。例えば、選択ゲート構造２０２ａ，２０２ｂと制御ゲート２０４ａと電荷蓄積層２０６ａ，２０６ｂとがメモリーセルＭ１１を構成し；選択ゲート構造２０２ｂ，２０２ｃと制御ゲート２０４ｂと電荷蓄積層２０６ｂ，２０６ｃとがメモリーセルＭ１２を構成し；同様に、…選択ゲート構造２０２ｄ，２０２ｅと制御ゲート２０４ｅと電荷蓄積層２０６ｇ，２０６ｈとがメモリーセルＭ１４を構成する。メモリーセルＭ１１〜Ｍ１４は、Ｘ方向（列方向）にギャップなしに接続され、隣接するメモリーセルＭ１１〜Ｍ１４が選択ゲート構造２０２ａ〜２０２ｅを共用する。例えば、メモリーセルＭ１２，Ｍ１１が選択ゲート構造２０２ｂを共用し、メモリーセルＭ１２，Ｍ１３が選択ゲート構造２０２ｃを共用する。
電荷蓄積層２０６ａ〜２０６ｈは、制御ゲート２０４ａ〜２０４ｄおよび選択ゲート構造２０２ａ〜２０２ｅ間にそれぞれ配置され、例えば、それぞれ１ビットデータを蓄積できる。メモリーセルＭ１１を例にあげれば、制御ゲート２０４ａおよび選択ゲート構造２０２ａ間に配置された電荷蓄積層２０６ａが１ビットデータ（左ビット）を蓄積することができ、制御ゲート２０４ａおよび選択ゲート構造２０２ｂ間に配置された電荷蓄積層２０６ｂが１ビットデータ（右ビット）を蓄積することができる。同様に、メモリーセルＭ１１〜Ｍ１４は、それぞれ２つの電荷蓄積層（左ビットおよび右ビット）を含んでいる。従って、この発明の非揮発性メモリーの単一メモリーセルは、２ビットデータを蓄積することができる。
上記した非揮発性メモリー中、メモリーセルＭ１１〜Ｍ１４間にギャップがなく、メモリーセル列の集積度が向上したものとなる。また、各選択ゲート構造２０２ａ〜２０２ｅおよび各制御ゲート２０４ａ〜２０４ｄ間の電荷蓄積層２０６ａ〜２０６ｈが１ビットデータを蓄積する、つまり、この発明の非揮発性メモリーの単一メモリーセルは、２ビットデータを蓄積することができる。
さらに、制御ゲート２０４ａ〜２０４ｄのゲート長さは、選択ゲート構造２０２ａ〜２０２ｅ間のギャップ長さにより決まる。かくして、制御ゲート２０４ａ〜２０４ｄのゲート長さが選択ゲート構造２０２ａ〜２０２ｅ間のギャップ長さを短縮することによって短縮されることができ、デバイス集積度が向上する。
上記した実施形態中、直列接続された４つのメモリーセルＭ１１〜Ｍ１４を一例として説明している。もちろん、この発明において、直列接続されるメモリーセルの数量は、実際に必要とされる数量による。例えば、３２〜６４のメモリーセル構造を同じワード線に直列接続することができる。
この発明のメモリーアレイの操作を以下に説明する。図２Ａは、この発明にかかる非揮発性メモリーのプログラム操作の一例を示す説明断面図である。図２Ｂは、この発明にかかる非揮発性メモリーのプログラム操作の別な一例を示す説明断面図である。図２Ｃは、この発明にかかる非揮発性メモリーの読み出し操作の一例を示す説明断面図である。図２Ｄは、この発明にかかる非揮発性メモリーの読み出し操作の別な一例を示す説明断面図である。図２Ｅは、この発明にかかる非揮発性メモリーの消去操作の一例を示す説明断面図である。
ここに記載する本発明の非揮発性メモリーの操作は、好適な実施形態としてだけであり、この発明の範囲を限定しようとするものではない。以下の説明において、メモリーセルＭ１２を一例として説明する。
図１Ａと図２Ａとにおいて、プログラム操作において、電子がメモリーセルＭ１２の電荷蓄積層Ｂ１（左ビット）に注入され、その中に蓄積される。電圧Ｖｐ１を選択されたメモリーセルＭ１２に接続された選択された制御ゲート線ＣＧ１に印加するが、そのうち、電圧Ｖｐ１は、例えば、約９Ｖである。電圧Ｖｐ２を電荷蓄積層Ｂ１（左ビット）側のビット線ＢＬ１に印加するが、電圧Ｖｐ２は、例えば、約０Ｖである。電圧Ｖｐ３を電荷蓄積層Ｂ２（右ビット）側のビット線ＢＬ２に印加するが、電圧Ｖｐ３は、例えば、約４．５Ｖである。電圧Ｖｐ４を電荷蓄積層Ｂ１（左ビット）に隣接する選択されたワード線ＷＬ２に印加するが、電圧Ｖｐ４は、例えば、約１．５Ｖである。電圧Ｖｐ５をその他の非選択ワード線ＷＬ１，ＷＬ３〜ＷＬ５に印加するが、電圧Ｖｐ５は、例えば、約９Ｖである。以上の条件がソース側注入（ＳＳＩ）を引き起こし、それにより電子が電荷蓄積層Ｂ１（左ビット）に注入されて、メモリーセルＭ１２の左ビットがプログラムされる。プログラム操作中、電圧Ｖｐ４は、選択ゲート構造のしきい値電圧より大きいか等しいものでなければならず；電圧Ｖｐ１，Ｖｐ５は、選択ゲート構造のしきい値電圧より大きく、かつ電圧Ｖｐ４より大きいものでなければならず；電圧Ｖｐ３は、電圧Ｖｐ２より大きいものでなければならず、ソース側注入（ＳＳＩ）によりプログラム操作を実行する。
図１Ａと図２Ｂとにおいて、プログラム操作中、電子がメモリーセルＭ１２の電荷蓄積層Ｂ２（右ビット）へ注入される時、電圧Ｖｐ１を選択されたメモリーセルＭ１２に接続された選択された制御ゲート線ＣＧ１に印加するが、電圧Ｖｐ１は、例えば、約９Ｖである。電圧Ｖｐ２を電荷蓄積層Ｂ２（右ビット）側のビット線ＢＬ２に印加するが、電圧Ｖｐ２は、例えば、約０Ｖである。電圧Ｖｐ３を電荷蓄積層Ｂ２（右ビット）側のビット線ＢＬ２に印加するが、電圧Ｖｐ３は、例えば、約４．５Ｖである。電圧Ｖｐ４を電荷蓄積層Ｂ２（右ビット）に隣接する選択されたワード線ＷＬ３に印加するが、電圧Ｖｐ４は、例えば、約１．５Ｖである。電圧Ｖｐ５をその他の非選択ワード線ＷＬ１，ＷＬ２，ＷＬ４，ＷＬ５に印加するが、電圧Ｖｐ５は、例えば、約９Ｖである。以上の条件がソース側注入（ＳＳＩ）を引き起こし、それにより電子が電荷蓄積層Ｂ２（右ビット）に注入されて、メモリーセルＭ１２の左ビットがプログラムされる。この操作中、電圧Ｖｐ４は、選択ゲート構造のしきい値電圧より大きいか等しいものでなければならず；電圧Ｖｐ１，Ｖｐ５は、選択ゲート構造のしきい値電圧より大きく、かつ電圧Ｖｐ４より大きいものでなければならず；電圧Ｖｐ３は、電圧Ｖｐ２より大きいものでなければならず、ソース側注入（ＳＳＩ）によりプログラム操作を実行する。
上記したプログラム操作中、プログラム操作がソース側注入（ＳＳＩ）により実行されるので、プログラム速度がより速く、それによりプログラムに要する時間が有効に短縮される。また、双方向プログラム方法を本発明が採用するため、従来のソース線を共用するために起こるプログラム干渉（program disturbance）を低減することができる。
図１Ａと図２Ｃとにおいて、メモリーセルＭ１２を読み出す時、電圧Ｖｒ１を選択されたメモリーセルＭ１２に接続する選択された制御ゲート線ＣＧ１に印加するが、電圧Ｖｒ１は、例えば、約６Ｖである。電圧Ｖｒ２を電荷蓄積層Ｂ１（左ビット）側のビット線ＢＬ１に印加するが、電圧Ｖｒ２は、例えば、約０Ｖである。電圧Ｖｒ３を電荷蓄積層Ｂ２（右ビット）側のビット線ＢＬ２に印加するが、電圧Ｖｒ３は、例えば、約２．５Ｖである。電圧Ｖｒ４を電荷蓄積層Ｂ１（左ビット）に隣接する選択されたワード線ＷＬ２に印加するが、電圧Ｖｒ４は、例えば、約２．５Ｖである。電圧Ｖｒ５をその他の非選択ワード線ＷＬ１，ＷＬ３〜ＷＬ５に印加するが、電圧Ｖｒ５は、例えば、約６Ｖである。この操作中、電圧Ｖｒ４は、選択ゲート構造のしきい値電圧より大きいか等しいものでなければならず；電圧Ｖｐ１，Ｖｐ５は、選択ゲート構造のしきい値電圧より大きく、かつ電圧Ｖｐ４より大きいものでなければならず；電圧Ｖｐ３は、電圧Ｖｐ２より大きくて、下方のチャネルの導通を確保しなければならず；電圧Ｖｐ３は、電圧Ｖｐ２より大きくなければならない。ところで、電荷蓄積層の総電荷量がマイナスである時、メモリーセルのチャネルがオフとなって電流が非常に小さく、一方、電荷蓄積層の総電荷量が少しプラスである時、メモリーセルのチャネルがオンとなって電流が大きくなる。従って、メモリーセルの「０」または「１」状態をチャネルのオン／オフ状態に基づいて、またはメモリーセルのチャネル電流の大きさによって決定することができる。
図１Ａと図２Ｄとにおいて、メモリーセルＭ１２を読み出す時、電圧Ｖｒ１を選択されたメモリーセルＭ１２に接続する選択された制御ゲート線ＣＧ１に印加するが、電圧Ｖｒ１は、例えば、約６Ｖである。電圧Ｖｒ２を電荷蓄積層Ｂ２（右ビット）側のビット線ＢＬ２に印加するが、電圧Ｖｒ２は、例えば、約０Ｖである。電圧Ｖｒ３を電荷蓄積層Ｂ１（左ビット）側のビット線ＢＬ１に印加するが、電圧Ｖｒ３は、例えば、約２．５Ｖである。電圧Ｖｒ４を電荷蓄積層Ｂ２（右ビット）に隣接する選択されたワード線ＷＬ３に印加するが、電圧Ｖｒ４は、例えば、約２．５Ｖである。電圧Ｖｒ５をその他の非選択ワード線ＷＬ１，ＷＬ２，ＷＬ４，ＷＬ５に印加するが、電圧Ｖｒ５は、例えば、約６Ｖである。この操作中、電圧Ｖｒ４は、選択ゲート構造のしきい値電圧より大きいか等しいものでなければならず；電圧Ｖｒ１，Ｖｒ５は、選択ゲート構造のしきい値電圧より大きく、かつ電圧Ｖｒ４より大きくて、下方のチャネルの導通を確保しなければならず；電圧Ｖｒ３は、電圧Ｖｒ２より大きいものでなければならない。電荷蓄積層の総電荷量がマイナスである時、メモリーセルのチャネルがオフとなって電流が非常に小さく、一方、電荷蓄積層の総電荷量が少しプラスである時、メモリーセルのチャネルがオンとなって電流が大きくなる。従って、メモリーセルの「０」または「１」状態をチャネルのオン／オフ状態に基づいて、またはメモリーセルのチャネル電流の大きさによって決定することができる。
図１Ａと図２Ｅとにおいて、消去する時、電圧Ｖｅ１を選択した制御ゲート線に印加し、電圧Ｖｅ２をワード線ＷＬ１〜ＷＬ５に印加し、電圧Ｖｅ３を基板に印加し、ビット線ＢＬ１，ＢＬ２をフローティングとして、電荷蓄積層の電子を基板中に導くから、メモリーセル中のデータを消去する。電圧Ｖｅ１，Ｖｅ２および電圧Ｖｅ３間の電圧差がチャネルＦ−Ｎトンネル効果を引き起こす。電圧Ｖｅ１，Ｖｅ２および電圧Ｖｅ３間の電圧差は、例えば、約−１２〜−２０Ｖである。例えば、電圧Ｖｅ１，Ｖｅ２は０Ｖであり、電圧Ｖｅ３は−１２Ｖである。
この発明の非揮発性メモリー中、プログラムが単一メモリーセルの単一ビットを単位としてソース側注入（ＳＳＩ）により実行され、メモリーセルがＦＮトンネル効果を使用して消去される。従って、電子注入効率がより高く、メモリーセル電流の操作電流が低くて操作速度がより高い。総電力消費が有効に低減される。
この発明の非揮発性メモリーの製造方法を以下に説明する。図３Ａから図３Ｅは、この発明の好適な実施形態のかかわる非揮発性メモリーを製造するフローチャートを示す断面図である。図３Ａから図３Ｅは、図１ＡのＡ−Ａ｀に沿って示した断面図である。図４は、図１ＡのＢ−Ｂ｀に沿って示した断面図である。
図３Ａにおいて、基板３００が提供されるが、基板３００は、例えば、シリコン基板である。ドープト領域３０２およびドープト領域３０４が基板３００中に形成される。ドープト領域３０２，３０４は、平行に配列され、例えば、第１方向に延伸される。ドープト領域３０２，３０４を形成するステップは、例えば、マスク層（図示せず）を基板３００上に形成する；イオン注入プロセスを実施して基板３００中にドープト領域３０２，３０４を形成する；マスク層を除去する。次に、図４に示すように、素子分離構造３０５が基板３００中に形成され、素子分離構造３０５は、例えば、平行に配列され、第１方向に延伸されて、第１方向と交差する。素子分離構造３０５の深さｄ１は、例えば、ドープト領域３０２およびドープト領域３０４の深さｄ２よりも小さい。
次に、図３Ｂにおいて、誘電層３０６と導電層３０８とキャップ層３１０とが基板上に順次形成される。誘電層３０６は、例えば、酸化シリコンを含み、誘電層３０６は、例えば、熱酸化により形成される。導電層３０８は、例えば、ドープトポリシリコンを含み、化学気相堆積を使用して非ドープトポリシリコン層を形成した後にイオン中を実施または化学気相堆積期間中のインサイチュウ（in situ）ドーパント注入で形成される。キャップ層３１０は、例えば、酸化シリコンを含み、化学気相堆積プロセスにより形成される。
図３Ｃにおいて、キャップ層３１０と導電層３０８と誘電層３０６とがパターン化されて複数の選択ゲート構造３１２が形成される。選択ゲート構造３１２は、ドープト領域３０２およびドープト領域３０４間に配置されて、平行に配列され、例えば、第１方向に延伸される。キャップ層３１０と導電層３０８と誘電層３０６とは、例えば、リソグラフィーおよびエッチングプロセスによりパターン化される。選択ゲート構造３１２は、例えば、キャップ層３１０ａと導電層３０８ａと誘電層３０６ａとそれぞれを含む。ギャップ３１４が例えば２つの隣接する選択ゲート構造３１２間に形成される。導電層３０８ａは、例えば、選択ゲートとして機能し、誘電層３０６ａは、選択ゲート誘電層として機能する。
次に、別な誘電層３１６が基板３００上に形成されて、選択ゲート構造３１２を被覆する。誘電層３１６の材料は、例えば、酸化シリコンである。誘電層３１６は、例えば、熱酸化または化学気相堆積により形成される。
図３Ｄにおいて、電荷蓄積層３１８が選択ゲート構造３１２の側壁に形成される。電荷蓄積層３１８の材料は、導電材料（例えば、ドープトポリシリコン）または電荷捕捉材料（例えば、窒化シリコン）を含む。電荷蓄積層３１８は、例えば、電荷蓄積材料層を形成した後で異方性エッチングを実施して形成する。電荷蓄積層３１８を形成する期間中に、誘電層３１６の一部が基板３００まで除去されて露出し誘電層３１６ａを形成する。誘電層３１６ａが例えば電荷蓄積層３１８および選択ゲート構造３１２間と電荷蓄積層３１８および基板３００間とで露出される。電荷蓄積層３１８および選択ゲート構造３１２間の誘電層３１６ａは、電荷蓄積層３１８および選択ゲート構造３１２間の分離層として機能する。電荷蓄積層３１８および基板３００間の誘電層３１６ａは、トンネル誘電層として機能する。
次に、別な誘電層３２０が基板３００上に形成されて、選択ゲート構造３１２および電荷蓄積層３１８を被覆する。誘電層３２０は、例えば、酸化シリコンを含む。誘電層３２０は、例えば、熱酸化または化学気相堆積プロセスにより形成される。
図３Ｅにおいて、複数の導電層３２２が基板３００上に形成され、導電層３２２が選択ゲート構造３１２間のギャップ３１４を充填する。また、導電層３２２は、平行に配列されて第２方向に延伸し、第１方向と交差する。導電層３２２は、制御ゲート線として機能する。導電層３２２（制御ゲート線）を形成するステップは、例えば、基板３００上に導電材料層を形成することを含む；化学機械研磨またはバックエッチを使用した平坦化プロセスを実行する；導電材料層をパターン化して複数の導電層３２２（制御ゲート線）を形成する。導電層３２２は、例えば、化学気相堆積使用して非ドープトポリシリコン層を形成し、非ドープトポリシリコン層へドーパントを注入するか、または、ポリシリコン層を形成する化学気相堆積期間中にドーパントをインサイチュウ（in situ）注入して形成する。もしも電荷蓄積層３１８の材料が導電材料（例えば、ドープトポリシリコン）を含めば、導電材料層３１８をパターン化して導電層３２２を形成するステップが更に電荷蓄積層３１８の一部を除去して電荷蓄積層３１８をブロックにパターン化することで、電荷蓄積層３１８が導電層３２２および選択ゲート構造３１２間に位置するようにする。もしも電荷蓄積層３１８の材料が電荷捕捉材料（例えば、窒化シリコン）を含めば、導電材料層３１８をパターン化するステップは、省略される。
電荷蓄積層３１８および導電層３２２間の誘電層３２０は、電荷蓄積層３１８と導電層３２２とを分離する分離層として機能する。基板３００および導電層３２２間の誘電層３２０は、制御ゲート誘電層として機能する。
２つの隣接する選択ゲート構造３１２と２つの隣接する選択ゲート構造３１２間の導電層３２２と電荷蓄積層３１８とが複数のメモリーセルＭを構成する。メモリーセルＭは、ギャップなしに直列接続されて、隣接するメモリーセルＭが１つの選択ゲート構造３１２を共用する。メモリーセルアレイの後続プロセスは、これらの技術に習熟した者によく知られたことであるから、改めて説明しない。
さらに、上記実施形態中、４つのメモリーセルだけを本発明の実施形態を説明するために使用している。もちろん、この発明の非揮発性メモリーを製造する方法によって、必要とされるいかなる数量のメモリーセルも形成されるが、例えば、３２〜６４のメモリーセル構造が単一ワード線上に直列接続される。また、この発明のメモリーセル列を製造する方法は、メモリーアレイ全体を形成することに適用される。
以上のごとく、この発明を好適な実施例により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
この発明にかかる非揮発性メモリーの好適な実施形態を示す平面図である。 図１ＡのＡ−Ａ｀線に沿って示した構造断面図である。 図１ＡのＢ−Ｂ｀線に沿って示した構造断面図である。 この発明にかかる非揮発性メモリーのプログラム操作の一例を示す断面図である。 この発明にかかる非揮発性メモリーのプログラム操作の別な一例を示す断面図である。 この発明にかかる非揮発性メモリーの読み出し操作の一例を示す断面図である。 この発明にかかる非揮発性メモリーの読み出し操作の別な一例を示す断面図である。 この発明にかかる非揮発性メモリーの消去操作の一例を示す断面図である。 この発明の好適な実施形態にかかる非揮発性メモリーの製造方法を示す断面フローチャートである。 この発明の好適な実施形態にかかる非揮発性メモリーの製造方法を示す断面フローチャートである。 この発明の好適な実施形態にかかる非揮発性メモリーの製造方法を示す断面フローチャートである。 この発明の好適な実施形態にかかる非揮発性メモリーの製造方法を示す断面フローチャートである。 この発明の好適な実施形態にかかる非揮発性メモリーの製造方法を示す断面フローチャートである。 この発明の好適な実施形態にかかる非揮発性メモリーを示す断面図である。
符号の説明
２００，３００ 基板
２０２ａ〜２０２ｅ，３１２ 選択ゲート構造
２０４ａ〜２０４ｄ 制御ゲート
２０６ａ〜２０６ｈ，３１８ 電荷蓄積層
２０８， ２１０，３０６，３０６ａ，３１６，３１６ａ，３２０ 誘電層
２１２，２１４ ソース／ドレイン領域（ビット線）
２０１ 素子分離構造
２１６ ゲート誘電層
２１８ 選択ゲート
２２０，３１０，３１０ａ キャップ層
３０２，３０４ ドープト領域
３０５ 素子分離構造
３０８，３０８ａ，３２２ 導電層
３１４ ギャップ
３２２，３２４，ＳＤ１１〜ＳＤ３２
ＢＬ１−ＢＬ２ ビット線
ＣＧ１−ＣＧ３ 制御ゲート線
Ｍ１１−Ｍ３２ メモリーセル
ＷＬ１−ＷＬ５ ワード線
ｄ１，ｄ２ 深さ

Claims (31)

  1. 非揮発性メモリーであって：
    基板であり、少なくとも２ビット線を有し、前記２ビット線が平行に配列されるとともに、第１方向に沿って延伸される基板と、
    複数の選択ゲート構造であり、それぞれ前記２ビット線間の前記基板上に配置されて、前記複数の選択ゲート構造が平行に配列されるとともに前記第１方向に沿って延伸され、前記した２つの隣接する選択ゲート構造間にギャップが形成される複数の選択ゲート構造と、
    複数の制御ゲート線であり、それぞれが前記基板上に配置されるとともに、前記複数の隣接する２つの選択ゲート構造間の前記ギャップに充填されて、平行に配列され、かつ第２方向に沿って延伸され、前記第２方向が前記第１方向と交差するものである複数の制御ゲート線と、
    複数の電荷蓄積層であり、それぞれ前記複数の選択ゲート構造および前記複数の複数の制御ゲート線間に配置される複数の電荷蓄積層と
    を含むものである非揮発性メモリー。
  2. 請求項１の非揮発性メモリーにおいて、前記電荷蓄積層の材料が窒化シリコンまたはドープトポリシリコンを含むものである非揮発性メモリー。
  3. 請求項１の非揮発性メモリーにおいて、さらに、前記電荷蓄積層および前記制御ゲート線間に第１誘電層をそれぞれ含むものである非揮発性メモリー。
  4. 請求項３の非揮発性メモリーにおいて、前記第１誘電層の材料が酸化シリコンを含むものである非揮発性メモリー。
  5. 請求項１の非揮発性メモリーにおいて、さらに、前記電荷蓄積層および前記基板間に配置されるトンネル誘電層を含むものである非揮発性メモリー。
  6. 請求項５の非揮発性メモリーにおいて、前記トンネル誘電層が酸化シリコンを含むものである非揮発性メモリー。
  7. 請求項１の非揮発性メモリーにおいて、さらに、前記電荷蓄積層および前記選択ゲート構造間に配置される第２誘電層を含むものである非揮発性メモリー。
  8. 請求項７の非揮発性メモリーにおいて、前記第２誘電層の材料が酸化シリコンを含むものである非揮発性メモリー。
  9. 請求項１の非揮発性メモリーにおいて、さらに、前記基板中の前記制御ゲート線間に配置され、前記第２方向へ延伸される複数の素子分離構造を含むものである非揮発性メモリー。
  10. 請求項９の非揮発性メモリーにおいて、前記素子分離構造の深さが２ビット線の深さより小さいものである非揮発性メモリー。
  11. 請求項１の非揮発性メモリーにおいて、前記選択ゲート構造がそれぞれ：
    前記基板上に配置されるゲート誘電層と、
    前記ゲート誘電層上に配置される選択ゲートと、
    前記選択ゲート上に配置されるキャップ層と
    を含むものである非揮発性メモリー。
  12. 請求項１の非揮発性メモリーにおいて、さらに、前記制御ゲート線および前記基板間に配置される制御ゲート誘電層を含むものである非揮発性メモリー。
  13. 非揮発性メモリーの製造方法であって：
    基板を提供することと、
    前記基板中に少なくとも２つのドープト領域を形成し、前記した２つのドープト領域が平行に配列されるとともに第１方向に沿って延伸されることと、
    前記した２つのドープト領域間の前記基板上に複数の選択ゲート構造を形成し、前記選択ゲート構造が平行に配列されるとともに第１方向に沿って延伸され、２つの隣接する選択ゲート構造間にそれぞれギャップが形成されることと、
    前記基板上に第１誘電層を形成することと、
    前記選択ゲート構造の側壁に複数のスペーサーを形成し、前記スペーサーの材料が電荷蓄積材料を含むことと、
    前記基板上に第２誘電層を形成することと、
    前記基板上に複数の制御ゲート線を形成し、前記制御ゲート線が前記ギャップを充填して、平行に配列されるとともに第２方向に沿って延伸して前記第１方向と交差することと
    を含むものである非揮発性メモリーの製造方法。
  14. 請求項１３の非揮発性メモリーの製造方法において、さらに、前記基板中に前記した２つのドープト領域を形成するステップの後に前記第２方向に沿って前記基板中に複数の素子分離構造を形成するステップを含み、前記素子分離構造の深さが前記した２つのドープト領域の深さより小さいものである非揮発性メモリーの製造方法。
  15. 請求項１３の非揮発性メモリーの製造方法において、前記基板上に前記選択ゲート構造を形成するステップが：
    前記基板上にゲート誘電層を形成することと、
    前記ゲート誘電層上に第１導電層を形成することと、
    前記第１導電層上にキャップ層を形成することと、
    前記キャップ層、前記第１導電層および前記ゲート誘電層をパターン化することと
    を含むものである非揮発性メモリーの製造方法。
  16. 請求項１３の非揮発性メモリーの製造方法において、前記スペーサーの材料が窒化シリコンを含むものである非揮発性メモリーの製造方法。
  17. 請求項１３の非揮発性メモリーの製造方法において、前記した第１および第２誘電層の材料が酸化シリコンを含む非揮発性メモリーの製造方法。
  18. 請求項１３の非揮発性メモリーの製造方法において、前記基板上に前記制御ゲート線を形成するステップが：
    前記基板上に第２導電層を形成することと、
    前記第２導電層をパターン化することを含む非揮発性メモリーの製造方法。
  19. 請求項１８の非揮発性メモリーの製造方法が、さらに、前記第２導電層をパターン化するステップにおいて前記スペーサーの一部を除去して複数の電荷蓄積ブロックを形成するステップを含むものである非揮発性メモリーの製造方法。
  20. 請求項１９の非揮発性メモリーの製造方法において、前記電荷蓄積ブロックの材料が窒化シリコンまたはドープトポリシリコンを含むものである非揮発性メモリーの製造方法。
  21. 非揮発性メモリーの操作方法であって、少なくとも第１ビット線および第２ビット線を有するメモリーアレイを含む非揮発性メモリーのために、基板中に平行に配置されるとともに行方向（row direction）に延伸され；複数の選択ゲート構造が前記第１ビット線および前記第２ビット線間の前記基板上に平行に配置されるとともに行方向に配置され、２つの隣接する選択ゲート構造間にそれぞれギャップが形成され；複数の制御ゲートが前記基板上に配置されて前記した２つの隣接する選択ゲート構造間のギャップを充填し；複数の電荷蓄積層が前記選択ゲート構造および前記制御ゲート線間にそれぞれ配置され；複数のワード線が行方向に平行に配列され、同一行の前記選択ゲート構造の前記ゲートに接続され；複数の制御ゲート線が前記基板上に平行に配置されて列方向に延伸され、同一列の前記制御ゲートに接続され；そのうち、２つの隣接する選択ゲート構造、前記した２つの隣接する選択ゲート構造間の前記制御ゲート、前記選択ゲート構造および前記制御ゲート間の２つの電荷蓄積層がそれぞれ複数のメモリーセルを構成し、隣接する前記メモリーセルが１つの選択ゲート構造を共用し、各メモリーセルの前記電荷蓄積層が前記第１ビット線側の第１ビットならびに前記第２ビット線側の第２ビットを含むものにおいて、前記方法が：
    前記非揮発性メモリーに対するプログラム操作を実行することが、第１電圧を選択されたメモリーセルに接続された選択された制御ゲート線に印加し；第２電圧を前記第１ビット線に印加し；第３電圧を前記第２ビット線に印加し；第４電圧を前記選択されたメモリーセルの第１ビット線側の第１選択ワード線に印加し；第５電圧をその他の非選択ワード線に印加するものであり、そのうち、前記第４電圧が前記選択ゲート構造のしきい値電圧より大きいか等しいものであり、前記第１電圧および前記台５電圧が前記第４電圧より大きいものであり、前記第３電圧が前記第２電圧より大きいものであって、ソース側注入（Source-Side Injection = SSI）により前記第１ビットをプログラムするものである非揮発性メモリーの操作方法。
  22. 請求項２１の非揮発性メモリーの操作方法において、そのうち、前記第１電圧が約７Ｖ、前記第２電圧が約０Ｖ、前記第３電圧が約４．５Ｖ、前記第４電圧が約１．５Ｖ、前記第５電圧が約７Ｖである非揮発性メモリーの操作方法。
  23. 請求項２１の非揮発性メモリーの操作方法において、さらに、前記非揮発性メモリーに対するプログラム操作を実行することが、第６電圧を選択されたメモリーセルに接続された選択された制御ゲート線に印加し；第７電圧を前記第２ビット線に印加し；第８電圧を前記第１ビット線に印加し；第９電圧を前記選択されたメモリーセルの前記第２ビット線側の第２の選択されたビット線に印加し；第１０電圧をその他の非選択ワード線に印加するものであり；そのうち、前記第９電圧が選択ゲート構造のしきい値より大きいか等しいものであり、前記第６および第１０電圧が前記第９電圧より大きいものであって、ソース側注入（SSI）により前記第２ビットをプログラムするものである非揮発性メモリーの製造方法。
  24. 請求項２３の非揮発性メモリーの操作方法において、そのうち、前記第６電圧が約７Ｖ、前記第７電圧が約０Ｖ、前記第８電圧が約４．５Ｖ、前記第９電圧が約１．５Ｖ、前記第１０電圧が約７Ｖである非揮発性メモリーの操作方法。
  25. 請求項２１の非揮発性メモリーの操作方法において、さらに、前記非揮発性メモリーに対する消去操作を実行することを含むものであり、第１１電圧を前記制御ゲート線に印加し；第１２電圧を前記ワード線に印加し；第１３電圧を前記基板に印加し；前記ビット線をフローティングして前記電荷蓄積層に蓄積されていた電子を前記基板へ注入し、そのうち、前記した第１１電圧、第１２電圧および第１３電圧間の電圧差がＦＮトンネル効果を引き起こすものである非揮発性メモリーの製造方法。
  26. 請求項２５の非揮発性メモリーの操作方法において、前記電圧差が約−１２〜−２０Ｖである非揮発性メモリーの操作方法。
  27. 請求項２５の非揮発性メモリーの操作方法において、前記第１１電圧が約０Ｖ、前記第１２電圧が約０Ｖ、前記第１３電圧が約１２Ｖである非揮発性メモリーの操作方法。
  28. 請求項２１の非揮発性メモリーの操作方法において、さらに、非揮発性メモリーに対する読み出し操作を実行することを含むものであり、第１４電圧を選択されたメモリーセルに接続された選択された制御ゲート線に印加し；第１５電圧を前記第１ビット線に印加し；第１６電圧を前記第２ビット線に印加し；第１７電圧を前記選択されたメモリーセルの前記第１ビット線側の前記選択された第１ワード線に印加し；第１８電圧をその他の非選択ワード線に印加するもので、そのうち、前記第１ビットを読み出すために、前記第１７電圧が前記選択ゲート構造のしきい値電圧より大きいか等しいものであり、前記第１４および第１８電圧が前記第１７電圧より大きく、前記第１５電圧が前記第１６電圧より大きいものである非揮発性メモリーの操作方法。
  29. 請求項２８の非揮発性メモリーの操作方法において、前記第１４電圧が約５Ｖ、前記第１５電圧が約２．５Ｖ、前記第１６電圧が約０Ｖ、前記第１７電圧が約２．５Ｖ、前記第１８電圧が約５Ｖである非揮発性メモリーの操作方法。
  30. 請求項２１の非揮発性メモリーの操作方法において、さらに、非揮発性メモリーに対する読み出し操作を実行することを含むものであり、第１９電圧を選択されたメモリーセルに接続された選択された制御ゲート線に印加し；第２０電圧を前記第２ビット線に印加し；第２１電圧を前記第１ビット線に印加し；第２２電圧を前記選択されたメモリーセルの前記第２ビット線側の前記選択されたワード線に印加し；第２３電圧をその他の非選択ワード線に印加するもので、そのうち、前記第２ビットを読み出すために、前記第２２電圧が前記選択ゲート構造のしきい値電圧より大きく、前記第１９および第２３電圧が前記第２２電圧より大きく、第２０電圧が前記第２１電圧より大きいものである非揮発性メモリーの操作方法。
  31. 請求項３０の非揮発性メモリーの操作方法において、そのうち、前記第１９電圧が約５Ｖ、前記第２０電圧が約２．５Ｖ、前記第２１電圧が約０Ｖ、前記第２２電圧が約２．５Ｖ、前記第２３電圧が約５Ｖである非揮発性メモリーの操作方法。
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