JPH09507341A - 自己整列デュアルビット分割ゲートフラッシュｅｅｐｒｏｍセル - Google Patents

Abstract

(57)【要約】 ＥＥＰＲＯＭセル構造は、選択ゲートトランジスタ（２４）によって分離されている２つの浮動ゲートトランジスタ（２０、２２）を含む。浮動ゲートトランジスタをプログラミング、読み出し、及び消去する時、選択トランジスタは２つの浮動ゲートトランジスタによって共用される。２つのトランジスタの浮動ゲート（２０Ｂ、２２Ｂ）は第１のポリシリコン層で形成され、２つのトランジスタの制御ゲート（２０Ｃ、２２Ｃ）は第２のポリシリコン層で形成され、そして選択ゲート（２４Ａ）は第３のポリシリコン層で形成される。選択トランジスタのチャネル長（２４Ｇ）は浮動ゲートトランジスタ（２０、２２）に完全に自己整列している。語線（２８）は制御ゲート上に形成され、選択ゲートを形成している。語線（２８）は、２つの浮動ゲートトランジスタのドレイン領域と接触しているビット線（２２Ａ、２０Ａ）とほぼ直角に走っている。従って、本ＥＥＰＲＯＭセル構造を使用して仮想接地フラッシュＥＥＰＲＯＭメモリアレイを製造することができる。

Description

【発明の詳細な説明】 自己整列デュアルビット分割ゲートフラッシュＥＥＰＲＯＭセル発明の背景 本発明は、1990年９月20日に同時出願された一連番号 07/585,811 号“Triple Polysilicon Flash EPROM Device”に関連する。 本発明は、一般的には半導体メモリデバイスに関し、より詳しくは三重ポリシ リコン自己整列分割ゲートフラッシュＥＥＰＲＯＭセルに関する。 ５Ｖ電源を専用する分割ゲート構造を有する三重ポリフラッシュＥＥＰＲＯＭ セルが Naruke，et al.，“A New Flash-Erase EEPROM Cell With a Sidewall S elect-Gate On Its Source Side”Technical Digest of IEEE Electron Device Meeting 1988 に記述されている。この論文に述べられているセル構造は、普通 の処理を使用してポリシリコンの第１及び第２の層によって二重ポリシリコン浮 動ゲートトランジスタを形成させ、ポリシリコンの第３の層を堆積させた後にエ ッチングバック技術を使用することによって選択ゲートトランジスタを形成させ る。選択ゲートトランジスタの長さは、二重ポリシリコン浮動ゲートトランジス タの高さ（約0.4μｍ）によって限定される。 図１に、上述したフラッシュＥＥＰＲＯＭセルを示す。このフラッシュＥＥＰ ＲＯＭセルは、Ｎ＋ソース領域１１Ａと、チャネル領域１２によって分離されて いるＮ＋／Ｎ−ドレイン領域１１Ｂとを備えている。チャネル領域１２は、浮動 ゲート１３の下の部分１２Ａと、選択ゲート１４の下の部分１２Ｂとからなる。 チャネル領域１２の上にはゲート誘電体１６Ａが位置しており、ゲート誘電体１ ６Ａの上には浮動ゲート１３及び選択ゲート１４が形成されている。浮動ゲート １３の上には絶縁体１６Ｂが配置されている。絶縁体１６Ｂは、典型的には、熱 的に成長させた酸化物、堆積させたシリコン窒化物、及び熱的に成長させた酸化 物及び窒化物の合成層である。制御ゲート１７が絶縁体１６Ｂの上に形成されて いる。典型的には、浮動ゲート１３及び制御ゲート１７は共にポリシリコンで形 成される。絶縁体１６Ｃが、浮動ゲート１３及び制御ゲート１７の側壁上に形 成されている。ポリシリコンの第３の層を堆積させることによって選択ゲート１ ４が形成され、次いでこのポリシリコンをエッチングバックすることによってポ リシリコンスペーサが形成される。セルのプログラミング（高しきい値電圧）は 、制御ゲートを約 17 Ｖに上昇させ、選択ゲートを選択ゲートトランジスタのし きい値電圧（約 1.5Ｖ）よりやゝ高めに、ドレインを５Ｖに、そしてソースを接 地することによって達成される。チャネル電子は選択ゲートトランジスタと浮動 ゲートトランジスタの中間の電位降下によって加速される。この方法を使用する と熱い電子の注入効率を普通の横方向加速方法よりも 1000 倍も高め得ることが 知られている。プログラミング効率が高いために、このフラッシュセルは低いド レイン電圧（５Ｖ）、及び極めて小さいプログラミング電流（数μＡ）でプログ ラムすることができる。セルの消去は、ドレイン領域１１Ｂを 14 Ｖに上昇させ 、制御ゲートを接地し、そしてソースを開放する（浮かせる）ことによって達成 される。この高い消去電圧は、５Ｖの電源からチャージポンプ技術を使用するこ とによって得ることができる。これらの特色により、単一の５Ｖ電源だけでこの セルを動作させることができる。 図１の従来のフラッシュＥＥＰＲＯＭの幾つかの主要な欠点は、選択ゲートト ランジスタの形成に関係がある。第１に、従来技術の分割ゲートセルは、２つの トランジスタ（浮動ゲートトランジスタ及び選択ゲートトランジスタ）からなっ ている。これを１つのメモリアレイ内に実現しようとすると、単一のメモリを形 成するのに２つのトランジスタの空間が占有されることになる。これは普通の分 割ゲート構造の共通の欠点であり、高密度メモリアレイを実現する際に大きい制 約になる。第２に、選択ゲートは、ポリシリコンエッチングバック技術によって 形成されたポリシリコンスペーサであり、選択ゲートの長さは浮動ゲート及び制 御ゲートの組合せ高さ（約 0.4μｍ）によって決定される。特に浮動ゲートが負 しきい値まで過消去される場合には、この小さいチャネル長でこのトランジスタ のパンチスルーを防ぐことは極めて困難である。第３に、選択ゲートはポリシリ コンで形成されており、ポリシリコンスペーサ上にポリサイド（polycide）を堆 積させることは極めて困難である。従って、従来の技術では、20 乃至 30 Ω／ 平方程度の抵抗を有するポリシリコンしか選択ゲートに使用できなかった。その 結果、メモリ回路の語線のＲＣ遅延は、２乃至４Ω／平方の範囲の抵抗を有する ポリサイドを使用している普通のメモリ回路のＲＣ遅延よりもかなり長くなる。 第４に、従来技術におけるエッチングバック方法のために、選択ゲートは、制御 ゲートに対して平行にしか走ることができなかった。しかしながら、高密度仮想 接地アレイでは、選択ゲートは制御ゲートに対して直角でなければならない。従 って、図１の従来技術のフラッシュＥＥＰＲＯＭセルを使用したのでは、より高 密度の仮想接地アレイ構造を実現することはできない。 前記 1990 年９月20日に同時出願された一連番号07/585,811号“Triple Polys ilicon Flash EPROM Device”に記載されているように、普通の仮想接地メモリ アレイは、図１Ｂに示すフラッシュＥＰＲＯＭセルを使用することによって形成 される。選択ゲートトランジスタのチャネル長は自己整列ではなく、図１Ｃに示 すようにフォトレジストをビット線マスクとして使用することによって限定され ている。ビット線マスクと、スタックされた浮動及び制御ゲートとの間の整列ず れのために、自己整列してない選択ゲートチャネル長は、浮動ゲート縁寸法１９ Ｂへのフォトレジストと、整列ずれ許容差（ＭＡ）とによって決定される。典型 的には整列ずれ許容差は 0.3乃至 0.5μｍの範囲内にあり、これが高密度メモリ アレイにとっての主要な制約である。図１Ｂに示すように、各メモリビットは１ ビット線分の拡散１８、１浮動ゲート長１９Ａ、及び自己整列してない１選択ゲ ート長１９Ｂ＋ＭＡを必要とするから、メモリビット当たりの合計寸法は１８＋ １９Ａ＋１９Ｂ＋ＭＡに等しい。図１Ｂに示すような普通の分割ゲート仮想接地 アレイでは、各浮動ゲートトランジスタが１つの選択ゲートトランジスタ（この 選択ゲートトランジスタは浮動ゲートの縁と自己整列していない）を必要とする ことは明白であろう。これは、超高密度メモリアレイを実現する上で、従来の分 割ゲート仮想接地が隘路になっていることを意味している。発明の概要 本発明の目的は、１つのセル内に２つのメモリビットを形成するために、１つ の選択ゲートトランジスタと２つの浮動ゲートトランジスタとを使用するデュア ルビット分割ゲートフラッシュＥＥＰＲＯＭセル構造を提供することである。 本発明の別の目的は、選択ゲートトランジスタのチャネル長を正確に限定する 自己整列エッチング段階を使用することによって、完全に自己整列した分割ゲー トフラッシュＥＥＰＲＯＭセルを製造する方法を提供することである。 本発明の更に別の目的は、デュアルビット分割ゲートフラッシュＥＥＰＲＯＭ セルを使用した高密度デュアルビットフラッシュＥＥＰＲＯＭアレイを提供する ことである。 本発明の特色は、デュアルビット分割ゲートフラッシュＥＥＰＲＯＭセルにお いて、隣接する２つの浮動ゲートトランジスタが単一の選択ゲートトランジスタ を共用すること、即ち単一の選択ゲートトランジスタを２つのメモリビットのた めに使用することである。 本発明の別の特色は、デュアルビット分割ゲートフラッシュＥＥＰＲＯＭセル において、分割ゲート構造内の選択ゲートトランジスタが完全に自己整列である ことである。 本発明の更に別の特色は、デュアルビットフラッシュＥＥＰＲＯＭアレイにお いて、２つの浮動ゲートトランジスタが２つのビット線の間に配置されているこ とである。 本発明の更に別の特色は、デュアルビットフラッシュＥＥＰＲＯＭセルにおい て、２つの浮動ゲートトランジスタの一方のアクセスが、選択ゲートトランジス タ及び他方の浮動ゲートトランジスタをターンオンさせることによって行われる ことである。 本発明の別の特色は、分割ゲート構造内の選択トランジスタが完全に自己整列 であることである。 本発明は、三重ポリシリコンプロセスによって製造され、分割ゲート構造と４ つの端子（制御ゲート、選択ゲート、ドレイン、及びソース）とを有し、１つの 選択ゲートトランジスタを２つの浮動ゲートトランジスタが共用する高密度フラ ッシュＥＥＰＲＯＭセルに関する。各浮動ゲートトランジスタが１つの選択ゲー トトランジスタを必要とする従来の分割ゲート構造、及び前記同時出願に開示さ れている普通の分割ゲート仮想接地アレイとは異なり、本デュアルビット分割ゲ ートセルは各浮動ゲートトランジスタ毎に半分の選択ゲートトランジスタしか必 要としない。更に、選択ゲートトランジスタのチャネル長が浮動ゲートトランジ スタの縁に自己整列していない普通の分割ゲートセルとは異なり、本デュアルビ ット分割ゲートセル内の選択ゲートトランジスタのチャネル長は、自己整列ポリ シリコンエッチング段階によって形成された２つの浮動ゲートトランジスタの間 隔によって正確に限定され、完全に自己整列される。 好ましい実施例においては、三重ポリシリコンプロセスを使用して、各セル毎 に１つの分割ゲート構造と４つの端子（制御ゲート、選択ゲート、ドレイン、及 びソース）とを有する高密度５Ｖ仮想接地フラッシュＥＥＰＲＯＭセルが製造さ れる。１つの選択トランジスタを、２つの浮動ゲートトランジスタセルが共用す る。選択トランジスタのチャネル長は浮動ゲートトランジスタに完全に整列し、 ２つの各浮動ゲートトランジスタの制御ゲート及び浮動ゲートを形成する際の自 己整列エッチングプロセスで限定される。 有利なことには、仮想接地フラッシュＥＥＰＲＯＭに要求されているように、 選択ゲートがビット線に対して直角に走っている。語線の抵抗及びＲＣ遅延を減 少させるために、選択ゲートの上にポリサイド層を形成させることができる。 本発明の目的及び特色は、以下の添付図面に基づく詳細な説明、及び請求の範 囲からより一層明白になるであろう。図面の簡単な説明 図１Ａは従来技術による三重ポリシリコンＥＥＰＲＯＭセルの断面図であり、 図１Ｂ及び１Ｃは同時出願による三重ポリシリコンフラッシュＥＥＰＲＯＭデバ イスの断面図である。 図２Ａ、２Ｂ、及び２Ｃは、本発明の一実施例による三重ポリシリコンＥＥＰ ＲＯＭセルの断面図、平面図、及び回路図である。 図３は、図２Ａ−２ＣのＥＥＰＲＯＭセルを使用したメモリアレイの一部の平 面図である。 図４Ａ−４Ｃは、図２Ａ−２Ｃのセル構造を製造する方法の諸段階を示す断面 図である。 図５Ａは、本発明の２つのセル構造のトランジスタしきい値電圧対プログラミ ング時間のプロットである。 図５Ｂは、本発明のセル構造をプログラミングする際のしきい値電圧対選択ゲ ート電圧のプロットである。 図６は、本発明のセル構造の制御電圧対読み出し電流のプロットである。 図７は、本発明の構造のセルを消去する際のトランジスタしきい値電圧対消去 時間のプロットである。実施例の詳細な説明 添付した図２Ａ、２Ｂ、及び２Ｃは、本発明の一実施例によるデュアルビット フラッシュＥＥＰＲＯＭセルの断面図、平面図、及び回路図である。このセル構 造は、第１の浮動ゲート記憶トランジスタ２０、第２の浮動ゲート記憶トランジ スタ２２、及びトランジスタ２０、２２を直列に接続する選択ゲートトランジス タ２４からなる。図２Ｃに回路図で示すように、第１のビット線ＢＬＩはトラン ジスタ２０のドレインに接続され、第２のビット線ＢＬ２はトランジスタ２２の ドレインに接続され、そしてこれら２つのトランジスタのソースは選択ゲート２ ４を通して直列に接続されている。後述するように、記憶トランジスタ２０を読 み出す時にはトランジスタ２２及び２４がターンオンされ、トランジスタ２２の ドレインが実効的にトランジスタ２０のソースになる。反対に、トランジスタ２ ２を読み出す時にはトランジスタ２０及び２４がターンオンされ、トランジスタ ２０のドレインが実効的にトランジスタ２２のソースになる。 図２Ａに断面図で示すように、セル構造はＰ−ドープされたサブストレート２ ６内に形成され、トランジスタ２０のドレイン２０Ａ及びトランジスタ２２のド レイン２２Ａは、サブストレート２６の表面内のＮ＋／Ｎ−ドープされた領域を 構成している。これらのドレインは共通する行内のトランジスタのドレインと相 互接続されてセルのビット線を形成している。トランジスタ２０は、浮動ゲート ２０Ｂと、その上の制御ゲート２０Ｃとを含む。浮動ゲート２０Ｂは薄い（例え ば、100 Å）ゲート酸化物２０Ｄによってサブストレート２６の表面から分離さ れており、制御ゲート２０Ｃは誘電体２０Ｅ（シリコン酸化物、シリコン窒化物 、またはそれらの組合せからなることができる）によって浮動ゲート２０Ｂか ら分離されている。同様に、トランジスタ２２は、浮動ゲート２２Ｂと、制御ゲ ート２２Ｃとを含み、誘電体２２Ｄ及び２２Ｅが浮動ゲート及び制御ゲートを互 いに、そしてサブストレートから電気的に絶縁している。誘電体２０Ｆ及び２２ Ｆは、制御ゲート及びサブストレート２６の表面上に位置する誘電体層の一部を 形成している。この誘電体層の上に語線２８が伸びていて、浮動ゲートトランジ スタ２０、２２の間の選択トランジスタの制御ゲート２４Ａを形成している。語 線２８はメモリアレイの１行の中の選択トランジスタのゲートを直列に接続し、 ドレイン２０Ａ及び２２Ａのような列の中のトランジスタのドレインに接続され ているビット線に対して直角に走っている。この様子を、フラッシュＥＥＰＲＯ Ｍアレイの一部の平面図である図３に示してある。 図２Ａに断面図で示してあるように、本発明のデュアルビット分割ゲートフラ ッシュＥＥＰＲＯＭセルは２つのメモリビットを含んでいる。各浮動ゲートトラ ンジスタが１つの選択ゲートトランジスタを必要とする従来の分割ゲート構造、 及び前記同時出願の普通の分割ゲート仮想接地アレイとは異なり、本発明による デュアルビット分割ゲートセルは、各浮動ゲートトランジスタ毎に選択ゲートト ランジスタの半分しか必要としない。更に、選択ゲートトランジスタのチャネル 長が浮動ゲートトランジスタの縁に自己整列していない普通の分割ゲートセルと は異なり、本発明ではデュアルビット分割ゲートセル内の選択ゲートトランジス タのチャネル長は、２つの浮動ゲートトランジスタの間隔（これ自体が、自己整 列ポリシリコンエッチング段階によって形成されている）によって正確に限定さ れ、また完全に自己整列している。図２Ａに示すように、各メモリビットは、半 分の拡散２０Ａ、１つの浮動ゲート長２０Ｇ、及び半分の選択ゲート長２４Ｇか らなり、１メモリビットの合計寸法は２０Ａの半分＋２０Ｇ＋２４Ｇの半分に等 しい。各メモリビット毎に選択ゲートが半分であり、選択ゲートチャネル長が完 全に自己整列しているという特色を有する本デュアルビット分割ゲートを最大限 に利用して、ソリッドステートディスクドライブ及びＩＣメモリカードのような 応用の超高密度メモリアレイを実現することができる。更に、ポリサイドを使用 することによって選択ゲートを実現し、従来技術と比較して語線ＲＣ遅延を減少 させることができる。 図２Ａ−２Ｃのセル構造の製造方法の諸段階を図４Ａ−４Ｃに示す。同一要素 に対しては同一の参照番号を付してある。初めに、 10 − 25 Ω／ｃｍの固有抵 抗を有するＰ−ドープされた半導体サブストレート２６上に、約 100Åの薄いゲ ート酸化物を熱成長させる。次いでドープされたポリシリコンの第１の層を上記 薄い酸化物の上に堆積させ、一方向にパターン化して浮動ゲート層を部分的に形 成させる。次に、シリコン酸化物、シリコン窒化物、またはそれらの組合せの絶 縁層を浮動ゲート層の上に形成し、次いで第２のドープされたポリシリコン層を 堆積させ、制御ゲートのために一方向にパターン化する。そのようにしてから、 この二重ポリシリコンスタックをエッチングして制御ゲート２０Ｃ、２２Ｃ及び 浮動ゲート２０Ｂ、２２Ｂを形成する。図示のように、これらのゲートはそれら の間の絶縁体に自己整列している。番号３０及び３２で示すように、隣接トラン ジスタのための同様の構造が形成されている。 次に、図４Ｂに示すように、フォトレジスト層３４を形成してパターン化し、 二重ポリシリコンスタックの一部を部分的に覆い、イオン注入段階によってビッ ト線領域２０Ａ及び２２Ａを形成させる。砒素及び燐のような異なる２つのｎ型 ドーパントを注入し、次いで構造を焼きなますことによってＮ＋／Ｎ−ドーパン トプロファイルを形成させる。このプロセスは、前記同時出願第 07/585,811 号 に記載されている。スタックされた制御ゲート／浮動ゲート構造の、フォトレジ ストによって覆われたサブストレート領域にはイオンは注入されず、選択ゲート トランジスタのチャネル長を限定するのに使用される。 フォトレジストを剥がし、二重ポリシリコンスタックの上面及び側壁上にシリ コン酸化物絶縁層を形成させる。次に、図４Ｃに示すように、ドープされたポリ シリコンの第３の層を堆積させ、パターン化して語線及び選択ゲート２４を形成 させる。語線は制御ゲートに対して直角であり、語線に沿って隣の選択ゲートま で走っている。選択ゲートは、自己整列エッチング段階によって形成された２つ の浮動ゲートトランジスタの間隔によって正確に限定される。選択トランジスタ のチャネル長は約 0.6乃至 0.8ミクロンであり、浮動ゲートトランジスタと完全 に整列している。図２Ａに示すように選択トランジスタのチャネル２４Ｇが、浮 動ゲートトランジスタ２０のチャネル２０Ｇと、浮動ゲートトランジスタ２２の チャネル２２Ｇとの間に位置していることに注目されたい。語線ＲＣ遅延を少な くするために、選択ゲート及び語線をポリサイドで被膜することができる。更に 選択ゲートを制御ゲートに対して直角に走らせることによって、フラッシュＥＥ ＰＲＯＭセルを高密度仮想接地アレイ内に実現することができる。 浮動ゲートトランジスタ２０のプログラミングは、制御ゲート２０Ｃ及び２２ Ｃを 12 Ｖまで上昇させ、選択ゲート２４Ａを選択ゲートトランジスタのしきい 値電圧（約２Ｖ）より僅かに高くし、ビット線（ドレイン）２０Ａを５Ｖにし、 そしてビット線（ドレイン）２２Ａを接地することによって達成する。浮動ゲー トトランジスタは、その制御ゲートが 12 Ｖにされるために完全にターンオンし 、選択ゲートトランジスタは僅かにターンオンする。この状態の下では、プログ ラミング中のチャネル電流は選択ゲートトランジスタによって制御され、 10− 20 μＡの範囲内にある。チャネル電子は、選択ゲート領域２４Ｇと浮動ゲート 領域２０Ａとの間の電位降下によって加速され、薄いゲート酸化物２０Ｄの障壁 を通る熱い電子注入によって浮動ゲート２０Ｂ内へ注入される。 浮動ゲートトランジスタ２０の読み出し操作は、トランジスタ２２の制御ゲー トに 12 Ｖを印加して該トランジスタ２２をターンオンさせ、選択ゲート２４及 び制御ゲート２０Ｃに５Ｖを印加し、ビット線２０Ａに１〜２Ｖを印加し、そし てビット線２２Ａを接地することによって達成される。浮動ゲートトランジスタ ２２からのバックバイアス効果は、そのしきい値電圧がそれぞれ−0.25Ｖ及び 6 .6Ｖである時に、約0.17 Ｖ乃至0.24 Ｖである。 浮動ゲートトランジスタ２０の消去操作は、ビット線２０Ａに 12 Ｖを印加し 、制御ゲート２０C及び２２Ｃを接地し、そしてビット線２２Ａを開放（浮動） することによって達成される。電子は、ファウラ・ノルトハイムトンネル効果に よって浮動ゲート２０Ｂからビット線２０Ａへ放出される。 フラッシュＥＥＰＲＯＭセルの読み出し、プログラム、及び消去動作条件を要 約すると、以下の表のようになる。 上表は、セルが５Ｖ電源で作動しているものと仮定している。その場合、セル のプログラミング、読み出し、及び消去に必要な 12 Ｖを生成するためのチャー ジポンプが必要である。しかしながら、もし 12 V電源が使用可能であればチャ ージポンプは不要であり、プログラミング中のビット線１上の電圧を 6.5Ｖまで 増加させることによりプログラミングの速度を高めることができる。 図５Ａは、プログラミング中のしきい値電圧変化対プログラミング時間を示す プロットであり、トランジスタのしきい値電圧は 10 μ秒以下の時間で 4.5Ｖ以 上変化させ得ることが理解されよう。図５Ｂは、選択ゲート電圧の効果を示すプ ロットであり、一方の浮動ゲートトランジスタをプログラミングするためのＶＳ Ｇに 10 μ秒のパルスを使用している。他方の浮動ゲートトランジスタのしきい 値電圧の状態を高にしようが、低にしようが殆ど差はないことが分かる。 図６は、浮動ゲートトランジスタのしきい値電圧を高または低状態にした時の 制御ゲート電圧対読み出し電流のプロットである。 図７は、消去動作中のトランジスタの消去時間対しきい値電圧を示すプロット である。セルは、約 100ミリ秒以内に０まで消去することができる。 以上に、１対の浮動ゲート記憶トランジスタが単一の選択ゲートトランジスタ を共用する新しいデュアルビットフラッシュＥＥＰＲＯＭセル構造を説明した。 選択ゲートを相互接続する語線は制御ゲート線に対して直角に走っており、従っ て仮想接地フラッシュアレイを可能にする。更に、語線にシリサイド被膜を施し て、語線に関連する抵抗及びＲＣ遅延を減少させることができる。従来技術のス ペーサ選択ゲートとは異なり、本選択ゲートトランジスタのチャネル長は浮動ゲ ートトランジスタの自己整列エッチングによって容易に限定され、それにより選 択ゲートトランジスタのパンチスルー特性の最適化が促進される。本選択ゲート トランジスタが完全に自己整列構造であるので、このセルを分割ゲート構造に最 大限に利用することができる。 以上に本発明をその特定実施例に関して説明したが、以上の説明は単なる例示 に過ぎず本発明を限定するものではない。当業者ならば、請求の範囲に限定され ている本発明の思想及び範囲から逸脱することなく多くの変更及び用途を考案で きよう。

Claims (1)

1. 【特許請求の範囲】 (1) デュアルビットフラッシュＥＥＰＲＯＭセル構造であって、 １つの導電型の表面領域を有する半導体サブストレートと、 上記表面領域内に形成され、上記１つの導電型とは反対の第２の導電型であ る第１のドレイン領域及び第２のドレイン領域と、 上記第１のドレイン領域と上記第２のドレイン領域との間の上記表面領域上 に形成され、互いに離間している第１のスタックされた浮動ゲート及び制御ゲー ト、及び第２のスタックされた浮動ゲート及び制御ゲートと、 上記第１及び第２のスタックされた浮動ゲートと制御ゲートとの間の上記表 面領域上に形成されている選択ゲートと、 上記第１のドレイン領域と接触している第１のビット線と、 上記第２のドレイン領域と接触している第２のビット線と、 上記選択ゲートと接触し、上記第１のビット線及び上記第２のビット線に対 してほぼ直角に配向されている語線と を備えていることを特徴とするデュアルビットフラッシュＥＥＰＲＯＭセル構 造。 (2) 上記選択ゲートトランジスタは、上記第１及び第２のスタックされた浮動ゲ ート及び制御ゲートによって共用される請求項(1)に記載のデュアルビットフラ ッシュＥＥＰＲＯＭセル構造。 (3) 上記第１の浮動ゲートトランジスタのアクセスは、上記選択ゲートトランジ スタ及び上記第２の浮動ゲートトランジスタのターンオンを通して行われる請求 項(1)に記載のデュアルビットフラッシュＥＥＰＲＯＭセル構造。 (4) 上記選択ゲートトランジスタのチャネルは、上記第１のスタックされた浮動 ゲート及び制御ゲート、及び第２のスタックされた浮動ゲート及び制御ゲートに 自己整列している請求項(1)に記載のデュアルビットフラッシュＥＥＰＲＯＭセ ル構造。 (5) 上記浮動ゲートは第１のポリシリコン層で形成され、上記制御ゲートは第２ のポリシリコン層で形成され、そして上記選択ゲートは第３のポリシリコン層 で形成されている請求項(1)に記載のデュアルビットフラッシュＥＥＰＲＯＭセ ル構造。 (6) 上記語線は、ポリサイドの層を含む請求項(5)に記載のデュアルビットフラ ッシュＥＥＰＲＯＭセル構造。 (7) 上記表面領域上に形成され、上記第１の浮動ゲート及び上記第２の浮動ゲー トを上記サブストレートから分離している第１の誘電体層と、 上記浮動ゲート上に形成され、上記制御ゲートを上記浮動ゲートから分離し ている第２の誘電体層と、 上記制御ゲート上に、及び上記第１のスタックされた浮動ゲート及び制御ゲ ートと上記第２のスタックされた浮動ゲート及び制御ゲートとの間の上記サブス トレート上に形成され、上記語線及び上記選択ゲートを上記サブストレートから 分離している第３の誘電体層 をも含む請求項(5)に記載のデュアルビットフラッシュＥＥＰＲＯＭセル構造 。 (8) １つの浮動ゲートトランジスタのプログラミング、読み出し、及び消去は、 Ｖ_sgを上記選択ゲートに印加する電圧とし、 Ｖ_cg1を第１の制御ゲートに印加する電圧とし、 Ｖ_cg2を第２の制御ゲートに印加する電圧とし、 Ｖ_BL1を上記第１のビット線に印加する電圧とし、そして Ｖ_BL2を上記第２のビット線に印加する電圧として、 に従って達成される請求項(1)に記載のデュアルビットフラッシュＥＥＰＲＯ Ｍセル構造。 (9) １つの選択ゲートトランジスタによって分離されている第１及び第２の浮動 ゲートトランジスタを各々が含み、行及び列に配列されている複数のデュアル ビットフラッシュＥＥＰＲＯＭセル構造と、 垂直に整列しているセル構造の浮動ゲートトランジスタのドレインを相互接 続している複数のビット線と、 水平に整列しているセル構造の選択ゲートを相互接続している複数の語線と を備え、 上記浮動ゲートトランジスタの浮動ゲートは第１のポリシリコン層で形成さ れ、全ての浮動ゲートトランジスタの制御ゲートは第２のポリシリコン層で形成 され、そして上記語線及び上記選択ゲートは第３のポリシリコン層で形成されて いることを特徴とするフラッシュＥＥＰＲＯＭアレイ。 (10)隣り合うビット線の間に２つのビットが記憶される請求項(9)に記載のフラ ッシュＥＥＰＲＯＭアレイ。 (11)１つのセル構造内の１つの浮動ゲートトランジスタのプログラミング、読み 出し、及び消去は、 Ｖ_sgを上記選択ゲートに印加する電圧とし、 Ｖ_cg1第１の制御ゲートに印加する電圧とし、 Ｖ_cg2を第２の制御ゲートに印加する電圧とし、 Ｖ_BL1を上記第１のビット線に印加する電圧とし、そして Ｖ_BL2を上記第２のビット線に印加する電圧として、 に従って達成される請求項(9)に記載のデュアルビットフラッシュＥＥＰＲＯ Ｍセル構造。 (12)フラッシュＥＥＰＲＯＭセル構造を製造する方法であって、 ａ）第１の導電型の表面領域を有する半導体サブストレートを準備する段階 と、 ｂ）上記表面領域上に第１の誘電体層を形成させる段階と、 ｃ）上記第１の誘電体層上に第１のドープされたポリシリコン層を形成させ る段階と、 ｄ）上記第１のドープされたポリシリコン層を選択的にエッチングする段階 と、 ｅ）上記第１のドープされたポリシリコン層上に第２の誘電体層を形成させ る段階と、 ｆ）上記第２の誘電体層上に第２のドープされたポリシリコン層を形成させ る段階と、 ｇ）上記第２のドープされたポリシリコン層、上記第２の誘電体層、上記第 １のドープされたポリシリコン層、及び上記第１の誘電体層を選択的にエッチン グし、上記第２のドープされたポリシリコン層及び上記第１のドープされたポリ シリコン層から第１及び第２のスタックされた制御ゲート及び浮動ゲートを形成 させ、上記第１または第２のスタックされた制御ゲートと浮動ゲートとを互いに 離間させる段階と、 ｈ）フォトレジスト、及び上記第１及び第２のスタックされた制御ゲート及 び浮動ゲートをマスクとして使用し、上記第１の導電型とは反対の第２の導電型 のドーパントを上記表面領域内へ選択的に注入し、上記ドーパントにより第１及 び第２の浮動ゲートトランジスタの、各々が上記スタックされた制御ゲート及び 浮動ゲートの一方に自己整列した第１及び第２のドレインを形成させる段階と、 ｉ）上記制御ゲート上に、及び上記第１及び第２のスタックされた制御ゲー トと浮動ゲートとの間の上記サブストレート上に第３の誘電体層を形成させる段 階と、 ｊ）上記第３の誘電体層上に第３のドープされたポリシリコン層を形成させ る段階と、 ｋ）上記第３のドープされたポリシリコン層を選択的にエッチングして上記 第１及び第２のスタックされた制御ゲート及び浮動ゲート上に、及び上記第１及 び第２のスタックされた制御ゲートと浮動ゲートとの間に語線を形成させる 段階と からなることを特徴とする方法。 (13)上記段階ｇ）は、上記第１及び第２のスタックされた制御ゲート及び浮動ゲ ートに自己整列した選択トランジスタのチャネルを限定する請求項(12)に記載の 方法。 (14)上記段階ｊ）は、上記語線上にポリサイド層を形成させる段階をも含む請求 項(12)に記載の方法。