JP2007201437A5 - - Google Patents

Claims (17)

1. 電気素子と、リセット素子と、ラッチ素子とを含む記憶素子を有する不揮発性記憶装置を搭載し、前記リセット素子により前記ラッチ素子へ情報が格納され、前記電気素子が電気的に導通しているか、絶縁しているか、に応じて、前記ラッチ素子に格納される前記情報が決まることを特徴とする半導体装置。
2. Ｐ型トランジスタと、電気素子と、ラッチ素子とを含む記憶素子を有する不揮発性記憶装置を有し、
   前記Ｐ型トランジスタのゲートは、リセット端子に電気的に接続され、
   前記Ｐ型トランジスタのソースは、電源端子に電気的に接続され、
   前記Ｐ型トランジスタのドレインは、出力端子と前記ラッチ素子に電気的に接続され、
   前記電気素子の一方の端子は、接地端子に電気的に接続され、他方の端子は、前記出力端子と前記ラッチ端子に電気的に接続され、
   前記Ｐ型トランジスタが電気的に導通することにより前記ラッチ素子に情報が格納され、
   前記ラッチ素子に前記情報が格納された状態で、前記Ｐ型トランジスタが電気的に絶縁することにより前記電気素子と前記出力端子とが電気的に導通しているか、または絶縁しているかに応じて、前記出力端子から出力される情報が決定されることを特徴とする半導体装置。
3. Ｐ型トランジスタと、Ｎ型トランジスタと、電気素子と、ラッチ素子とを含む記憶素子を有する不揮発性記憶装置を有し、
   前記Ｐ型トランジスタのゲートと前記Ｎ型トランジスタのゲートは、リセット端子に電気的に接続され、
   前記Ｐ型トランジスタのソースは、電源端子に電気的に接続され、
   前記Ｐ型トランジスタのドレインは、前記電気素子の一方の端子に電気的に接続され、
   前記Ｎ型トランジスタのソースは、接地端子に電気的に接続され、
   前記Ｎ型トランジスタのドレインは、前記電気素子の他方の端子に電気的に接続され、
   前記電気素子の一方の端子または他方の端子は、前記ラッチ素子と前記出力端子に電気的に接続され、
   前記Ｐ型トランジスタ及び前記Ｎ型トランジスタの一方が電気的に導通することにより前記ラッチ素子に情報が格納され、
   前記ラッチ素子に前記情報が格納された状態で、前記Ｐ型トランジスタ及び前記Ｎ型トランジスタの一方が電気的に絶縁することにより前記電気素子と前記出力端子とが電気的に導通しているか、または絶縁しているかに応じて、前記出力端子から出力される情報が決定されることを特徴とする半導体装置。
4. 請求項１乃至３のいずれか一において、前記電気素子は、レーザー描画により切断することで電気的に絶縁されることを特徴とする半導体装置。
5. 請求項１乃至３のいずれか一において、前記電気素子は、過電流を印加し破壊することで電気的に絶縁されることを特徴とする半導体装置。
6. 請求項１乃至３のいずれか一において、前記電気素子は、第１のダイオードと、第２のダイオードとを含み、前記第１のダイオード及び前記第２のダイオードの少なくとも一方に過電流を印加し破壊することで電気的に導通されることを特徴とする半導体装置。
7. 請求項１乃至３のいずれか一において、前記電気素子は、相変化により電気抵抗値が変化する相変化メモリであることを特徴とする半導体装置。
8. 請求項１乃至３のいずれか一において、前記電気素子は、浮遊ゲートを有する不揮発性メモリトランジスタであることを特徴とする半導体装置。
9. 請求項１乃至３のいずれか一において、前記電気素子は、ＭＯＮＯＳ構造を有するメモリトランジスタであることを特徴とする半導体装置。
10. 電気抵抗と、前記電気抵抗に電気的に接続されるリセット素子と、前記リセット素子と前記電気抵抗に電気的に接続されるラッチ素子と、を含む記憶素子を有する不揮発性記憶装置を有し、
    前記リセット素子によって情報が前記ラッチ素子に格納され、
    前記情報は、前記電気抵抗が電気的に導通しているか、または絶縁しているかに応じて決定され、
    前記電気抵抗は、レーザ描画により切断されることによって電気的に絶縁されることを特徴とする半導体装置。
11. 電気抵抗と、リセット素子と、ラッチ素子と、を含む記憶素子を有する不揮発性記憶装置を有し、
    前記リセット素子の第１端子は、第１配線に電気的に接続され、
    前記電気抵抗の第１端子は、第２配線に電気的に接続され、
    前記リセット素子の第２端子は、前記電気抵抗の第２端子と第３配線に電気的に接続され、
    前記ラッチ素子の第１端子および第２端子は、前記第３配線に電気的に接続され、
    前記電気抵抗は、レーザ描画により切断されることによって電気的に絶縁されることを特徴とする半導体装置。
12. 第１のダイオードと、第２のダイオードと、リセット素子と、ラッチ素子と、を含む記憶素子を有する不揮発性記憶装置を有し、
    前記リセット素子の端子は、第１配線に電気的に接続され、
    前記ラッチ素子の第１端子および第２端子は、前記第１配線に電気的に接続され、
    前記第２のダイオードは、前記第１のダイオードを介して前記第１配線に電気的に接続され、
    前記第１のダイオード及び前記第２のダイオードの少なくとも一方は、過電流が印加されることによって電気的に導通されることを特徴とする半導体装置。
13. 第１のダイオードと、前記第１のダイオードに電気的に接続される第２のダイオードと、前記第１のダイオード及び前記第２のダイオードに電気的に接続されるリセット素子と、前記リセット素子、前記第１のダイオード及び前記第２のダイオードに電気的に接続されるラッチ素子と、を含む記憶素子を有する不揮発性記憶装置を有し、
    前記リセット素子によって情報が前記ラッチ素子に格納され、
    前記情報は、前記第１のダイオード及び前記第２のダイオードの少なくとも一方が電気的に導通しているか、または絶縁しているかに応じて決定され、
    前記第１のダイオード及び前記第２のダイオードの少なくとも一方は、過電流が印加されることによって電気的に導通されることを特徴とする半導体装置。
14. 請求項１、１０乃至１３のいずれか一において、前記リセット素子に、絶縁表面を有する基板上に形成された半導体薄膜を活性層とする薄膜トランジスタが用いられることを特徴とする半導体装置。
15. 請求項１乃至１４のいずれか一において、前記ラッチ素子に、絶縁表面を有する基板上に形成された半導体薄膜を活性層とする薄膜トランジスタが用いられることを特徴とする半導体装置。
16. 請求項１４または１５において、前記絶縁表面を有する基板は、ガラス基板、石英基板、プラスチック基板またはＳＯＩ基板であることを特徴とする半導体装置。
17. 請求項１乃至１６のいずれか一において、前記ラッチ素子は、第１のインバータ及び第２のインバータを有することを特徴とする半導体装置。