JP2007207397A - 半導体記憶装置 - Google Patents

Abstract

【課題】実装面積を低減でき、小型化に有利な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１外部インターフェイスを有し１つのメモリセルに１ビットのデータを記録することが可能な第１不揮発性メモリ１４と、１つのメモリセルに複数のデータを記録することが可能な第２不揮発性メモリ１２と、第２外部インターフェイスを有し前記第２不揮発性メモリ内部の物理状態を制御するように構成された制御手段１３と、第３外部インターフェイスを有し前記第１不揮発性メモリから読み出した一部のデータを一時的に展開するように構成されたＲＡＭ１１とを同一パッケージ内に具備する。
【選択図】 図１

Description

この発明は半導体記憶装置に関し、例えば、複数のインターフェイスを有する半導体チップ等に適用されるものである。

従来より、ＮＡＮＤ型フラッシュメモリ等の複数の半導体メモリを１つの半導体チップに封止したマルチ・チップ・パッケージ（ＭＣＰ：Multi-Chip-Package）が使用され販売されている。上記ＭＣＰは、例えば、携帯電話用のメモリ等として広く使用されるものである。

例えば、ＮＯＲ型フラッシュメモリ、擬似ＳＲＡＭメモリ、およびＮＡＮＤ型フラッシュメモリの３種類のメモリを一つのパッケージに搭載したＭＣＰがある。上記メモリのうち、メモリシステムにおける用途により、主にＮＯＲ型フラッシュメモリはプログラム格納用メモリ、擬似ＳＲＡＭメモリはワーク用メモリ、ＮＡＮＤ型フラッシュメモリはデータ格納用メモリに使用されている。外部インターフェイスは、ＮＯＲ型フラッシュメモリと擬似ＳＲＡＭメモリ共用のＳＲＡＭインターフェイスと、ＮＡＮＤインターフェイスの２種類を有している。

また、ＮＡＮＤ型フラッシュメモリおよびＬＰ−ＳＤＲＡＭメモリの２種類のメモリを一つのパッケージに搭載したＭＣＰがある。上記メモリのうち、メモリシステムにおける用途として、ＮＡＮＤ型フラッシュメモリはプログラムとデータ格納用メモリ、ＬＰ−ＳＤＲＡＭはワーク用メモリに使用される。外部インターフェイスはＳＤＲＡＭインターフェイスとＮＡＮＤインターフェイスの２種類を有している。

ここで、近年は携帯電話の高機能化が進み、写真や動画、音楽など大容量データを取り扱う需要が高くなっている。このため、大容量データ格納用にメモリカードが広く採用されている。上記メモリカードとして、例えば、ＳＤ^ＴＭカード（セキュアデジタルカード）等がある。

しかし、例えば、携帯電話におけるメモリシステムとしては、上記ＭＰＣとメモリカードが、一つのパッケージ内に搭載されておらず、併用して用いられている。そのため、実装面積が増大して、小型化に不利である、という問題があった。

上記のように、従来の半導体記憶装置は、実装面積が増大するため、小型化に不利であるという問題があった。
特開２００４−２２８３２３号公報 明細書

この発明は、実装面積を低減でき、小型化に有利な半導体記憶装置を提供する。

この発明の一態様によれば、第１外部インターフェイスを有し、１つのメモリセルに１ビットのデータを記録することが可能な第１不揮発性メモリと、１つのメモリセルに複数のデータを記録することが可能な第２不揮発性メモリと、第２外部インターフェイスを有し、前記第２不揮発性メモリ内部の物理状態を制御するように構成された制御手段と、第３外部インターフェイスを有し、前記第１不揮発性メモリから読み出した一部のデータを一時的に展開するように構成されたＲＡＭとを同一パッケージ内に具備する半導体記憶装置を提供できる。

この発明によれば、実装面積を低減でき、小型化に有利な半導体記憶装置が得られる。

以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。

[第１の実施形態]
まず、図１乃至図７を用いて、この発明の第１の実施形態に係る半導体記憶装置を説明する。図１は、この実施形態に係る半導体記憶装置を説明するためのブロック図である。この実施形態では、複数のＮＡＮＤ型フラッシュメモリ１２、１４等を１つの半導体チップ１０に実装したマルチ・チップ・パッケージ（ＭＣＰ：Multi-Chip-Package）を例に挙げて説明する。上記ＭＣＰは、例えば、携帯電話用のメモリ等として使用される。

図示するように、半導体チップ１０は、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）１１、多値ＮＡＮＤ型フラッシュメモリ１２、コントローラ（制御手段）１３、および２値ＮＡＮＤ型フラッシュメモリ１４を同一のパッケージ内に搭載している。半導体チップ１０は、プリント基板等に半田実装され、図示しない携帯電話等のホスト装置とデータ転送等を行う。

ＳＤＲＡＭ１１は、外部インターフェイス（本例では、ＳＤＲＡＭＩ／Ｆ）１５を有し、２値ＮＡＮＤフラッシュメモリ１４から読み出したファームウェア等のプログラムコードをホスト装置が使用する際に、このＲＡＭ１１上に一時的に展開（保持）する（shadowing）ように構成されている。ＮＯＲ型フラッシュメモリと異なり、本例のようなＮＡＮＤ型フラッシュメモリ１４は、ランダムアクセスできず、シリアルにデータを読み出す。そのため、ホスト装置がファームウェア等のプログラムコードを読み込む際には、ランダムアクセスできるようにこのＲＡＭ１１上に一時的に展開する必要があるからである。

２値ＮＡＮＤ型フラッシュメモリ１４は、外部インターフェイス（本例では、ＮＡＮＤＩ／Ｆ）１６有し、１つのメモリセルに１ビットのデータを記録することが可能なＮＡＮＤ型フラッシュメモリである。２値ＮＡＮＤ型フラッシュメモリ１４は、ＮＡＮＤＩ／Ｆ１６を介して、ホスト装置と直接にコマンドやデータ等の送受信を行う。

多値ＮＡＮＤ型フラッシュメモリ１２は、ＮＡＮＤＩ／Ｆ１９を有し、１つのメモリセルに多ビットの複数データを記憶することが可能なＮＡＮＤ型フラッシュメモリである。多値ＮＡＮＤ型フラッシュメモリ１２は、コントローラ１３にその物理状態を制御され、コントローラ内の外部インターフェイス１８を介して、ホスト装置とデータ等の送受信を行う。

コントローラ１３は、多値ＮＡＮＤ型フラッシュメモリ１２内部の物理状態（例えば、何処の物理ブロックアドレスに、何番目の論理セクタアドレスデータが含まれているか、あるいは、何処のブロックが消去状態であるか）をＮＡＮＤＩ／Ｆ１９を介して管理するように構成されている。また、コントローラ１３は、多値ＮＡＮＤ型フラッシュメモリ１２に対してデータの入出力制御、データの管理、及びデータを書き込む際には誤り訂正符号（ＥＣＣ）を付加し、読み出す際にも誤り訂正符号（ＥＣＣ）の解析・処理を行う。

コントローラ１３は、メモリインターフェイス（本例では、ＮＡＮＤＩ／Ｆ）１７、外部インターフェイス（本例では、ＳＤカードＩ／Ｆ）１８、ＭＰＵ（micro processing unit）２０、およびＲＡＭ（random access memory）２１を備えている。

メモリＩ／Ｆ１７は、多値ＮＡＮＤ型フラッシュメモリ１２とデータやコントロール信号等を交換するために設けられる。

ＳＤカードＩ／Ｆ１８は、コントローラ１３とホスト装置（図示せず）と間のデータの転送を行うために設けられ、ＳＤ^ＴＭメモリカードのインターフェイスに準拠したホストインターフェイスである。

ＭＰＵ２０は、多値ＮＡＮＤ型フラッシュメモリ１２全体の動作を制御するように構成されている。また、ＭＰＵ２０は、ホスト装置（図示せず）から書き込みコマンド、読み出しコマンド、消去コマンドを受け取り、多値ＮＡＮＤ型フラッシュメモリ１２に対して所定の処理を実行したり、ＲＡＭ２１を通じたデータ転送処理を制御する。

ＲＡＭ２１は、例えば、ホスト装置から送られてくるデータを多値ＮＡＮＤ型フラッシュメモリ１２へ書き込む際に、一定量のデータ（例えば、１ページ分）を一時的に記憶するように構成される。

ここで、コントローラ１３と多値ＮＡＮＤ型フラッシュメモリ１２との間、およびホスト装置と２値ＮＡＮＤ型フラッシュメモリ１４との間でやりとりされる信号は、以下の通りである。

チップイネーブル信号ＣＥ１、ＣＥ２は、ＮＡＮＤ型フラッシュメモリ１２、１４のモード選択信号であり、コントローラ１３またはホスト装置（図示せず）から送信される。例えば、ＣＥ１が“Ｈレベル”とされるとＮＡＮＤ型フラッシュメモリ１２がリード／ライト不可能であるスタンバイモードとなる。ＣＥ２が“Ｌレベル”とされると、ＮＡＮＤ型フラッシュメモリ１４がリード／ライト可能であるオペレーションモードとなる。

レディ（READY）／ビジィ（BUSY）信号（以下、Ｒ／Ｂ１信号、Ｒ／Ｂ２信号）は、メモリ１２、１４のデバイスの内部動作状態を外部に知らせるための信号である。メモリ１２、１４が動作実行中の場合、メモリ１２、１４は“ビジィ状態”のＲ／Ｂ１信号、Ｒ／Ｂ２信号を送信する。一方、メモリ１２、１４が動作完了の場合、メモリ１２、１４は“レディ状態”のＲ／Ｂ１信号、Ｒ／Ｂ２信号を送信する。Ｒ／Ｂ１信号は、多値ＮＡＮＤ型フラッシュメモリ１２とコントローラ１３との間で独立に送受信される。Ｒ／Ｂ２信号は、２値ＮＡＮＤ型フラッシュメモリ１４とホスト装置（図示せず）との間で独立に送受信される。

コントロール信号は、ＮＡＮＤ型フラッシュメモリ１２、１４に対して送信される信号が、アドレス、コマンド、データなのかを判別するための制御信号であり、端子２３−１、２３−２により送受信される。

Ｉ／Ｏ信号は、コマンド、アドレス、データの信号であり、Ｉ／Ｏバス２４−１、２４−２により送受信される。

＜読み出し・書き込み動作＞
この実施形態に係るＮＡＮＤ型フラッシュメモリ１２、１４の読み出し、書き込み動作は、上記信号を用いて、以下のように行われる。

２値ＮＡＮＤ型フラッシュメモリ１４の書き込み動作を例に挙げて説明する。この２値ＮＡＮＤ型フラッシュメモリ１４に対しての書き込み動作は、ホスト装置と２値ＮＡＮＤ型フラッシュメモリ１４との間でやりとりがなされる。まず、ホスト装置は、ＣＥ２信号が“Ｌレベル”の状態（オペレーションモード）で、Ｒ／Ｂ２信号が“レディ状態”であることを確認する。

続いて、ホスト装置は、Ｉ／Ｏバス２４−２により、アドレス、書き込みコマンド、および所望のデータからなるＩ／Ｏ信号２をメモリ１４に送信する。メモリ１４は、このＩ／Ｏ信号２を受け取ると、“ビジィ状態”のＲ／Ｂ２信号をホスト装置に送信する。

続いて、データの書き込みが終了すると、メモリ１４は、“レディ状態”のＲ／Ｂ２信号をホスト装置に送信し、書き込み動作が終了する。

ここで、この２値ＮＡＮＤ型フラッシュメモリ１４に書き込まれるデータは、信頼性が必要となる基本プログラムコード、および読み出し書き込みの性能が必要な一部のアプリケーション用データ等である。このように、信頼性の必要なデータにつき、２値ＮＡＮＤ型フラッシュメモリ１４に記憶する。

また、多値ＮＡＮＤ型フラッシュメモリ１２に対しての書き込み動作は、コントローラ１３を介してなされる点を除いて上記と同様に行われる。ここで、多値ＮＡＮＤ型フラッシュメモリ１２に書き込まれるデータは、音楽データや画像データ等の一般的なアプリケーション用データである。このように、より大容量が必要なデータにつき、多値ＮＡＮＤ型フラッシュメモリ１２に記憶する。

一方、２値ＮＡＮＤ型フラッシュメモリ１４に対しての読み出し動作は、ホスト装置と２値ＮＡＮＤ型フラッシュメモリ１４との間でなされる。まず、ホスト装置は、ＣＥ２信号が“Ｌレベル”の状態（オペレーションモード）で、Ｒ／Ｂ２信号が“レディ状態”であることを確認する。

続いて、ホスト装置は、Ｉ／Ｏバス２４−２により、アドレス、読み出しコマンドからなるＩ／Ｏ信号２をメモリ１４に送信する。メモリ１４は、このＩ／Ｏ信号２を受け取ると、“ビジィ状態”のＲ／Ｂ２信号をホスト装置に送信する。

続いて、メモリ１４からのデータの読み出しが終了すると、メモリ１４が“レディ状態”のＲ／Ｂ２信号をホスト装置に送信し、読み出し動作が終了する。

多値ＮＡＮＤ型フラッシュメモリ１２に対しての読み出し動作は、コントローラ１３を介してなされる点を除いて、上記２値ＮＡＮＤ型フラッシュメモリ１４と同様に行われる。

さらに、ホスト装置は、上記読み出し動作により、２値ＮＡＮＤフラッシュメモリ１４から読み出したデータのうち、ランダムアクセスが必要なファームウェアのコード等のデータをＲＡＭ１１に一時的に展開（保持）しておく（shadowing）。そして、ホスト装置は、所定のデータにつき、ＲＡＭ１１から読み出す。

次に、本例の断面構造について図２を用いて説明する。図２は、この実施形態に係る半導体記憶装置を示す断面図である。

図示するように、半導体チップ１０は、基板３１上に順次積層された２値ＮＡＮＤ型フラッシュメモリ１４、スペーサ２７−１、多値ＮＡＮＤ型フラッシュメモリ１２、スペーサ２７−２、ＳＤＲＡＭ１１、およびコントローラ１３を同一パッケージ内に搭載している。

ＳＤＲＡＭ１１は、ワイヤ２５により基板３１にボンディングされ、基板３１の裏面のＳＤＲＡＭＩ／Ｆ１５に導通され、半田ボール２８によって実装されている。

多値ＮＡＮＤ型フラッシュメモリ１２は、ワイヤ２５により基板３１にボンディングされ、半田ボール２８によって実装されている。

コントローラ１３は、ワイヤ２５により基板３１にボンディングされ、基板３１の裏面のＳＤカードＩ／Ｆ１８に導通され、半田ボール２８によって実装されている。

２値ＮＡＮＤ型フラッシュメモリ１４は、ワイヤ２５により基板３１にボンディングされ、基板３１の裏面のＮＡＮＤＩ／Ｆ１６に導通され、半田ボール２８によって実装されている。

次に、本例の２値、多値ＮＡＮＤ型フラッシュメモリ１２、１４の単位記憶領域（１ページ）について、図３を用いて説明する。図３（ａ）は、２値ＮＡＮＤ型フラッシュメモリ１４の単位記憶領域を示す図であり、図３（ｂ）は、多値ＮＡＮＤ型フラッシュメモリ１２の単位記憶領域を示す図である。

図示するように、２値ＮＡＮＤ型フラッシュメモリ１４の単位記憶領域（１ページ）は、データ領域３３−１（本例では、512Byte）、およびＥＣＣ（誤り訂正符合：Error Correcting Code）領域３５−１（3Byte）を有する冗長領域（16Byte）３４−１を備えている。

多値ＮＡＮＤ型フラッシュメモリ１２の単位記憶領域（１ページ）は、データ領域３３−２（2048Byte）、およびＥＣＣ領域（40Byte）３５−２を有する冗長領域（64Byte）３４−２を備えている。

上記のように、多値ＮＡＮＤ型フラッシュメモリ１４の冗長領域３４−２中の誤り訂正符号領域３５−２が占める割合（本例では、約６割程度）は、２値ＮＡＮＤ型フラッシュメモリ１２の冗長領域３４−１中の誤り訂正符号領域３５−１が占める割合（本例では、約２割程度）よりも大きくなるように構成されている。そのため、本例では、誤り訂正符号領域３５−２が占める割合は、誤り訂正符号領域３５−１が占める割合よりも、約３倍程度大きくなるように構成されている。

次に、図４乃至図７を用いて、各インターフェイスの信号ピンの配置および信号の割り当てについて説明する。図４は、本例の信号ピンのピン配置を示す図である。図５乃至図７は、本例の信号ピンに対する信号の割り当て示す図である。

本例では、図４に示す配置により、半導体チップ１０の裏面に複数の信号ピンが設けられている。

図示する信号ピンのうち、ＳＤカードＩ／Ｆ１８は、信号ピンＤ０〜Ｄ３，ＶＳＳ，ＶＤＤ，ＶＣＣ，ＣＬＫ，およびＣＭＤである。

信号ピンＤ０〜Ｄ３は、データ０乃至データ３にそれぞれ割り当てられている。また、信号ピンＤ０は、カード検出信号に対しても割り当てられている。信号ピンＶＳＳは接地電圧に、信号ピンＶＤＤ，ＶＣＣは電源電圧に割り当てられている。信号ピンＣＭＤは、コマンドに割り当てられている。信号ピンＣＬＫは、クロック信号に割り当てられている。信号ピンＮＵは、非使用の信号ピンである。

ＮＡＮＤＩ／Ｆ１６は、信号ピンＩ／Ｏ０〜Ｉ／Ｏ７，ＶＳＳ，Ｒ／Ｂ，ＣＥ，ＲＥ，ＣＬＥ，ＡＬＥ，ＷＥ，およびＷＰである。

信号ピンＩ／Ｏ０〜Ｉ／Ｏ７は、コマンド、アドレス、データ、信号ピンＲ／Ｂはレディ／ビジィ信号、信号ピンＣＥはチップイネーブル信号、信号ピンＲＥはリードイネーブル信号、信号ピンＣＬＥはコマンドラッチイネーブル信号、信号ピンＡＬＥはアドレスラッチイネーブル信号、信号ピンＷＥはライトイネーブル信号、信号ピンＷＰはライトプロテクト信号、にそれぞれ割り当てられている。

上記信号のうち、リードイネーブル（ＲＥ）信号は、データをシリアル出力させる信号である。コマンドラッチイネーブル（ＣＬＥ）信号は、動作コマンドのデバイス内部のコマンドレジスタへの取り込みを制御するためのコントロール信号である。アドレスラッチイネーブル（ＡＬＥ）信号はアドレースデータおよび入力データのデバイス内部のアドレスレジスタ、データレジスタへの取り込みを制御するためのコントロール信号である。ライトイネーブル（ＷＥ）信号は、信号ピンＩ／Ｏ０〜Ｉ／Ｏ７から各データをデバイス内部に取り込むための信号である。ライトプロテクト（ＷＰ）信号は、書き込み、消去動作を強制的に禁止させるための信号である。

ＳＤＲＡＭＩ／Ｆ１５は、Ｄ０〜Ｄ１５，ＶＳＳ，ＶＳＳＱ，ＶＤＤ，ＶＤＤＱ，ＵＤＱＭ，ＬＤＱＭ，Ａ０〜Ａ１２，ＢＡ０，ＢＡ１，ＣＬＫ，ＣＫＥ，ＷＥ，ＣＡＳ，およびＲＡＳである。

信号ピンＶＳＳＱは接地電源電圧信号、信号ピンＶＤＤＱは電源電圧信号、信号ピンＵＤＱＭはデータマスク及び出力イネーブル信号（上位8Bit）、信号ピンＬＤＱＭはデータマスク及び出力イネーブル信号（下位8Bit）、信号ピンＡ０〜Ａ１２はアドレス信号、信号ピンＢＡ０，ＢＡ１はアドレス信号の一部であるバンク信号、信号ピンＣＫＥはクロックイネーブル信号、信号ピンＷＥは書き込み制御信号、信号ピンＣＡＳはカラムアドレスストローブ信号、信号ピンＲＡＳはロウアドレスストローブ信号にそれぞれ割り当てられている。

ここで、信号ピンＶＳＳＱは入出力系の回路に接地電源電圧を供給するための信号ピンであり、信号ピンＶＳＳは上記入出力系の回路以外の系の回路（コア系の回路）に接地電源電圧を供給するための信号ピンである点で相違する。同様に、信号ピンＶＤＤＱは入出力系の回路に電源電圧を供給するための信号ピンであり、信号ピンＶＤＤは上記入出力系の回路以外の系の回路（コア系の回路）に電源電圧を供給するための信号ピンである点で相違する。

このように、入出力系の回路とその他の系の回路（コア系の回路）とで接地／電源電圧の信号ピンを分離することにより、入出力系の回路により発生した出力ノイズが、その他の系の回路に及ぶことを防止している。

上記信号のうち、データマスク（ＬＤＱＭ）信号は、DQ０−７の下位８Bitを制御し、リードサイクルでは出力制御信号として働き、ライトサイクルでは入力データをマスクするのに使用する信号である。データマスク（ＵＤＱＭ）信号は、DQ８-１５の上位８Bitを制御し、リードサイクルでは出力制御信号として働き、ライトサイクルでは入力データをマスクするのに使用する信号である。バンク（ＢＡ０，ＢＡ１）信号は、どのバンクに対するオペレーションが指定する信号である。クロックイネーブル（ＣＫＥ）信号は、内部の動作基準クロックをサスペンドする目的で使用される信号である。カラムアドレスストローブ（ＣＡＳ）信号は、クロックの立ち上がりエッジでとりこまれ、（ＷＥ）信号，（ＲＡＳ）信号とともにカラムアクセスやライトコマンドのオペレーションコマンドを構成する信号である。ロウアドレスストローブ（ＲＡＳ）信号は、クロックの立ち上がりエッジでとりこまれ、（ＷＥ）信号，（ＣＡＳ）信号とともにバンクアクティブコマンドやプリチァージコマンドのオペレーションコマンドを構成する信号である。

また、図示するように、電源電圧の信号ピンＶＳＳ（Ｑ）とＶＤＤ（Ｑ）、または信号ピンＶＳＳとＶＣＣは、互いに隣接するようにペアとしてかつ周辺の位置に配置されている。即ち、位置（Ｃ，４）と位置（Ｃ，５）、位置（Ｃ，８）と位置（Ｃ，９）、位置（Ｇ，２）と位置（Ｈ，２）、位置（Ｈ，１０）と位置（Ｈ，１１）、位置（Ｎ，４）と位置（Ｎ，５）、位置（Ｎ，６）と位置（Ｎ，７）、および位置（Ｎ，８）と位置（Ｎ，９）に配置されている。

このように、電源電圧の信号ピンを隣接するようにペアとしてかつ周辺の位置に配置することにより、電源ノイズを均一に発生させ、電源ノイズを低減している。

また、信号ピンＤ２〜Ｄ１５の列（Ｍ列）は、信号ピンＶＳＳ等の列（Ｎ列）上に隣接するように、それぞれ位置（Ｍ，４）、（Ｍ，５）、（Ｍ，６）、（Ｍ，７）、（Ｍ，８）、（Ｍ，９）に配置されている。

このように、信号ピンＤ２〜Ｄ１５の列（Ｍ列）を、信号ピンＶＳＳ等の列（Ｎ列）上に隣接するよう配置することで、ワイヤ２５と半田ボール２８とを電気的に接続する配線（図２において図示せず）の引き回しを低減してインダクタンスの発生を低減させ、出力ノイズを低減している。

尚、出荷の際に、多値ＮＡＮＤ型フラッシュメモリ１２が正常に機能するか否かの機能テストを行う場合には、非使用の信号ピンＮＣのいずれかをテスト用信号ピンとすれば良い。このテスト用の信号ピンを設けることで、コントローラ１３と多値ＮＡＮＤ型フラッシュメモリ１２とを電気的に切り離すことができ、所望の機能テストを行うことができる。

この実施形態に係る半導体記憶装置によれば、下記（１）乃至（３）の効果が得られる。

（１）実装面積を低減でき、小型化に対して有利である。

上記のように、この実施形態に係る半導体チップ１０は、ＳＤＲＡＭ１１、多値ＮＡＮＤ型フラッシュメモリ１２、コントローラ１３、および２値ＮＡＮＤ型フラッシュメモリ１４を同一のパッケージ内に搭載している。

そのため、多値ＮＡＮＤ型フラッシュメモリ１２およびコントローラ１３をさらに搭載できる点で、従来メモリカードとの併用で構築されていたメモリシステムを１パッケージで構築（1 Package Solution メモリシステム）することができる。そのため、メモリカードと併用する場合よりも、実装面積を低減でき、小型化に対して有利である。同様の理由から、軽量化に対しても有利である。

多値ＮＡＮＤ型フラッシュメモリ１２を搭載していることで、近年の携帯電話の高機能化に伴う写真や動画、音楽などの大容量データを記憶でき、大容量化に対して有利である。さらに、メモリＩ／Ｆ（ＮＡＮＤＩ／Ｆ）１７およびＳＤカードＩ／Ｆ１８を有するコントローラ１３を搭載することで、多値ＮＡＮＤ型フラッシュメモリ１２の大容量のデータをシリアルなデータに変換できる。

（２）多値ＮＡＮＤ型フラッシュメモリ１２の誤読み出し・誤書き込み防止に対して有利である。

上記のように、多値ＮＡＮＤ型フラッシュメモリ１２の冗長領域３４−２中の誤り訂正符号領域３５−２が占める割合は、２値ＮＡＮＤ型フラッシュメモリ１４の冗長領域３４−１中の誤り訂正符号領域３５−１が占める割合よりも大きくなるように構成されている。例えば、本例では、誤り訂正符号領域３５−２が占める割合は、誤り訂正符号領域３５−１が占める割合よりも、約３倍程度大きくなるように構成されている。

そのため、多値ＮＡＮＤ型フラッシュメモリ１２に対して読み出しおよび書き込みをする際には、より多くの誤り訂正符号が付加され、誤読み出し・誤書き込み防止に対して有利である。

（３）信頼性の向上に対して有利である。

ここで、信号ピンＶＳＳＱは入出力系の回路に接地電源電圧を供給するための信号ピンであり、信号ピンＶＳＳは上記入出力系の回路以外の系の回路（コア系の回路）に接地電源電圧を供給するための信号ピンである点で相違する。同様に、信号ピンＶＤＤＱは入出力系の回路に電源電圧を供給するための信号ピンであり、信号ピンＶＤＤは上記入出力系の回路以外の系の回路（コア系の回路）に電源電圧を供給するための信号ピンである点で相違する。

このように、入出力系の回路とその他の系の回路（コア系の回路）とで接地／電源電圧の信号ピンを分離することにより、入出力系の回路により発生した出力ノイズが、その他の系の回路に及ぶことを防止できる点で、信頼性の向上に対して有利である。

また、電源電圧の信号ピンＶＳＳ（Ｑ）とＶＤＤ（Ｑ）、または信号ピンＶＳＳとＶＣＣは、互いに隣接するようにペアとしてかつ周辺の位置に配置に配置されている。即ち、位置（Ｃ，４）と位置（Ｃ，５）、位置（Ｃ，８）と位置（Ｃ，９）、位置（Ｇ，２）と位置（Ｈ，２）、位置（Ｈ，１０）と位置（Ｈ，１１）、位置（Ｎ，４）と位置（Ｎ，５）、位置（Ｎ，６）と位置（Ｎ，７）、および位置（Ｎ，８）と位置（Ｎ，９）に配置されている。このように、配置することにより、電源ノイズを均一に発生させ、電源ノイズを低減できる。

さらに、信号ピンＤ２〜Ｄ１５の列（Ｍ列）は、信号ピンＶＳＳ、ＶＳＳ等の列（Ｎ列）上に隣接するように、それぞれ位置（Ｍ，４）、（Ｍ，５）、（Ｍ，６）、（Ｍ，７）、（Ｍ，８）、（Ｍ，９）に配置されている。このように、信号ピンＤ２〜Ｄ１５の列（Ｍ列）を、信号ピンＶＳＳ、ＶＳＳ等の列（Ｎ列）上に隣接するよう配置することで、ワイヤ２５と半田ボール２８とを電気的に接続する配線（図２において図示せず）の引き回しを低減してインダクタンスの発生を低減させ、出力ノイズを低減できる。

上記のように、信号ピンＶＳＳ等、Ｄ２等の入力信号および配置を選択し、出力ノイズおよび電源ノイズを低減できる点で、信頼性の向上に対して有利である。

［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体記憶装置について、図８を用いて説明する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

図示するように、半導体チップ１０は、ＮＯＲＩ／Ｆ５６を有したＮＯＲ型フラッシュメモリ５５と、ＰＳＲＡＭＩ／Ｆ５８を有したＰＳＲＡＭ５７と搭載している点で上記第１の実施形態と相違している。

ＮＯＲ型フラッシュメモリ５５は、データをランダムに読み出すことが可能なフラッシュメモリであり、それぞれ異なる信号線６１−１、６１−２、６１−３、６１−４によりデータ、コマンド、アドレス、チップイネーブル信号ＣＥ３をＮＯＲＩ／Ｆ５６を介してホスト装置と送受信を行う。

擬似スタティックＲＡＭ（ＰＳＲＡＭ：Pseudo ＳＲＡＭ）５７は、ホスト装置がファームウェア等のプログラムコードを使用する際に、このＰＳＲＡＭ５７上に一時的に展開するように構成されている。

その他の構造等は、上記第１の実施形態と実質的に同様であるため、詳細な説明を省略する。

上記のように、この実施形態に係る半導体記憶装置によれば、上記（１）乃至（３）と同様の効果が得られる。

さらに、必要に応じて、本例のような構成とすることも可能である。

［第３の実施形態（メモリシステムの一例）］
次に、この発明の第３の実施形態に係るメモリシステムについて、図９、図１０を用いて、携帯電話に適用する場合を一例に挙げて説明する。本例は、上記半導体チップ１０を備えたメモリシステムの一例に関するものである。図９は、この実施形態に係るメモリシステムを備えた携帯電話を示す図である。図１０は、この実施形態に係るメモリシステムを示すブロック図である。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

図示するように、携帯電話は、メイン画面７４を有する本体上部７１と、キーパット７３を有し、ＳＤ^ＴＭカード７７を挿入するためのカードスロット７５が設けられた本体下部７２を備えている。

本体下部７２は、マザーボード８１に半田実装されたＣＰＵ（中央演算処理装置：central processing unit）および上記半導体チップ１０を備えている。

ＣＰＵ８２はＳＤカードＩ／Ｆ８５を有し、このＳＤカードＩ／Ｆ８５を介して、上記実施形態に係る半導体チップ１０およびＳＤ^ＴＭカード７７にアクセスし、データ等の転送を行う。

ＳＤ^ＴＭカード７７はＳＤカードＩ／Ｆ７６を有している。ＳＤ^ＴＭカード７７は、例えば、２値・多値ＮＡＮＤ型フラッシュメモリ等を備え、携帯電話等との間で音楽データや画像データ等のデータをやりとりする外部メモリである。

ＳＤ^ＴＭカード７７がカードスロット７６内に挿入されると、ＳＤカードＩ／Ｆ７６はカードスロット７６内に設けられたコネクタ８８と電気的に接続される。そして、このＳＤカードＩ／Ｆ７６、コネクタ８８を介してＣＰＵ８２にアクセスしデータ等の転送を行う。

この実施形態に係る半導体記憶装置によれば、上記（１）乃至（３）と同様の効果が得られる。

さらに、上記半導体チップ１０を備えたメモリシステムは、上記半導体チップ１０、半導体チップ１０にアクセスするためのＳＤカードＩ／Ｆ８５を有したＣＰＵ８２、およびＣＰＵ８２にアクセスするためのＳＤカードＩ／Ｆ７６を有したＳＤ^ＴＭカード７７を備えている。

そのため、カードスロット７５に挿入されたＳＤ^ＴＭカード７７と上記実施形態に係る半導体チップ１０とにおいて、ＣＰＵ８２のＳＤカードＩ／Ｆ８５を共用できる。そのため、インターフェイス（本例では、ＳＤカードＩ／Ｆ）の専有面積を削減できる点で、携帯電話の小型化に対して有利である。

さらに、外部メモリとしてのＳＤ^ＴＭカード７７を備えているため、半導体チップ１０に限らずＳＤ^ＴＭカード７７内に画像データ等を記憶できる点で、携帯電話の大容量化に対して有利である。

尚、本例に係るメモリシステムは、携帯電話に限らず、例えば、ＰＣ（personal computer）等のその他のホスト装置に対して適用することが可能である。

以上、第１乃至第３の実施の形態を用いて本発明の説明を行ったが、この発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

この発明の第１の実施形態に係る半導体記憶装置を示すブロック図。 第１の実施形態に係る半導体記憶装置を示す断面図。 第１の実施形態に係る半導体記憶装置の記憶領域を説明するためのもので、（ａ）は２値ＮＡＮＤ型フラッシュメモリの単位記憶領域を示す図、（ｂ）は多値ＮＡＮＤ型フラッシュメモリの単位記憶領域を示す図。 第１の実施形態に係る半導体記憶装置の信号ピンのピン配置を示す図。 第１の実施形態に係る半導体記憶装置のＳＤカードＩ／Ｆの信号ピンに対する信号の割り当て示す図。 第１の実施形態に係る半導体記憶装置のＮＡＮＤＩ／Ｆの信号ピンに対する信号の割り当て示す図。 第１の実施形態に係る半導体記憶装置のＳＤＲＡＭＩ／Ｆの信号ピンに対する信号の割り当て示す図。 この発明の第２の実施形態に係る半導体記憶装置を示すブロック図。 この発明の第３の実施形態に係るメモリシステムを備えた携帯電話を示す図 この発明の第３の実施形態に係るメモリシステムを示すブロック図である。

符号の説明

１０…半導体チップ、１１…ＳＤＲＡＭ、１２…多値ＮＡＮＤ型フラッシュメモリ、１３…コントローラ、１４…２値ＮＡＮＤ型フラッシュメモリ、１５…ＳＤＲＡＭＩ／Ｆ、１６…ＮＡＮＤＩ／Ｆ、１７…メモリＩ／Ｆ、１８…ＳＤカードＩ／Ｆ、２０…ＭＰＵ、２１…ＲＡＭ。

Claims (5)

1. 第１外部インターフェイスを有し、１つのメモリセルに１ビットのデータを記録することが可能な第１不揮発性メモリと、
   １つのメモリセルに複数のデータを記録することが可能な第２不揮発性メモリと、
   第２外部インターフェイスを有し、前記第２不揮発性メモリ内部の物理状態を制御するように構成された制御手段と、
   第３外部インターフェイスを有し、前記第１不揮発性メモリから読み出した一部のデータを一時的に展開するように構成されたＲＡＭとを同一パッケージ内に具備すること
   を特徴とする半導体記憶装置。
2. 前記第１、第２不揮発性メモリの記憶領域のそれぞれは、データ領域と、誤り訂正符号領域を有する冗長領域とを備え、
   前記第２不揮発性メモリの冗長領域中の誤り訂正符号領域が占める割合は、前記第１不揮発性メモリの冗長領域中の誤り訂正符号領域が占める割合よりも大きいこと
   を特徴とする請求項１に記載の半導体記憶装置。
3. 前記第２外部インターフェイスは、メモリカードインターフェイスであること
   を特徴とする請求項１または２に記載の半導体記憶装置。
4. 前記メモリカードインターフェイスは、互いに隣接して配置され、第１極性の電源電圧信号が入力される第１信号ピンと第２極性の電源電圧信号が入力される第２信号ピンとを備えること
   を特徴とする請求項３に記載の半導体記憶装置。
5. 第４外部インターフェイスを有し、ランダムアクセスが可能な第３不揮発性メモリを更に具備すること
   を特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。

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