JP2007208367A - 同期信号生成装置、送信機及び制御方法 - Google Patents

Abstract

【課題】同期信号生成装置１０において、スプリアスを回避して、指示周波数の送信波を生成できない事態を抑制できるようにする。
【解決手段】基準発振器１１の発振信号は、分周器１２、逓倍器１３、ＤＤＳ１４を経てＰＬＬ装置１８へ送られる。ＰＬＬ装置１８では、出力端子１８５の送信波が分周器１８６を介して位相比較器１８２へ帰還されるとともに、位相比較器１８２は、Ｒカウンタ１８１を経て入力されるＤＤＳ１４からの信号と分周器１８６からの信号との位相差を検出する。ＰＬＬ装置１８は、位相比較器１８２が検出した位相差に基づき送信波を形成する。送信波が指示周波数となり、かつＤＤＳ１４における入力信号周波数と出力信号周波数との組合せがＤＤＳ１４の出力におけるスプリアスを所定レベル以下にするように、分周器１８６の分周比Ｎ、ＤＤＳ１４の出力周波数／入力周波数、分周器１２の分周比Ｍ_a及び逓倍器１３の逓倍数Ｍ_bが調整される。
【選択図】図１

Description

本発明は、ＰＬＬ装置と共にダイレクトデジタルシンセサイザを装備する同期信号生成装置、送信機及び制御方法に関するものである。

無線送信機は、ＰＬＬ装置を装備し、ＰＬＬ装置を使用して、各チャンネルに対応する周波数の搬送波を生成するようになっている。該ＰＬＬ装置では、分周器が、ＰＬＬ装置の帰還信号を分周して、位相比較器の一方の入力端子へ戻しているが、分周比が大きくなると、ノイズが増大して、Ｃ／Ｎを劣化させる問題がある。

一方、ＤＤＳ（Direct Digital Synthesizer：ダイレクトデジタルシンセサイザ）は、その設定データを調整することにより、出力周波数を細かく変更自在になっている。そこで、ＰＬＬ装置における上述のノイズ問題の対策のために、ＤＤＳを、ＰＬＬ装置の帰還回路における分周器の代わりに設けたり（例：特許文献１）、ＰＬＬ装置の入力側に設けたりすることにより、ＰＬＬ装置の位相比較器における２個の対比信号の周波数がチャンネルステップ周波数より大きくなるようにしている。

図３はＤＤＳを装備する従来の同期信号生成装置８０の構成図である。同期信号生成装置８０の各素子に関して、本発明の具体例としての後述の同期信号生成装置１０（図１）の各素子と同一のものは、同期信号生成装置１０の対応素子と同符号で指示するとともに、説明は省略し、同期信号生成装置８０の主要点についてのみ説明する。

同期信号生成装置８０は例えば送信機において送信波（＝搬送波）を生成するために使用される。ＤＤＳ１４は、設定データの調整により、ＤＤＳ１４の出力信号周波数ｆ_DDS／ＤＤＳ１４の入力信号周波数ｆ_CLOCKを調整できるが、ｆ_CLOCK，ｆ_DDSの値の組合せによってはｆ_DDSの近傍にスプリアスが発生することがある。ループフィルタ１８３は該近傍スプリアスを除去することができない。したがって、同期信号生成装置８０では、同期信号生成装置８０の出力としての送信波がスプリアスを含むものになる場合、送信波が指示周波数ｆ_RFとなり、かつｆ_CLOCKとｆ_DDSとの関係が、スプリアスを発生しない周波数関係となるように、ｆ_DDS及び分周器１８６のＮを調整する必要がある。

図４は従来の同期信号生成装置８０における送信波周波数、ｆ_CLOCK，Ｎ，Ｒ，ｆ_DDS及びスプリアスビートについて種々の事例を表で示している。なお、図４において、ＤＤＳ基準クロックとはＤＤＳ１４の入力信号を意味し、ＤＤＳ_OUTとはＤＤＳ１４の出力信号の周波数ｆ_DDSを意味する。同期信号生成装置８０では、基準発振器１１の発振周波数＝ＤＤＳ基準クロックの周波数ｆ_CLOCK＝一定値（１９．２ＭＨｚ）であり、Ｒは１２０に固定されている。

スプリアスビートのレベル算出式は｜ｍ＊ＤＤＳ_OUT−ｎ＊ｆ_CLOCK／２｜である。なお、「＊」は乗算を意味する。送信信号に含まれるスプリアスのレベルは、ｍ，ｎが２倍、３倍、・・・と次数が高くなるに連れて、低下する。周波数がＤＤＳ_OUTの近傍となるスプリアスが生じるｍ，ｎの組合せに関して、ｍ，ｎが共に１０進３桁程度の値である場合には、スプリアスのレベルはきわめて小さくなり、近傍スプリアスは実質的に存在しないと見なすことができる。

図４の表の第１行の事例では、すなわち、送信周波数ｆ_RF＝４５０．０００００ＭＨｚを得るために、Ｎ＝９０００、ｆ_DDS（＝ＤＤＳ_OUT）＝６．０００００００ＭＨｚとされる。この事例は、ｆ_CLOCK及びｆ_DDSの周波数関係によるスプリアスは発生しない。

図４の表の第２行の事例では、すなわち、送信周波数ｆ_RF＝４５０．００６２５ＭＨｚとするために、Ｎ＝９０００、ｆ_DDS＝６．００００８３３ＭＨｚとされる。この事例では、ｆ_RFから±１．３３ｋＨｚの箇所に近傍スプリアスが発生する。

これに対して、図４の表の第３行の事例は、該表の第２行の事例に対して、Ｎを９０００から９００５へ、また、ｆ_DDSを６．００００８３３から５．９９６７５１８ＭＨｚへ変更したものであるが、スプリアスビートの列に、ｍ＝９２３，ｎ＝３６９と記載されているように、ｍ，ｎが３桁という相当高次の組み合わせとなっている。したがって、近傍スプリアス（周波数＝２．８３３ｋＨｚ）の実質的な発生はなく、送信波におけるスプリアスを実質、除去できる。
特願平６−１６４３８８号公報

同期信号生成装置８０では、スプリアスを回避しつつ、送信波を指示周波数にするために、調整可能なパラメータがＤＤＳ１４の出力周波数ｆ_DDSと、分周器１８６のＮとの計２個しかなく、該２個の値の調整だけでは、スプリアスを回避して、送信波を指示周波数にすることができる値の組合せが存在せず、結果として、スプリアスを回避して、送信波を指示周波数にすることができない事態が起きる。

本発明の目的は、スプリアスを回避して、指示周波数の同期信号を生成できない事態を抑制できる同期信号生成装置、送信機及び制御方法を提供することである。

本発明の同期信号生成装置は次のものを有している。
周波数変換比を調整自在とされ元基準信号から、周波数変換した補正基準信号を、生成する補正基準信号生成手段、
補正基準信号が入力されて該補正基準信号からその周波数とは別の周波数の出力信号を生成するダイレクトデジタルシンセサイザ、及び
分周比を調整自在とする分周器を含み入力信号に同期しかつ周波数が該入力信号の周波数及び分周比に関係して決まる同期信号を出力信号として生成するＰＬＬ装置。

本発明の制御方法が適用される同期信号生成装置は、指示周波数の同期信号を元基準信号から生成する。本発明の制御方法は次のステップを備えている。
元基準信号から周波数変換した補正基準信号を生成する補正基準信号生成ステップ、
該補正基準信号から該補正基準信号の周波数とは別の周波数の出力信号をダイレクトデジタルシンセサイザに生成させるダイレクトデジタルシンセサイザ処理ステップ、
ダイレクトデジタルシンセサイザの出力信号をＰＬＬ装置に入力させて、ＰＬＬ装置に同期信号生成装置の出力信号としての同期信号を生成させるＰＬＬ装置処理ステップ、及び
補正基準信号生成ステップ、ダイレクトデジタルシンセサイザ処理ステップ及びＰＬＬ装置処理ステップに先立って実行される調整ステップであって、同期信号が指示周波数となり、かつダイレクトデジタルシンセサイザにおける入力信号周波数と出力信号周波数との組合せがダイレクトデジタルシンセサイザの出力におけるスプリアスを所定レベル以下にさせるものとなるように、補正基準信号生成ステップにおける周波数変換比及びＰＬＬ装置における分周比を調整する調整ステップ。

本発明によれば、ダイレクトデジタルシンセサイザの入力周波数と、ダイレクトデジタルシンセサイザの出力周波数と、同期信号生成装置の出力としての同期信号の周波数との組み合わせを、補正基準信号の周波数／元基準信号の周波数としての変換比と、ダイレクトデジタルシンセサイザにおける出力周波数と、ＰＬＬ装置の分周比Ｎとを組み合わせ因子として少なくとも含む組み合わせによって調整自在になっている。すなわち、前者の組み合わせを調整する後者の組み合わせにおける組み合わせ因子数が増え、結果、前者の組み合わせを決定する調整自由度が増大したので、所望の同期信号を、それにスプリアスを含ませることなく、実現できる可能性を増大させることができる。

図１は同期信号生成装置１０の構成図である。同期信号生成装置１０は、例えば、無線通信機に装備されて、該無線通信機の送信波を生成する。

基準発振器１１は、所定周波数の発振信号としての元基準信号を生成する。元基準信号は、分周器１２においてＭ_a分周され、すなわち、元の周波数の１／Ｍ_aの周波数へ周波数を変換され、次に、逓倍器１３においてＭ_b逓倍されてから、ＤＤＳ１４へ入力される。図１のｆ_CLOCK，ｆ_DDSはそれぞれＤＤＳ１４の入力信号及び出力信号の周波数を意味する。Ｍ_a，Ｍ_bは調整自在であり、Ｍ_a，Ｍ_bの調整により、ＤＤＳ１４の入力信号の周波数ｆ_CLOCKを適宜変更できるようになっている。

ＤＤＳ１４において、ｆ_DDS／ｆ_CLOCKは、周波数設定データや演算アキュムレータの桁数に関係して、決定されるとともに、ｆ_DDS／ｆ_CLOCKは周波数設定データの変更により任意に調整自在になっている。ＤＤＳ１４の出力はＰＬＬ装置１８へ送られる。

ＰＬＬ装置１８は、Ｒカウンタ１８１、位相比較器１８２、ループフィルタ１８３、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）１８４、出力端子１８５及び分周器１８６を装備する。

Ｒカウンタ１８１は、ＤＤＳ１４の出力信号をＲ分周して、位相比較器１８２の一方の入力端子へ出力する。分周器１８６は、ＰＬＬ装置１８の帰還回路に設けられ、出力端子１８５の送信波をＮ分周して、位相比較器１８２の他方の入力端子へ出力する。

位相比較器１８２は、Ｒカウンタ１８１及び分周器１８６からの入力信号の位相差を検出し、ループフィルタ１８３へ出力する。ループフィルタ１８３は、積分器を含み、ループフィルタ１８３からの入力信号を積分する。電圧制御発振器１８４は、ループフィルタ１８３の出力電圧に関係する周波数の発振信号を生成して、出力する。

こうして、基準発振器１１の出力信号としての元基準信号に同期した送信波がＰＬＬ装置１８の出力信号として出力端子１８５に生成される。Ｎを調整することにより、ｆ_RF／ｆ_DDSが調整される。なお、ＲはＲカウンタ１８１のビット数により決まる値であるが、該ビット数が適宜調整可能になっているならば、Ｎだけでなく、Ｒも調整することにより、ｆ_RF／ｆ_DDSが調整される。

同期信号生成装置１０と本発明の同期信号生成装置の各素子との対応関係について付言する。

分周器１２及び逓倍器１３は、周波数変換比を調整自在としており元基準信号から周波数変換した補正基準信号を生成する補正基準信号生成手段を構成する。同期信号生成装置１０では、分周器１２及び逓倍器１３は、それぞれ前段及び後段の関係で接続されているが、それぞれ後段及び前段の関係で接続されてもよい。

同期信号生成装置１０では、基準発振器１１が元基準信号を生成しているが、本発明の同期信号生成装置では、元基準信号のソースは、基準発振器１１以外のものであってもよい。

ＤＤＳ１４は、補正基準信号が入力されて該補正基準信号からその周波数とは別の周波数の出力信号を生成するものとなっている。ＰＬＬ装置１８は、分周比を調整自在とする分周器（例：Ｒカウンタ１８１及び／又は分周器１８６）を含み、入力信号に同期しかつ周波数が該入力信号の周波数及び分周比に関係して決まる同期信号を出力信号として生成するものとなっている。

図２は同期信号生成装置１０における送信波周波数、ｆ_CLOCK，Ｎ，Ｒ，ｆ_DDS及びスプリアスビートについて種々の事例を表で示している。なお、図２において、ＤＤＳ基準クロックとはＤＤＳ１４の入力信号を意味し、ＤＤＳ_OUTとはＤＤＳ１４の出力信号の周波数ｆ_DDSを意味する。同期信号生成装置１０では、逓倍器１３の出力信号周波数＝ＤＤＳ基準クロックの周波数ｆ_CLOCKとなっている。

図２の表の第１行の事例では、Ｍ_a，Ｍ_bが共に１に設定されて、基準発振器１１の発振周波数＝ＤＤＳ１４の基準クロック周波数ｆ_CLOCK＝１９．２ＭＨｚとされるとともに、Ｎ＝９０００、Ｒ＝９６に設定される。送信周波数ｆ_RFを４５０．０００００ＭＨｚにするためには、ＰＬＬ装置１８においてＤＤＳ１４からの入力周波数ｆ_DDSは４．８０００００ＭＨｚに調整され、結果、ｆ_CLOCKとｆ_DDSとの周波数関係によるスプリアスは発生しない。

しかし、図２の表の第２行の事例のように、ｆ_CLOCK，Ｎ，Ｒを図１の表の第１行の事例と同一に保持したまま、送信周波数を４５０．００６２５ＭＨｚにしようとすると、ｆ_DDSは４．８０００６６７ＭＨｚにしなければならず、ｆ_DDSから±０．１３３ｋＨｚ離れた周波数位置に近傍スプリアスが発生してしまう。

図２の表の第２行の事例に対して、図２の表の第３行の事例のように、分周比Ｎを９０００から９００５に変更しても、ｆ_DDSから±５．１９kHz離れた周波数位置に近傍スプリアスが発生してしまう。したがって、送信周波数ｆ_RF＝４５０．００６２５ＭＨｚを得るためには、ＤＤＳ１４の設定データの変更によるｆ_DDS／ｆ_CLOCKの調整及びＮの調整だけでは、スプリアスの回避は困難である。

同期信号生成装置１０では、さらに、分周器１２の分周比Ｍ_a及び逓倍器１３の逓倍数Ｍ_bの調整が可能になっているので、図２の表の第４行の事例のように、Ｍ_a＝４、逓倍器１３の逓倍数＝５と調整することにより、ＤＤＳ１４のｆ_CLOCKを２４．０ＭＨｚへ変更する。結果、スプリアスビートの計算式における係数ｍ，ｎはそれぞれ９２３，３６９となって、ｆ_CLOCK，ｆ_DDSが数１００倍の相当高次の組み合わせにならないと、スプリアスが発生しないため、スプリアスの発生は回避される。

このように、同期信号生成装置１０では、ＤＤＳ１４の出力周波数ｆ_DDSと分周比Ｎを変化させることにより、電圧制御発振器１８４の発振周波数が変化する。ＤＤＳ１４を使用することにより、位相比較器１８２の位相比較周波数をチャンネルステップ周波数より高く設定することができるので、分周比Ｎを小さくすることができ、ＰＬＬ装置１８におけるＣ／Ｎ劣化を抑えることが可能となる。

ＤＤＳ１４の入力信号ｆ_CLOCKとＤＤＳ１４の出力信号周波数ｆ_DDSとの周波数関係によりＤＤＳ１４の出力周波数の近傍にスプリアスが発生する場合、分周器１８６の分周比ＮとＤＤＳ１４の出力信号周波数ｆ_DDSとを変化させることに加え、プログラマブルな分周器１２の分周比Ｍ_aと逓倍器１３の逓倍数Ｍ_bを変えることにより、ＤＤＳ１４の基準クロック周波数ｆ_CLOCKを変化させることでスプリアス発生を回避する。

同期信号生成装置１０では、ＤＤＳ１４の基準クロック周波数ｆ_CLOCKを変化させるために、ＰＬＬ回路構成を使用することなく、分周器１２による分周比と逓倍器１３による逓倍数との組み合わせで実現するので、ＰＬＬ回路を使用して、ｆ_CLOCKを調整することによるＣ／Ｎの劣化を防止できる。また、基準クロックのＣ／Ｎ劣化に因るＤＤＳ１４の出力のＣ／Ｎの劣化が発生しないため、基準クロックのＣ／Ｎ劣化に因るＤＤＳ１４出力のスプリアス発生を抑えることができる。

従来の同期信号生成装置８０におけるスプリアス回避方法では、２箇所(分周比Ｎ、ＤＤＳ１４の出力周波数ｆ_DDS)のみの変更で対応していたものが、同期信号生成装置１０では、４箇所(分周比Ｎ，Ｍ_a、Ｍ_b、ＤＤＳ１４出力周波数ｆ_DDS)の変更が可能となり、分周器１２及び逓倍器１３が追加されたものの、その分、周波数アロケーションの自由度が増したため、スプリアス回避が容易になる。

ＤＤＳ１４の基準クロック周波数ｆ_CLOCKと出力周波数ｆ_DDSの設定だけで、すなわち、Ｍ_a，Ｍ_bの調整だけで、スプリアス発生を回避できる可能性があるので、その場合はスプリアス回避のためにＰＬＬ装置１８の分周比Ｎの調整は不要になる。

同期信号生成装置の制御方法に関する具体例について述べる。該制御方法を適用する同期信号生成装置は例えば図１の同期信号生成装置１０である。該制御方法を同期信号生成装置１０に基づき説明する。同期信号生成装置１０は、前述したように、指示周波数の同期信号を元基準信号から生成するものとなっている。該制御方法は、補正基準信号生成ステップ、ダイレクトデジタルシンセサイザ処理ステップ、ＰＬＬ装置処理ステップ及び調整ステップを備えている。

補正基準信号生成ステップでは、元基準信号（例：基準発振器１１の発振信号）から周波数変換した補正基準信号（例：逓倍器１３の出力信号）を生成する。ダイレクトデジタルシンセサイザ処理ステップでは、補正基準信号から該補正基準信号の周波数とは別の周波数の出力信号をダイレクトデジタルシンセサイザ１４に生成させる。ＰＬＬ装置処理ステップでは、ダイレクトデジタルシンセサイザ１４の出力信号をＰＬＬ装置１８に入力させて、ＰＬＬ装置１８に同期信号生成装置１０の出力信号としての同期信号を生成させる。

調整ステップは、補正基準信号生成ステップ、ダイレクトデジタルシンセサイザ処理ステップ及びＰＬＬ装置処理ステップに先立って実行される。該調整ステップでは、同期信号が指示周波数となり、かつダイレクトデジタルシンセサイザにおける入力信号周波数と出力信号周波数との組合せがダイレクトデジタルシンセサイザの出力におけるスプリアスを所定レベル以下にさせるものとなるように、補正基準信号生成ステップにおける周波数変換比及びＰＬＬ装置１８における分周比を調整する。

本発明を最良の形態について説明したが、本発明は、これに限定されるものではなく、発明の要旨を逸脱しない範囲で、最良の形態における各構成要素を変形して具体化できる。

同期信号生成装置の構成図である。 図１の同期信号生成装置における送信波周波数、ｆ_CLOCK，Ｎ，Ｒ，ｆ_DDS及びスプリアスビートについて種々の事例を表で示す図である。 従来の同期信号生成装置の構成図である。 従来の同期信号生成装置における送信波周波数、ｆ_CLOCK，Ｎ，Ｒ，ｆ_DDS及びスプリアスビートについて種々の事例を表で示す図である。

符号の説明

１０：同期信号生成装置、１１：基準発振器、１２：分周器、１３；逓倍器、１４；ＤＤＳ、１８：ＰＬＬ装置

Claims (5)

1. 周波数変換比を調整自在とされ元基準信号から、周波数変換した補正基準信号を、生成する補正基準信号生成手段、
   前記補正基準信号が入力されて該補正基準信号からその周波数とは別の周波数の出力信号を生成するダイレクトデジタルシンセサイザ、及び
   分周比を調整自在とする分周器を含み入力信号に同期しかつ周波数が該入力信号の周波数及び分周比に関係して決まる同期信号を出力信号として生成するＰＬＬ装置、
   を備えることを特徴とする同期信号生成装置。
2. 前記補正基準信号生成手段は、分周比Ｍ_aを調整自在とする分周器と、逓倍数Ｍ_bを調整自在とする逓倍器とを含み、元基準信号から変換比Ｍ_b／Ｍ_aで周波数変換した補正基準信号を生成するものであることを特徴とする請求項１記載の同期信号生成装置。
3. 前記同期信号が指示周波数となり、かつ前記ダイレクトデジタルシンセサイザにおける入力信号周波数と出力信号周波数との組合せが前記ダイレクトデジタルシンセサイザの出力におけるスプリアスを所定レベル以下にさせるものとなるように、前記補正基準信号生成手段における周波数変換比及び前記ＰＬＬ装置における分周比を調整する調整手段、
   を備えることを特徴とする請求項１又は２記載の同期信号生成装置。
4. 請求項１〜３のいずれかに記載の同期信号生成装置を備え、
   前記同期信号生成装置の同期信号を搬送波として使用することを特徴とする送信機。
5. 指示周波数の同期信号を元基準信号から生成する同期信号生成装置の制御方法において、
   元基準信号から周波数変換した補正基準信号を生成する補正基準信号生成ステップ、
   該補正基準信号から該補正基準信号の周波数とは別の周波数の出力信号をダイレクトデジタルシンセサイザに生成させるダイレクトデジタルシンセサイザ処理ステップ、
   前記ダイレクトデジタルシンセサイザの出力信号をＰＬＬ装置に入力させて、前記ＰＬＬ装置に前記同期信号生成装置の出力信号としての前記同期信号を生成させるＰＬＬ装置処理ステップ、及び
   前記補正基準信号生成ステップ、前記ダイレクトデジタルシンセサイザ処理ステップ及び前記ＰＬＬ装置処理ステップに先立って実行される調整ステップであって、前記同期信号が指示周波数となり、かつ前記ダイレクトデジタルシンセサイザにおける入力信号周波数と出力信号周波数との組合せが前記ダイレクトデジタルシンセサイザの出力におけるスプリアスを所定レベル以下にさせるものとなるように、前記補正基準信号生成ステップにおける周波数変換比及び前記ＰＬＬ装置における分周比を調整する調整ステップ、
   を備えることを特徴とする同期信号生成装置の制御方法。

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