JP2007295363A

JP2007295363A - Ｐｌｌ回路、ｐｌｌ回路の干渉防止方法及びこのｐｌｌ回路を搭載した光ディスク装置

Info

Publication number: JP2007295363A
Application number: JP2006122057A
Authority: JP
Inventors: Akino Ishii; あきの石井
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2006-04-26
Filing date: 2006-04-26
Publication date: 2007-11-08
Also published as: US20070254600A1; KR100894236B1; CN101064511A; KR20070105923A

Abstract

【課題】ＰＬＬ回路間の相互の干渉を抑える。
【解決手段】検出器３０は、入力信号の周波数がスイープされるＰＬＬ回路２０の出力信号周波数と所定の周波数との差が第１の閾値以下であるか否かを検出する。分周比設定回路４０は、この差が第１の閾値以下である場合にＰＬＬ回路１０の出力信号周波数を変更するように制御する。所定の周波数とは、ＰＬＬ回路１０の出力信号周波数に基づいて予め設定した固定の周波数である。ＰＬＬ回路１０は、ＰＬＬ回路１０の出力信号周波数を定める分周器１１、１６、１７を備え、分周器の分周比を分周比設定回路４０の制御によって変更可能となるように構成する。分周比設定回路４０の制御によって変更された出力信号周波数と変更される前の出力信号周波数との差が第２の閾値以下となるように分周器の分周比を決定する。
【選択図】図１

Description

本発明は、ＰＬＬ回路、ＰＬＬ回路の干渉防止方法及びこのＰＬＬ回路を搭載した光ディスク装置に係り、特に複数のＰＬＬ（Phase Locked Loop）回路を同一装置上に備えた場合のＰＬＬ回路間のノイズ干渉防止技術に係る。

ＰＬＬ回路は、逓倍用、位相同期用、クロック抽出用などの用途で用いられる。逓倍用のＰＬＬ回路は、低い周波数の基準クロック信号から高い周波数のクロック信号を発生させるために各種電子機器において幅広く使用されている。各種電子機器の中には、複数のＰＬＬ回路を備えたクロック生成回路が用いられることもある。例えば、光ディスク駆動用回路は、ロジック回路用の固定基準クロックを生成する基準ＰＬＬ回路と光ディスク書き込みの複数の倍速に対応するための可変周波数レンジを有するＰＬＬ回路とを同一装置上に有している。このような複数のＰＬＬ回路を備えたクロック生成回路では、可変周波数レンジ内に固定基準クロック出力周波数の整数倍が存在する可能性がある。出力周波数を可変とするＰＬＬ回路の出力周波数をスイープさせて動作する際、このＰＬＬ回路の出力周波数が基準ＰＬＬ回路の出力周波数の整数倍と近接して相互のＰＬＬ帯域（ＰＬＬループ帯域）に入った場合、ＰＬＬ回路間のスプリアス等のノイズ干渉により、ジッタ悪化の原因となる。

このようなＰＬＬ間のノイズ干渉を防止する技術として、特許文献１には、２系統のＰＬＬ周波数シンセサイザを有する周波数シンセサイザ回路において、一方のＰＬＬ回路の周波数変化を検出し、他方のＰＬＬ回路のチャージポンプ出力が一定になるよう制御し、ＰＬＬ回路間のノイズ干渉の影響を抑制する技術が開示されている。

また、特許文献２には、複数のＰＬＬ系を有するＰＬＬ回路において、各比較基準信号のエッジ差を所定値以上に保つことにより、ＰＬＬ系の一方にＰＬＬ系の他方の比較基準信号成分が干渉するのを防止する技術が開示されている。

特開２０００−６８８２９号公報特開平１０−５６３８１号公報

ところで、特許文献１ではＰＬＬ回路中のチャージポンプ出力を一定にしてＰＬＬ回路の周波数変動を抑制することで干渉による周波数変動を抑制している。しかし、電圧制御発振器（ＶＣＯ）へ回り込んで来る干渉によるノイズの抑制は出来ないため、ＶＣＯを経由するノイズ成分による周波数変動は抑制されない。したがって、回路間の干渉によって生じるスプリアスノイズ等の干渉によって不必要なノイズ成分が発生してしまうことになる。すなわち、干渉によるノイズは、主に電源ノイズとして伝わり、チャージポンプ出力を一定にすることによって電源変動（ノイズ）の影響を減らしても、ＶＣＯの電源がゆすられることによるジッタは、抑制されない。

また、特許文献２では各比較基準信号のエッジ差を所定値以上に保つだけであるので、互いのＰＬＬ回路の出力信号周波数は、一致してしまう。したがって、ＰＬＬ回路同士の干渉を防ぐことができず、ＰＬＬ帯域内でのスプリアスノイズ等の干渉を抑えることは困難である。すなわち、前述のようにＰＬＬ帯域内でスプリアスノイズ等の干渉によってジッタが悪化するために、エッジ差を設けるだけではＰＬＬ帯域内でのスプリアスノイズ等の干渉の緩和とはならない。

本発明の課題は、それぞれのＰＬＬ回路の出力周波数によって生じるＰＬＬ帯域内でのスプリアスノイズ等の干渉を抑えることにある。

本発明の１つのアスペクトに係るＰＬＬ回路は、少なくとも第１および第２のＰＬＬ回路を同一装置上に構成するＰＬＬ回路において、第２のＰＬＬ回路の出力信号周波数と所定の周波数との差が第１の閾値以下であるか否かを検出する検出器と、差が前記第１の閾値以下である場合に、第１のＰＬＬ回路の出力信号周波数を、第１の閾値より大きい第２の閾値以下であって第１の閾値より大きくなる範囲で変更する周波数設定回路と、を備える。

本発明の１つのアスペクトに係るＰＬＬ回路の干渉防止方法は、少なくとも第１および第２のＰＬＬ回路を同一装置上に構成するＰＬＬ回路の干渉防止方法において、第２のＰＬＬ回路の出力信号周波数と所定の周波数との差が第１の閾値以下であるか否かを検出し、差が第１の閾値以下である場合に、第１のＰＬＬ回路の出力信号周波数を、第１の閾値より大きい第２の閾値以下であって第１の閾値より大きくなる範囲で変更する。

本発明によれば、同一装置上に２系統以上のＰＬＬ回路で構成される系において、ＰＬＬ回路相互の出力周波数同士が整数倍近傍にならないように制御することで、ＰＬＬ回路同士の干渉を防ぎ、ＰＬＬ帯域内でのスプリアスノイズ等の干渉を抑えることができる。

本発明の実施形態に係るＰＬＬ回路は、第１のＰＬＬ回路（図１の１０）と、第２のＰＬＬ回路（図１の２０）と、検出器（図１の３０）と、分周比設定回路（図１の４０）と、を備える。検出器（図１の３０）は、第２のＰＬＬ回路（図１の２０）の出力信号周波数と所定の周波数との差が近傍を意味する第１の閾値以下であるか否かを検出する。分周比設定回路（図１の４０）は、この差が第１の閾値以下である場合、すなわち近傍となる場合に第１のＰＬＬ回路（図１の１０）の出力信号周波数を変更するように制御する。ここで、所定の周波数とは、第１のＰＬＬ回路（図１の１０）の出力信号周波数に基づいて予め設定した固定の周波数である。また、所定の周波数は、第１のＰＬＬ回路（図１の１０）の出力信号周波数の整数倍または整数分の一であってもよい。なお、第１の閾値は、第１及び第２のＰＬＬ回路のＰＬＬ帯域から定められる。

第１のＰＬＬ回路（図１の１０）は、第１のＰＬＬ回路（図１の１０）の出力信号周波数を定める分周器（図１の１１、１６、１７）を備えると共に、分周器の分周比を分周比設定回路（図１の４０）の制御によって変更可能となるように構成される。そして、分周比設定回路（図１の４０）の制御によって変更された出力信号周波数と変更される前の出力信号周波数との差が第２の閾値以下、すなわち基準クロック周波数として許される範囲内となるように分周器の分周比を設定する。また、第２のＰＬＬ回路（図１の２０）の出力周波数範囲が、第１のＰＬＬ回路の出力信号周波数の整数倍または整数分の一の周波数を含むものとする。

以上のような構成のＰＬＬ回路は、同一装置上に少なくとも２系統以上のＰＬＬ回路を含む。そして、少なくとも１つの周波数可変とされる第２のＰＬＬ回路の周波数を変化（例えばスイープ動作）させる際、固定とされる基準クロック信号を生成する第１のＰＬＬ回路の周波数の整数倍または整数分の一の近傍になる前に、固定基準クロック信号を生成する第１のＰＬＬ回路の周波数を基準クロック信号として許される範囲内で変更するようにする。このように基準クロック信号の周波数をずらすことでＰＬＬ回路のＰＬＬ帯域内でのスプリアスノイズ等の干渉を防ぐことができる。以下、実施例に即し、図面を参照して詳しく説明する。

図１は、本発明の第１の実施例に係るＰＬＬ回路の構成を示すブロック図である。図１において、ＰＬＬ回路は、固定基準クロックを生成するＰＬＬ回路１０と、所定の周波数レンジ内で出力信号周波数を変化させて（例えばスイープさせて）出力するＰＬＬ回路２０と、ＰＬＬ回路２０の出力周波数を検出し予め設定した所定の周波数と比較する検出器３０と、分周比を設定する信号をＰＬＬ回路１０に出力する分周比設定回路４０とを備える。

ＰＬＬ回路１０は、１／Ｍ（Ｍは正の整数）分周を行う分周器１１、位相比較器１２、チャージポンプ１３、ローパスフィルタ（ＬＰＦ）１４、電圧制御発振器（ＶＣＯ）１５、１／Ｐ（Ｐは正の整数）分周を行う分周器１６、１／Ｎ１（Ｎ１は正の整数）分周を行う分周器１７を備える。分周器１１は、ＰＬＬ回路１０に入力される基準発振入力信号（周波数ｆｒ）を１／Ｍに分周して、位相比較器１２の一方の入力端に出力する。一方、ＶＣＯ１５の発振出力信号（周波数Ｐ・ｆｏ１）が分周器１７によって１／Ｎ１に分周され、分周信号（周波数Ｐ・ｆｏ１／Ｎ１）が位相比較器１２の他方の入力端に入力される。位相比較器１２は、ＶＣＯ１５の分周信号と分周器１１の出力信号との位相を比較し、比較結果に基づいてチャージポンプ１３を駆動する。チャージポンプ１３の出力信号は、ＬＰＦ１４において積分され、直流電圧に変換され、ＶＣＯ１５に出力される。この直流電圧は、ＶＣＯ１５の発振周波数（周波数Ｐ・ｆｏ１）を制御するためのコントロール電圧である。分周器１６は、ＶＣＯ１５の発振出力信号を１／Ｐに分周して、出力信号（周波数ｆｏ１）を出力する。

このような構成のＰＬＬ回路１０は、ＶＣＯ１５、分周器１７、位相比較器１２のフィードバックループによってＰＬＬ回路１０の出力信号の周波数ｆｏ１が所望の周波数ｆ１に設定（ロック）される。すなわち、ｆｏ１（＝ｆ１）＝Ｎ１・ｆｒ／（Ｍ・Ｐ）となる。ここで、分周器１１の分周比１／Ｍ、分周器１６の分周比１／Ｐ、および分周器１７の分周比１／Ｎ１は、分周比設定回路４０によって変更可能とされる。

一方、ＰＬＬ回路２０は、位相比較器２２、チャージポンプ２３、ＬＰＦ２４、ＶＣＯ２５、１／Ｎ２（Ｎ２は正の整数）分周を行う分周器２７を備える。ＰＬＬ回路２０では、ＶＣＯ２５の発振出力信号（周波数ｆｏ２）が分周器２７によって１／Ｎ２に分周され、分周信号（周波数ｆｏ２／Ｎ２）が位相比較器２２の一方の入力端に入力される。位相比較器２２は、ＶＣＯ２５の分周信号とＰＬＬ回路２０の入力比較信号（周波数ｆｉ）との位相を比較し、比較結果に基づいてチャージポンプ２３を駆動する。チャージポンプ２３の出力信号は、ＬＰＦ２４において積分され、直流電圧に変換され、ＶＣＯ２５に出力される。この直流電圧は、ＶＣＯ２５の発振周波数ｆｏ２を制御するためのコントロール電圧である。ＶＣＯ２５の出力信号がＰＬＬ回路２０の出力信号となる。

このような構成のＰＬＬ回路２０において、ＶＣＯ２５、分周器２７、位相比較器２２のフィードバックループによってＰＬＬ回路２０の出力信号の周波数ｆｏ２と周波数ｆｉとがロックする。すなわち、ｆｏ２＝Ｎ２＊ｆｉとなる。なお、ＶＣＯ２５の出力信号の周波数ｆｏ２がＰＬＬ回路１０の出力信号の周波数ｆｏ１の整数倍または整数分の一の周波数を含むような範囲において、入力比較信号の周波数ｆｉが変化するものとする。

検出器３０は、ＰＬＬ回路１０の出力信号における所望の出力周波数ｆ１とＰＬＬ回路２０の出力信号の出力周波数ｆｏ２とを比較し、比較結果に基づいて分周比設定回路４０に分周比コントロール信号ＣＮＴを出力する。分周比設定回路４０は、分周比コントロール信号ＣＮＴによってＰＬＬ回路１０における分周比を設定する。具体的には、ＰＬＬ回路２０の出力周波数ｆｏ２がＰＬＬ回路１０における出力周波数ｆｏ１の整数倍または整数分の一の近傍にならないように、すなわち基本波および高調波の関係とならないように、分周器１１、１６、１７の少なくとも一つの分周器における分周比を変更する。すなわち、整数Ｎ１、Ｍ、Ｐの少なくとも一つを変更する。

ここで、ＰＬＬ回路１０の出力周波数ｆｏ１の変更方法について説明する。図２は、ＰＬＬ回路１０、２０の周波数スペクトル特性を示す図である。図２において、ＰＬＬ回路１０のＰＬＬ帯域幅をｆｃ１、ＰＬＬ回路２０のＰＬＬ帯域幅をｆｃ２、先に述べた第１の閾値をｆｔ１とする。この時、図２（ａ）に示すように、｜ｆｏ１−ｆｏ２｜≦ｆｔ１＝ｆｃ１＋ｆｃ２であれば、ＰＬＬ回路１０とＰＬＬ回路２０のＰＬＬ帯域が重なり合って、ＰＬＬ回路間に干渉が生じてしまう。この場合には、図２（ｂ）に示すように、｜ｆｏ１−ｆｏ２｜＞ｆｔ１＝ｆｃ１＋ｆｃ２となるようにＰＬＬ回路１０の出力周波数ｆｏ１を変更する。このように変更することで、ＰＬＬ帯域同士の重なりが無くなってＰＬＬ回路間の干渉を抑えることが可能となる。

さらに、ＰＬＬ回路１０の出力周波数は、基準クロックとして許された範囲、すなわちクロック信号の周波数可変許容範囲で変更されるようにする。図３は、ＰＬＬ回路１０の出力周波数の変更方法を示す図である。図３において、先に述べた第２の閾値をｆｔ２とする。ここで、例えばＰＬＬ回路２０の出力周波数ｆｏ２が上昇してＰＬＬ回路１０の出力周波数ｆｏ１に接近し、｜ｆｏ１−ｆｏ２｜＝ｆｔ１となったとする。この場合に、ＰＬＬ回路１０の出力周波数ｆｏ１を周波数可変許容範囲に収まる、例えばｆｏ１−ｆｔ２に変更するようにする。

図４は、本発明の第１の実施例に係るＰＬＬ回路の動作を示すフローチャートである。ＰＬＬ回路１０の出力信号における出力周波数ｆｏ１が基準クロックとして所望される周波数ｆ１にロックしている状態であるとする（ステップＳ１１）。検出器３０は、周波数可変であるＰＬＬ回路２０の出力周波数ｆｏ２をモニタし（ステップＳ１２）、ＰＬＬ回路２０の出力周波数ｆｏ２がＰＬＬ回路１０における所望の周波数ｆ１の整数倍または整数分の一の近傍になったか否かを判別する（ステップＳ１３）。ステップＳ１３で近傍ではないと判別される場合、ステップＳ１２、Ｓ１３を繰り返す。ステップＳ１３で近傍であると判別された場合、検出器３０が分周比設定回路４０の制御を行う分周比コントロール信号ＣＮＴを分周比設定回路４０に出力する。分周比設定回路４０は、ＰＬＬ回路１０における分周比を切り替える。分周比の切り替えによって、ＰＬＬ回路１０の出力周波数ｆｏ１は、基準クロックとして許された範囲であって、且つ、ｆ１の整数倍または整数分の一の近傍ではない周波数ｆ２に切り替わる（ステップＳ１４）。

本実施例のＰＬＬ回路は、以上のように動作し、ＰＬＬ回路１０の周波数を基準クロック信号として許される範囲内であって、かつＰＬＬ回路１０の所望の周波数ｆ１とＰＬＬ回路２０の出力周波数ｆｏ２とが相互に整数倍（基本波および高調波関係）の近傍にはならない範囲となるように制御する。このような制御によってＰＬＬ回路の出力周波数同士が整数倍の近傍にならないので、ＰＬＬ回路間のスプリアスノイズ等の干渉を防ぎ、スプリアスノイズ等の干渉に起因するＰＬＬジッタの悪化を防ぐことができる。

以上説明したようなＰＬＬ回路は、例えば光ディスク装置等に適用される。光ディスク装置において、ＰＬＬ回路１０の出力信号は、装置のシステムクロック信号、例えばＤＲＡＭのクロック信号として用いられる。また、ＰＬＬ回路２０は、光ディスクの記録または再生におけるデータの書き込みまたは読み出し周波数に追従して動作し、出力信号の周波数が変動するＰＬＬ回路２０の出力信号は、光ディスクのアクセスに必要なクロック信号として用いられる。このような光ディスク装置では、システムクロック信号の周波数の整数倍が光ディスクの記録または再生における信号の周波数の可変範囲内に存在することが起こりうる。これに対して本実施例のＰＬＬ回路を適用することで、ＰＬＬ帯域内でのスプリアスノイズ等の干渉を抑え、信頼性の高い光ディスク装置を提供することができる。

図５は、本発明の第２の実施例に係るＰＬＬ回路の構成を示すブロック図である。図５において、図１と同一の符号は、同一物を表し、その説明を省略する。図５に示すＰＬＬ回路は、図１における検出器３０の替わりに、ＰＬＬ回路１０、２０の出力信号を入力する周波数比較器５０を備える。周波数比較器５０は、ＰＬＬ回路１０の出力周波数ｆｏ１とＰＬＬ回路２０の出力周波数ｆｏ２とを比較し、比較結果に基づいて分周比設定回路４０に分周比コントロール信号ＣＮＴを出力する。分周比設定回路４０は、分周比コントロール信号ＣＮＴによってＰＬＬ回路１０の分周比を設定する。

図６は、本発明の第２の実施例に係るＰＬＬ回路の動作を示すフローチャートである。図６において、図４と同一の符号のステップは、同一処理を表し、その説明を省略する。周波数比較器５０でＰＬＬ回路１０の出力周波数ｆｏ１と周波数可変であるＰＬＬ回路２０の出力周波数ｆｏ２とをモニタする（ステップＳ２２）。ＰＬＬ回路２０の出力周波数ｆｏ２がＰＬＬ回路１０の出力周波数ｆｏ１の整数倍または整数分の一の近傍になったか否か判別する（ステップＳ２３）。ステップＳ２３で近傍ではないと判別される場合、ステップＳ２２、Ｓ２３を繰り返す。ステップＳ２３で近傍であると判別された場合、周波数比較器５０が分周比設定回路４０の制御を行う分周比コントロール信号ＣＮＴを分周比設定回路４０に送信し、分周比設定回路４０がＰＬＬ回路１０の分周比を切り替える。分周比の切り替えによって、ＰＬＬ回路１０の出力周波数ｆｏ１は、基準クロックとして許された範囲であって、且つ、ｆ１の整数倍または整数分の一の近傍ではない周波数ｆ２に切り替わる（ステップＳ２４）。

以上のように第２の実施例に係るＰＬＬ回路は、第１の実施例と同様に、ＰＬＬ回路１０の出力周波数ｆｏ１とＰＬＬ回路２０の出力周波数ｆｏ２とが相互に整数倍の近傍にならないように制御される。したがって、ＰＬＬ回路間のスプリアスノイズ等の干渉を防ぎ、スプリアスノイズ等の干渉に起因するＰＬＬジッタの悪化を防ぐことができる。

以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の第１の実施例に係るＰＬＬ回路の構成を示すブロック図である。ＰＬＬ回路１０、２０の周波数スペクトル特性を示す図である。ＰＬＬ回路１０の出力周波数の変更方法を示す図である。本発明の第１の実施例に係るＰＬＬ回路の動作を示すフローチャートである。本発明の第２の実施例に係るＰＬＬ回路の構成を示すブロック図である。本発明の第２の実施例に係るＰＬＬ回路の動作を示すフローチャートである。

符号の説明

１０、２０ＰＬＬ回路
１１、１６、１７、２７分周器
１２、２２位相比較器
１３、２３チャージポンプ
１４、２４ローパスフィルタ（ＬＰＦ）
１５、２５電圧制御発振器（ＶＣＯ）
３０検出器
４０分周比設定回路
５０周波数比較器

Claims

少なくとも第１および第２のＰＬＬ（Phase Locked Loop）回路を同一装置上に構成するＰＬＬ回路において、
前記第２のＰＬＬ回路の出力信号周波数と所定の周波数との差が第１の閾値以下であるか否かを検出する検出器と、
前記差が前記第１の閾値以下である場合に、前記第１のＰＬＬ回路の出力信号周波数を、前記第１の閾値より大きい第２の閾値以下であって前記第１の閾値より大きくなる範囲で変更する周波数設定回路と、
を備えることを特徴とするＰＬＬ回路。
前記所定の周波数は、前記第１のＰＬＬ回路の出力信号周波数に基づいて予め設定した固定の周波数であることを特徴とする請求項１記載のＰＬＬ回路。
前記所定の周波数は、前記第１のＰＬＬ回路の出力信号周波数の整数倍または整数分の一であることを特徴とする請求項２記載のＰＬＬ回路。
前記検出器は、前記第１および第２のＰＬＬ回路の出力信号を入力し、前記第１のＰＬＬ回路の出力信号周波数の整数倍または整数分の一の周波数と前記第２のＰＬＬ回路の出力信号周波数との差が前記第１の閾値以下であるか否かを検出することを特徴とする請求項１記載のＰＬＬ回路。
前記第１の閾値は、前記第１及び第２のＰＬＬ回路のＰＬＬ帯域から定められることを特徴とする請求項１記載のＰＬＬ回路。
前記第１のＰＬＬ回路は、前記同一装置で用いられるシステムクロック信号を生成することを特徴とする請求項１記載のＰＬＬ回路。
前記第２の閾値は、前記システムクロック信号の周波数可変許容範囲であることを特徴とする請求項１記載のＰＬＬ回路。
前記第２のＰＬＬ回路の出力周波数範囲が、前記第１のＰＬＬ回路の出力信号周波数の整数倍または整数分の一の周波数を含むことを特徴とする請求項１記載のＰＬＬ回路。
前記第１のＰＬＬ回路は、前記第１のＰＬＬ回路の出力信号周波数を定める分周器を備えると共に、前記分周器の分周比を前記周波数設定回路の制御によって変更可能となるように構成されることを特徴とする請求項１記載のＰＬＬ回路。
前記周波数設定回路の制御によって前記第１のＰＬＬ回路における変更された出力信号周波数と変更される前の出力信号周波数との差が前記第１の閾値より大きく、かつ前記第２の閾値以下となるように前記分周器の分周比を設定することを特徴とする請求項９記載のＰＬＬ回路。
前記第１のＰＬＬ回路は、
２つの入力端に入力される信号の位相差に応じて出力信号を出力する位相比較器と、
前記位相比較器の出力信号における低域成分信号の大きさに対応した周波数で発振して出力信号を出力する電圧制御発振器と、
入力参照クロック信号を分周して前記位相比較器の一方の入力端に出力する第１の分周器と、
前記電圧制御発振器の出力信号を分周して前記位相比較器の他方の入力端に出力する第２の分周器と、
前記電圧制御発振器の出力信号を分周して前記第１のＰＬＬ回路の出力信号を出力する第３の分周器と、
を備え、
前記周波数設定回路は、前記第１、第２、第３の分周器における少なくとも一つの分周比を変更することを特徴とする請求項９または１０記載のＰＬＬ回路。
請求項１〜１１のいずれか一に記載のＰＬＬ回路を備えることを特徴とする光ディスク装置。
請求項１２記載の光ディスク装置において、前記第２のＰＬＬ回路は、光ディスクの記録または再生におけるデータの書き込みまたは読み出し周波数に追従して動作することを特徴とする光ディスク装置。
少なくとも第１および第２のＰＬＬ（Phase Locked Loop）回路を同一装置上に構成するＰＬＬ回路の干渉防止方法において、
前記第２のＰＬＬ回路の出力信号周波数と所定の周波数との差が第１の閾値以下であるか否かを検出し、前記差が前記第１の閾値以下である場合に、前記第１のＰＬＬ回路の出力信号周波数を、前記第１の閾値より大きい第２の閾値以下であって前記第１の閾値より大きくなる範囲で変更することを特徴とするＰＬＬ回路の干渉防止方法。
前記所定の周波数は、前記第１のＰＬＬ回路の出力信号周波数に基づいて予め設定した固定の周波数であることを特徴とする請求項１４記載のＰＬＬ回路の干渉防止方法。
前記所定の周波数は、前記第１のＰＬＬ回路の出力信号周波数の整数倍または整数分の一であることを特徴とする請求項１５記載のＰＬＬ回路の干渉防止方法。
前記第１の閾値は、前記第１及び第２のＰＬＬ回路のＰＬＬ帯域から定められることを特徴とする請求項１４記載のＰＬＬ回路の干渉防止方法。
前記第２の閾値は、前記同一装置で用いられるシステムクロック信号の周波数可変許容範囲であることを特徴とする請求項１４記載のＰＬＬ回路の干渉防止方法。
前記第２のＰＬＬ回路の出力周波数範囲が、前記第１のＰＬＬ回路の出力信号周波数の整数倍または整数分の一の周波数を含むことを特徴とする請求項１４記載のＰＬＬ回路の干渉防止方法。
前記第１のＰＬＬ回路の出力信号周波数を変更する際に、前記第１のＰＬＬ回路の出力信号周波数を定める分周器の分周比を変更することを特徴とする請求項１４記載のＰＬＬ回路の干渉防止方法。
前記第１のＰＬＬ回路における変更された出力信号周波数と変更される前の出力信号周波数との差が前記第１の閾値より大きく、かつ前記第２の閾値以下となるように前記分周比が設定されることを特徴とする請求項２０記載のＰＬＬ回路の干渉防止方法。