JP2007241027A - マトリックス表示装置の駆動回路及びそれを備えたマトリックス表示装置 - Google Patents

Abstract

【課題】少ない空きスペースでレイアウトが可能で、異常電流が流れることない、マトリックス表示装置の駆動回路及びそれを備えたマトリックス表示装置を提供すること。
【解決手段】ゲートドライバ１５Ｌ，１５Ｒは、各走査線の走査信号を転送するクロック信号ＣＫ１又はＣＫ２を前記各走査線の一端に選択的に繋げる第１のＭＯＳトランジスタ４６＿１Ｒ〜４６＿２４２Ｒと、前記各走査線のローレベル電源Ｖｇｌに前記各走査線の他端を選択的に繋げる第２のＭＯＳトランジスタ４８＿１Ｌ〜４８＿２４２Ｌとを備え、前記各走査線の両側に前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとが別れて一つずつ接続され、前記第１のＭＯＳトランジスタ側に入力される前記クロック信号のタイミングに基づき、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとが組となって同時に動作することにより、前記各走査線が走査される。
【選択図】図２

Description

本発明は、複数の信号線と複数の走査線とをマトリックス状に配置し、前記信号線と前記走査線の各交点に画素が配置されたマトリックス表示装置の駆動回路、及び、そのような駆動回路を備えたマトリックス表示装置に関する。

近年、薄膜トランジスタ（ＴＦＴ）を用いたアクティブマトリックス方式の液晶表示装置や有機ＥＬ表示装置などのマトリックス表示装置が開発されている。

このマトリックス表示装置は、画素マトリックスの各行を順次に走査する走査信号を発生する走査線駆動回路（以下、ゲートドライバと称する）を有する。ゲートドライバは、マトリックスの各列に映像信号を与える信号線駆動回路（以下、ソースドライバと称する）に比べると動作周波数が低いため、画素マトリックス内のアクティブ素子であるＴＦＴと同一工程で一体形成することも可能である。その際、薄膜半導体層としてポリシリコンが用いられることが多いが、アモルファスシリコンやＺｎＯなど、アニール工程を必要としない薄膜を用いることもできる。ただしその場合、ポリシリコンに比べて半導体層の移動度が一桁〜二桁小さいために、ゲートドライバを構成する各トランジスタのゲート幅を大きくし駆動力を大きくする必要がある。しかしながら、ゲート幅を大きくし過ぎるとゲートドライバの占有面積が大きくなってしまい、ゲートドライバを画素内のアクティブ素子と一体形成するメリットの一つである面積縮小（狭額縁）が達成できなくなる。

この面積増大の問題に対する一つの解消法として、特許文献１には、ゲートドライバを左右両側に配し、それぞれに全く同一の信号（スタート信号、エンド信号、クロック信号）を入力する手法が提案されている。

図３（Ａ）は、この特許文献１に開示された液晶表示装置の構成を示す図である。即ち、この液晶表示装置は、液晶パネル１０、ソースドライバ１２、ゲートドライバ１４Ｌ，１４Ｒ、制御回路１６、駆動電源回路１８を含んで構成される。簡単のために、以下の説明では、液晶パネル１０の画素配置が格子状であるマトリックス型液晶パネルであるとして説明する。

液晶パネル１０にはＹ方向（垂直方向）に設けられた複数の信号線２０と、Ｘ方向（水平方向）に設けられた複数の走査線２２とがある。この信号線２０の本数はＭ本とする。また走査線２２の数はＮ本とする。そして信号線２０のアドレスをＹ1〜ＹMとし、走査線２２のアドレスをＸ1〜ＸNとしている。

このような格子状のマトリックス型の液晶パネル１０では、信号線２０と、走査線２２とがマトリックス状に配置され、信号線２０と走査線２２との交点に夫々画素２４が形成されている。図３（Ａ）に示す液晶パネル１０は、ＴＦＴ型液晶パネルの例であり、信号線２０と走査線２２の交点にある素子Ｐは、各画素２４を駆動するＴＦＴを表している。破線で示す対向電極２６は、ＴＦＴの液晶パネル１０の動作基準電圧を印加する電極であり、その一部に端子２８が設けられている。そして駆動電源回路１８から端子２８を介してコモン信号電圧Ｖｃｏｍが対向電極２６に印加される。

この液晶パネル１０においては、信号線２０はソースドライバ１２により駆動され、走査線２２はゲートドライバ１４Ｌとゲートドライバ１４Ｒとによって、両端より同時に走査パルスが順次供給される。

制御回路１６は、入力画像信号に基づいてソースドライバ１２とゲートドライバ１４Ｌ，１４Ｒとを制御する回路である。駆動電源回路１８はソースドライバ１２とゲートドライバ１４Ｌ，１４Ｒに駆動電圧を供給する回路である。

図４（Ａ）は、ゲートドライバの構成例を示す図であり、図４（Ｂ）は、図４（Ａ）中における各走査信号転送回路の構成を示す図である。図５（Ａ）は、図４（Ｂ）中の信号保持回路を抜き出して示す図であり、図５（Ｂ）は、該信号保持回路の回路図、図５（Ｃ）は、該信号保持回路の入出力波形例を示す図である。図６（Ａ）は、図４（Ｂ）中の反転回路を抜き出して示す図であり、図６（Ｂ）は、該反転回路の回路図、図６（Ｃ）は、該反転回路の入出力波形例を示す図である。図７（Ａ）は、図４（Ｂ）中の出力回路を抜き出して示す図であり、図７（Ｂ）は、該出力回路の回路図、図７（Ｃ）は、該出力回路の入出力波形例を示す図である。また、図８は、上記ゲートドライバ１４Ｌ，１４Ｒの構成を示す図であり、図９は、上記ゲートドライバ１４Ｌ，１４Ｒの動作を説明するためのタイミングチャートを示す図である。なおここでは、走査線２２の本数Ｎ＝２４２としている。

即ち、上記ゲートドライバ１４Ｌ，１４Ｒは、それぞれ、図４（Ａ）に示すように、複数、この例では２４２個の走査信号転送回路３０（３０＿１〜３０＿２４２）を直列に接続して構成され、各走査信号転送回路３０は、その出力信号が上記２４２本の走査線２２のそれぞれに供給されるシフトレジスタである。ここで、各走査信号転送回路３０は、クロック信号入力端子ＣＫ、入力信号入力端子ＩＮ、リセット信号入力端子ＲＳＴ、及び出力信号出力端子ＯＵＴを有し、出力信号出力端子ＯＵＴからの出力信号が、対応するラインの走査線２２に供給されると共に、次段の走査信号転送回路３０の入力信号入力端子ＩＮに入力信号として供給されるようになっている。即ち、ｎ段目の走査信号転送回路３０＿ｎでは、前段（ｎ−１段）の走査信号転送回路３０＿ｎ−１の出力信号出力端子ＯＵＴからの出力信号ＯＵＴ＿ｎ−１が入力信号入力端子ＩＮに入力され、後段（ｎ＋１段）の走査信号転送回路３０＿ｎ＋１の出力信号出力端子ＯＵＴからの出力信号ＯＵＴ＿ｎ＋１がリセット信号入力端子ＲＳＴに入力される。但し、初段である１段目の走査信号転送回路３０＿１の入力信号入力端子ＩＮには、上記制御回路１６から走査開始を指示するためのスタート信号ＳＴが供給される。また、最終段である２４２段目の走査信号転送回路３０＿２４２のリセット信号入力端子ＲＳＴには、上記制御回路１６から走査終了を指示するためのエンド信号ＥＮＤが供給される。なお、奇数段目の走査信号転送回路３０のクロック信号入力端子ＣＫに供給されるクロック信号ＣＫ１と偶数数段目の走査信号転送回路３０のクロック信号入力端子ＣＫに供給されるクロック信号ＣＫ２とは、一方がハイレベルにあるとき他方がローレベルとなっている逆相関係にあるクロック信号となっている。ここで、信号のハイレベル（ＶＤＤ）とローレベル（ＶＳＳ）は、各信号で同じであり、ＶＤＤ−ＶＳＳ＝２５Ｖ程度である。

各走査信号転送回路３０は、図４（Ｂ）に示すように、信号保持回路３２、反転回路３４、及び出力回路３６から構成されている。

信号保持回路３２は、図５（Ａ）に示すように、上記入力信号入力端子ＩＮ及びリセット信号入力端子ＲＳＴに供給された信号ＩＮ及びＲＳＴの２つの信号を受け、出力信号Ａを出力するものである。この信号保持回路３２の具体的な回路構成は、図５（Ｂ）に示すように、２つのｎチャネル型の電界効果（ＭＯＳ）トランジスタ３８，４０で構成されている。即ち、上記入力信号入力端子ＩＮに供給された信号ＩＮは、ダイオード接続されたＭＯＳトランジスタ３８を介して、ＭＯＳトランジスタ４０のドレイン電極に供給される。このＭＯＳトランジスタ４０のゲート電極には上記リセット信号入力端子ＲＳＴに供給された信号ＲＳＴが供給され、ソース電極には上記制御回路１６から走査線２２のローレベル電圧Ｖｇｌが印加される。そして、上記２つのＭＯＳトランジスタ３８，４０の接続点であるＭＯＳトランジスタ４０のドレイン電極から上記出力信号Ａが取り出される。

このような構成の信号保持回路３２においては、信号ＩＮの立ち上がりに伴ってＭＯＳトランジスタ３８がオン動作する。このとき、ＭＯＳトランジスタ４０のゲート電極に供給される信号ＲＳＴはローレベルであると、該ＭＯＳトランジスタ４０のオフ状態となっている。従って、そのＭＯＳトランジスタ４０のドレイン電極から取り出される出力信号Ａには、図５（Ｃ）に示すように、ダイオード（負荷）として機能するＭＯＳトランジスタ３８を介して信号ＩＮによるハイレベルの信号が現れる。そして、この信号ＩＮがローレベルとなると、ＭＯＳトランジスタ３８はオフ状態となる。このとき、そのＭＯＳトランジスタ４０のドレイン電極から取り出される出力信号Ａは、電気的に浮いた状態となるが、直前のレベルを保持すると考えて良い。図５（Ｃ）においては、このような状態を、破線で示している（なお、他の波形を示す図においても同様である）。その後、信号ＲＳＴがハイレベルとなると、ＭＯＳトランジスタ４０がオン動作する。これにより、該ＭＯＳトランジスタ４０のドレイン電極から取り出される出力信号Ａは、ローレベル電圧Ｖｇｌとなる。このようにして、該信号保持回路３２は、図５（Ｃ）に示すように、出力信号Ａの電位を、入力信号入力端子ＩＮに供給された信号ＩＮの立ち上がりから、上記リセット信号入力端子ＲＳＴに供給された信号ＲＳＴの立ち上がりまで、ハイレベルに保持する。

また、反転回路３４は、図６（Ａ）に示すように、上記信号保持回路３２の出力信号Ａを受けて、その逆相信号である出力信号Ａバーを出力するものである。この反転回路３４の具体的な回路構成は、図６（Ｂ）に示すように、２つのｎチャネル型のＭＯＳトランジスタ４２，４４で構成されている。即ち、ＭＯＳトランジスタ４４は、高電位電源ＶＤＤに対しダイオード接続され、負荷として機能するＭＯＳトランジスタ４２と、低電位側の動作電圧としての低電位電源ＶＳＳとの間に、そのドレイン、ソース電極が接続され、そのゲート電極に上記出力信号Ａが供給されるように構成されている。そして、このＭＯＳトランジスタ４４のドレイン電極から出力信号Ａバーが取り出される。

このような構成の反転回路３４においては、上記信号保持回路３２から出力される出力信号Ａがローレベルのときには、ＭＯＳトランジスタ４４がオフ状態となっている。従って、そのＭＯＳトランジスタ４４のドレイン電極から取り出される出力信号Ａバーには、図６（Ｃ）に示すように、ダイオード（負荷）として機能するＭＯＳトランジスタ４２を介して高電位電源ＶＤＤによるハイレベルの信号が現れる。そして、上記信号保持回路３２の出力信号Ａが立ち上がると、それに伴ってＭＯＳトランジスタ４４がオン動作する。このＭＯＳトランジスタ４４がオンすると、上記高電位電源ＶＤＤからＭＯＳトランジスタ４２，４４を介して低電位電源ＶＳＳへの電流経路が構成され、該ＭＯＳトランジスタ４４のドレイン電極の電位は低い状態となり、出力信号Ａバーはローレベルとなる。このようにして、該反転回路３４は、図６（Ｃ）に示すように、その入力信号である上記信号保持回路３２から出力される出力信号Ａを反転したレベルを示す出力信号Ａバーを出力する。

また、出力回路３６は、図７（Ａ）に示すように、上記信号保持回路３２の出力信号Ａと上記反転回路３４の出力信号Ａバー、及びクロック信号ＣＫとを受けて、出力信号ＯＵＴを出力するものである。この出力回路３６の具体的な回路構成は、図７（Ｂ）に示すように、２つのｎチャネル型のＭＯＳトランジスタ４６，４８で構成されたプッシュ・プル回路である。即ち、これらＭＯＳトランジスタ４６，４８は、上記制御回路１６からクロック信号ＣＫが印加される入力端子ＣＫと、同じく上記制御回路１６から走査線２２のローレベル電圧Ｖｇｌが印加される電源端子との間に直列に接続されており、その内のＭＯＳトランジスタ４６のゲート電極が上記信号保持回路３２の出力信号Ａを、ＭＯＳトランジスタ４８のゲート電極が上記反転回路３４の出力信号Ａバーを、それぞれ受けるように接続されている。そして、両ＭＯＳトランジスタ４６，４８の接続接点から出力信号ＯＵＴが出力されるようになっている。

このような構成の出力回路３６においては、上記信号保持回路３２からの出力信号Ａがハイレベルとなると、ＭＯＳトランジスタ４６はオン動作する。このとき、上記反転回路３４からの出力信号Ａバーはローレベルとなっているので、ＭＯＳトランジスタ４８はオフ状態となる。従って、ＭＯＳトランジスタ４６に供給されるクロック信号ＣＫがハイレベルとなると、出力信号ＯＵＴの信号レベルもハイレベルとなる。そして、上記信号保持回路３２に入力されるリセット信号に応じて上記信号保持回路３２からの出力信号Ａがローレベルとなると、上記反転回路３４からの出力信号Ａバーはハイレベルの信号となり、これにより、ＭＯＳトランジスタ４６はオフ状態となり、ＭＯＳトランジスタ４８はオン動作する。従って、出力信号ＯＵＴの信号レベルもローレベルとなる。このようにして、該出力回路３６は、図７（Ｃ）に示すように、上記信号保持回路３２から出力される出力信号Ａがハイレベルの間にクロック信号ＣＫを出力し、Ａがローレベルの間はローレベル電圧Ｖｇｌを出力する。

こうして、走査信号転送回路３０からは、結果的に、信号保持回路３２の入力信号入力端子ＩＮに入力された単発のパルス信号がクロック信号ＣＫによりシフトされ、出力されることとなり、それが走査線２２の走査信号となる。

なお、上記ＭＯＳトランジスタ３８〜４８は、例えば、全てｎチャネル型のアモルファスシリコンＴＦＴにより構成されている。

上記のような構成の走査信号転送回路３０による上記ゲートドライバ１４Ｌ，１４Ｒの構成は、図８に示すようになる。即ち、１ライン目の走査線２２＿１の左側は、信号保持回路３２＿１Ｌ，反転回路３４＿１Ｌ及び出力回路３６＿１Ｌでなる走査信号転送回路３０＿１Ｌが接続され、右側は、信号保持回路３２＿１Ｒ，反転回路３４＿１Ｒ及び出力回路３６＿１Ｒでなる走査信号転送回路３０＿１Ｒが接続される。２ライン目の走査線２２＿２の左側は、信号保持回路３２＿２Ｌ，反転回路３４＿２Ｌ及び出力回路３６＿２Ｌでなる走査信号転送回路３０＿２Ｌが接続され、右側は、信号保持回路３２＿２Ｒ，反転回路３４＿２Ｒ及び出力回路３６＿２Ｒでなる走査信号転送回路３０＿２Ｒが接続される。以下、同様にして、各ラインの走査線２２＿ｎの両側に走査信号転送回路３０＿ｎＬ，３０＿ｎＲが接続され、最後の２４２ライン目の走査線２２＿２４２の両側に走査信号転送回路３０＿２４２Ｌ，３０＿２４２Ｒが接続される。

なおこの場合、反転回路３４＿１Ｌ〜３４＿２４２Ｌ，３４＿１Ｒ〜３４＿２４２Ｒにおいては、高電位電源ＶＤＤとしては制御回路１６から印加される走査線２２＿１〜２２＿２４２のハイレベル電圧Ｖｇｈが、低電位電源ＶＳＳとしては同じく制御回路１６から印加される走査線２２＿１〜２２＿２４２のローレベル電圧Ｖｇｌが、それぞれ使用される。

図９は、走査信号転送回路３０の段数が２４２段のときの入力信号及び出力信号のタイミングチャートを示す図である。なお、ここで、１フレームは、例えば１／６０秒である。

即ち、制御回路１６から１段目の走査信号転送回路３０＿１Ｌ，３０＿１Ｒの信号保持回路３２＿１Ｌ，３２＿１Ｒに供給されるスタート信号ＳＴが、１フレームの画像表示の開始（書き込み）タイミングよりクロック信号ＣＫ１の半クロック前でハイレベルにされる。これにより、クロック信号ＣＫ１の立ち上がりに伴って、１段目の走査信号転送回路３０＿１Ｌ，３０＿１Ｒの出力回路３６＿１Ｌ，３６＿１Ｒから、上述したようにしてクロック信号ＣＫ１の位相で立ち上がった信号が出力信号ＯＵＴ＿００１として出力されるものであり、該クロックＣＫ１がハイレベルとなったときに、走査線２２＿１及び２段目の走査信号転送回路３０＿２Ｌ，３０＿２Ｒの信号保持回路３２＿１Ｌ，３２＿１Ｒにハイレベルの出力信号ＯＵＴ＿００１が供給されることとなる。

こうして、２段目の走査信号転送回路３０＿２Ｌ，３０＿２Ｒの信号保持回路３２＿１Ｌ，３２＿１Ｒにハイレベルの信号が供給されると、該２段目の走査信号転送回路３０＿２Ｌ，３０＿２Ｒの出力回路３６＿２Ｌ，３６＿２Ｒから、上述したようにしてクロック信号ＣＫ２の位相で立ち上がった信号が出力信号ＯＵＴ＿００２として出力され、該クロックＣＫ２がハイレベルとなったときに、走査線２２＿２及び３段目の走査信号転送回路３０＿３Ｌ，３０＿３Ｒの信号保持回路３２＿３Ｌ，３２＿３Ｒにハイレベルの出力信号ＯＵＴ＿００２が供給されることとなる。更に、このハイレベルの出力信号ＯＵＴ＿００２は、１段目の走査信号転送回路３０＿１Ｌ，３０＿１Ｒの信号保持回路３２＿１Ｌ，３２＿１Ｒのリセット信号入力端子ＲＳＴにリセット信号ＲＳＴとしても供給される。このハイレベルのリセット信号ＲＳＴにより、上述したように、上記１段目の走査信号転送回路３０＿１Ｌ，３０＿１Ｒの出力回路３６＿１Ｌ，３６＿１Ｒからの上記クロック信号ＣＫ１の位相で立ち上がった出力信号ＯＵＴ＿００１としての出力が立ち下げられる。従って、出力信号ＯＵＴ＿００１はローレベルとなる。

以下、同様にして、各段の走査信号転送回路３０＿ｎＬ，３０＿ｎＲの出力信号ＯＵＴ＿ｎが各段の走査線２２＿ｎに供給されると共に、後段の走査信号転送回路３０＿ｎ＋１Ｌ，３０＿ｎ＋１Ｒに転送され、また、前段の走査信号転送回路３０＿ｎ−１Ｌ，３０＿ｎ−１Ｒにリセット信号ＲＳＴとして供給されていく。

但し、最終段の走査信号転送回路３０＿２４２Ｌ，３０＿２４２Ｒにおいては、出力信号ＯＵＴ＿２４２は、走査線２２＿２４２に供給されると共に、前段の走査信号転送回路３０＿２４１Ｌ，３０＿２４１Ｒにリセット信号ＲＳＴとして供給されるだけである。そして、この最終段の走査信号転送回路３０＿２４２Ｌ，３０＿２４２Ｒの出力信号ＯＵＴ＿２４２をローレベルとするタイミングで、上記制御回路１６よりエンド信号ＥＮＤが、それら走査信号転送回路３０＿２４２Ｌ，３０＿２４２Ｒの信号保持回路３２＿２４２Ｌ，３２＿２４２Ｒのリセット信号入力端子ＲＳＴにリセット信号ＲＳＴとして供給される。

このような構成の液晶表示装置の場合、入力信号の配線遅延を無視すれば、左右のゲートドライバ１４Ｌ，１４Ｒは電気的に並列であるので、２倍のゲート幅で構成したゲートドライバ１個が片側にあるのと同じ電気特性が得られる。表示装置の額縁は左右対称になることが望まれることが多いので、このような両側並列駆動は有効な方法である。

また、上記特許文献１には、このような両側並列駆動を、パッシブマトリックス型の液晶パネルを用いた液晶表示装置に適用することも開示している。

図３（Ｂ）は、この特許文献１に開示されたパッシブマトリックス型の液晶パネルを用いた液晶表示装置の構成を示す図である。この場合、液晶パネル１０にはＹ方向（垂直方向）に設けられた複数の信号線と、Ｘ方向（水平方向）に設けられた複数の走査線とがある。このようなパッシブマトリックス型の液晶パネル１０では、信号線２０と走査線２２とがマトリックス状に配置され、信号線２０と走査線２２との交点に夫々画素２４が形成されている。画素２４は液晶セル及び透明画素電極、又は液晶セル及び透明画素電極を含む駆動端子を有し、その容量は液晶セルと画素電極等により決まる。ここでは画素２４の容量を画素容量と呼ぶ。

このようなパッシブマトリックス型の液晶パネルを用いた液晶表示装置においても、左右のゲートドライバ１４Ｌ，１４Ｒによる両側並列駆動は有効な方法である。
特開平１１−２９５６９６号公報

上記特許文献１に開示されているような両側並列駆動においては、次の２点が問題となる。

第１には、レイアウト面積が増大してしまうことである。つまり、回路部の占有面積は片側に集約した場合よりも両側に分散した方が大きくなってしまう。これは、素子数自体が２倍になるので、必要な空きスペースが２倍となることによる。言い換えると、両側並列駆動を行う回路は、両側のスペースを平等に使うことによって、見かけ上は額縁を狭くするが、単純にレイアウト面積という尺度で考えると面積利用効率を悪くしている。実際のレイアウト面積が増えると、同一サイズの基板から切り出せるパネル数が減少するので、コストが増大してしまう。

第２の問題は、入力信号の配線遅延が左側と右側で異なる場合に生ずる。図１０は、その一例を示した図である。端子数の制約やレイアウト面積をできるだけ小さくするなどの配慮から、入力信号を一方（この図では右側）から入れ、パネルの上側を通して、他方（この図では左側）に引き回している。配線は抵抗と寄生容量（主に配線電極と対向電極２６との間に生じる容量）を有するため、左側は右側よりもクロック信号ＣＫ１，ＣＫ２が遅延する。この差異は、各ゲート行で生じるが、最下行で最も大きくなる（図１０中のポイントＰ１，Ｐ２）。

そのため、左右のゲートドライバ１４Ｌ，１４Ｒの出力信号（走査信号）のタイミングにも差異が生じることになる。即ち、左右のゲートドライバ１４Ｌ，１４Ｒの内、一方がハイレベルを出力し、他方がローレベルを出力する期間が存在することになる。両ゲートドライバ１４Ｌ，１４Ｒの出力信号出力端子ＯＵＴは同一の走査線２２に接続されているから、この期間には、その走査線２２に電流が流れる。この電流は、遅延の大きい左側の回路にとっては、本来ゲートドライバ１４Ｌが流す電流とは逆向きの電流である。即ち、ゲートドライバ１４Ｌ，１４Ｒは、所定の出力タイミングにおいて走査線２２の電位がクロック信号ＣＫと同じ電位になるように動作するのが本来であるが、上述のようなタイミング差があると、その間において左側のゲートドライバ１４Ｌでは、（本来入力であるはずの）クロック信号が（本来出力であるはずの）走査線２２と同じ電位になるように動作する。また、遅延の小さい右側回路から見ると、その瞬間は容量負荷が大きくなっている。つまり、走査線２２上の容量だけでなく、クロックライン上の容量も負荷となる。そのため、通常よりも余計な電流が流れることになる。

この余計な過渡電流は、それ自体がゲートドライバ１４Ｌ，１４Ｒからの走査信号の立ち上がり、立下りの波形に影響し、例えば最適コモン信号電圧をずらし、焼き付きやフリッカなど、表示劣化の原因になるばかりか、素子劣化を促進し、回路寿命を縮める原因となる。しかも、上述の走査信号への影響と劣化の相乗効果によって、最適コモン信号電圧が経時的に変動する、即ちフリッカが生じないようにコモン信号電圧を調整しても、使用している間にフリッカが発生するようになってしまうなどの不具合が生じる。更には、この電流による回路劣化は左右で非対称に生じるため、劣化に伴い表示に左右差、例えば右側と左側で最適コモン信号電圧に差があり、調整してもフリッカを消去できない、などの不具合をも生じてしまう。

本発明は、上記の点に鑑みてなされたもので、少ない空きスペースでレイアウトが可能で、異常電流が流れることのない、マトリックス表示装置の駆動回路及びそれを備えたマトリックス表示装置を提供することを目的とする。

本発明のマトリックス表示装置の駆動回路の一態様は、
複数の信号線と複数の走査線とをマトリックス状に配置し、前記信号線と前記走査線の各交点に画素が配置されるマトリックス表示装置における、前記走査線の走査信号を転送する走査信号転送回路を備える駆動回路であって、
前記各走査線の一端に接続され、前記各走査線の走査信号を転送するクロック信号に選択的に接続／切断される第１のスイッチング素子と、
前記各走査線の他端に接続され、前記各走査線のローレベル電源に選択的に接続／切断される第２のスイッチング素子と、
を具備し、
前記各走査線の両側に前記第１のスイッチング素子と前記第２のスイッチング素子とが別れて一つずつ接続され、
前記第１のスイッチング素子側に入力される前記クロック信号のタイミングに基づき、前記第１のスイッチング素子と前記第２のスイッチング素子とが組となって同時に動作することにより、前記各走査線が走査される
ことを特徴とする。

また、本発明のマトリックス表示装置の一態様は、
複数の信号線と複数の走査線とをマトリックス状に配置し、前記信号線と前記走査線の各交点に画素が配置される表示パネルと、
前記各走査線の一端に接続され、前記各走査線の走査信号を転送するクロック信号に選択的に接続／切断される第１のスイッチング素子と
前記各走査線の他端に接続され、前記各走査線のローレベル電源に選択的に接続／切断される第２のスイッチング素子と
を有し、
前記各走査線の両側に前記第１のスイッチング素子と前記第２のスイッチング素子とが別れて一つずつ接続され、
前記第１のスイッチング素子側に入力される前記クロック信号のタイミングに基づき、前記第１のスイッチング素子と前記第２のスイッチング素子とが組となって同時に動作することにより、前記各走査線を走査する走査信号転送回路を含む駆動回路と、
前記駆動回路の動作タイミングを制御する制御回路と、
を具備することを特徴とする。

本発明によれば、スイッチング素子（例えばトランジスタ）の個数が従来の両側並列駆動の場合よりも減るので、より稠密な、即ち、より少ない空きスペースでのレイアウトが、同じ駆動力を保ちながら可能になり、また、クロック信号は、片側の走査信号転送回路にのみ入力されるので、両側でクロック信号に遅延の差がある場合に生じる異常電流が流れる問題も解消される。従って、少ない空きスペースでレイアウトが可能で、異常電流が流れることのない、マトリックス表示装置の駆動回路及びそれを備えたマトリックス表示装置を提供することができる。

以下、本発明を実施するための最良の形態を、図面を参照して説明する。

図１は、本発明の一実施形態に係るマトリックス表示装置の駆動回路の全体構成を示す概略構成図であり、図２は、図１中のゲートドライバ１５Ｌ，１５Ｒの構成を示す図である。なお、ここでは、マトリックス表示装置として、ＴＦＴアクティブマトリックス型の液晶パネルを用いた液晶表示装置について説明する。また、図２では、走査線２２の本数Ｎ＝２４２とした例である。

なお、図１及び図２において、図１０及び図８に図示した従来技術と共通する構成要素については、同一の符号を付し、その説明を簡略化する。

即ち、本実施形態に係るマトリックス表示装置の駆動回路は、図１に示すように、複数の信号線と複数の走査線とをマトリックス状に配置し、信号線と走査線の各交点に画素が配置された液晶パネル１０の両側に、マトリックスの各行の走査線２２を順次に走査する走査信号を発生するゲートドライバ１５Ｌ，１５Ｒを配している。これらゲートドライバ１５Ｌ，１５Ｒには、図３に示したような制御回路１６から、スタート信号ＳＴ、エンド信号ＥＮＤ、高電位電源ＶＤＤに相当する走査線２２のハイレベル電圧Ｖｇｈ、低電位電源ＶＳＳに相当する走査線２２のローレベル電圧Ｖｇｌが、一方のゲートドライバ（この例では右側のゲートドライバ１５Ｒ）側から他方のゲートドライバ（この例では左側のゲートドライバ１５Ｌ）側へ引き回されて供給されている。ここまでの構成は、従来技術と同様である。

これに対して、本実施形態においては、制御回路１６から出力されるクロック信号ＣＫ１，ＣＫ２が、一方のゲートドライバ（この例では右側のゲートドライバ１５Ｒ）側にのみ、印加されるように構成されている。また、右側のゲートドライバ１５Ｒと左側のゲートドライバ１５Ｌ内の構造が従来技術と異なる点を以下に説明する。

具体的には、図２に示すように、右側のゲートドライバ１５Ｒは、２４２個の走査信号転送回路３１＿１Ｒ〜３１＿２４２Ｒからなり、各走査信号転送回路３１Ｒは、信号保持回路３２、反転回路３４及び出力回路３７Ｒから構成されている。これは、従来技術とほぼ同様であるが、本実施形態においては、出力回路３６の構成が出力回路３７Ｒとなっている点が異なっている。

即ち、１段目の走査信号転送回路３１＿１Ｒの出力回路３７＿１Ｒは、信号保持回路３２＿１Ｒの出力信号Ａがそのゲート電極に供給される１個のＭＯＳトランジスタ（第１のトランジスタ）４６＿１Ｒのみから構成されている。そして、該ＭＯＳトランジスタ４６＿１Ｒのソース電極またはドレイン電極の一方には、走査線２２＿１を転送するクロック信号ＣＫ１が供給され、他方のドレイン電極またはソース電極から上記走査線２２＿１を走査する出力信号（走査信号）ＯＵＴ＿００１が取り出されるよう構成されている。

２段目の走査信号転送回路３１＿２Ｒの出力回路３７＿２Ｒも同様に、信号保持回路３２＿２Ｒの出力信号Ａがそのゲート電極に供給される１個のＭＯＳトランジスタ４６＿２Ｒのみから構成され、該ＭＯＳトランジスタ４６＿２Ｒのソース電極またはドレイン電極の一方には、走査線２２＿２を転送するクロック信号ＣＫ２が供給され、他方のドレイン電極またはソース電極から上記走査線２２＿２を走査する出力信号ＯＵＴ＿００２が取り出される。

以下、同様に、３段目乃至２４２段目の走査信号転送回路３１Ｒにおいても、各出力回路３７Ｒは１つのＭＯＳトランジスタ４６Ｒで構成され、奇数段目の走査信号転送回路３１ＲのＭＯＳトランジスタ４６Ｒのソース電極またはドレイン電極の一方にはクロック信号ＣＫ１が、偶数段目の走査信号転送回路３１ＲのＭＯＳトランジスタ４６Ｒのソース電極またはドレイン電極の一方にはクロック信号ＣＫ２がそれぞれ印加されるようになっている。

また、１段目乃至２４１段目の走査信号転送回路３１＿１Ｒ〜３１＿２４１ＲのＭＯＳトランジスタ４６＿１Ｒ〜４６＿２４１Ｒのドレイン電極またはソース電極から取り出される出力信号ＯＵＴ＿００１〜ＯＵＴ＿２４１が、２段目乃至２４２段目の走査信号転送回路３１＿２Ｒ〜３１＿２４２Ｒの信号保持回路３２＿２Ｒ〜３２＿２４２Ｒに供給されると共に、２段目乃至２４２段目の走査信号転送回路３１＿２Ｒ〜３１＿２４２ＲのＭＯＳトランジスタ４６＿２Ｒ〜４６＿２４２Ｒのドレイン電極またはソース電極から取り出される出力信号ＯＵＴ＿００２〜ＯＵＴ＿２４２が、１段目乃至２４１段目の走査信号転送回路３１＿１Ｒ〜３１＿２４１Ｒの信号保持回路３２＿１Ｒ〜３２＿２４１Ｒにリセット信号ＲＳＴとして供給される。

一方、左側のゲートドライバ１５Ｌは、２４２個の走査信号転送回路３１＿１Ｌ〜３１＿２４２Ｌからなり、各走査信号転送回路３１Ｌは、信号保持回路３２、反転回路３４及び出力回路３７Ｌから構成されている。これは、従来技術とほぼ同様であるが、本実施形態においては、出力回路３６の構成が出力回路３７Ｌとなっている点が異なっている。

即ち、１段目の走査信号転送回路３０＿１Ｌの出力回路３７＿１Ｌは、反転回路３４＿１Ｌの出力信号Ａバーがそのゲート電極に供給される１個のＭＯＳトランジスタ（第２のトランジスタ）４８＿１Ｌのみから構成されている。そして、該ＭＯＳトランジスタ４８＿１Ｌのソース電極またはドレイン電極の一方には、走査線２２＿１のローレベル電圧Ｖｇｌが供給され、他方のドレイン電極またはソース電極から上記走査線２２＿１を走査する出力信号（走査信号）ＯＵＴ＿００１が取り出されるよう構成されている。

２段目の走査信号転送回路３０＿２Ｌの出力回路３７＿２Ｌも同様に、反転回路３４＿２Ｌの出力信号Ａバーがそのゲート電極に供給される１個のＭＯＳトランジスタ４８＿２Ｌのみから構成され、該ＭＯＳトランジスタ４８＿２Ｌのソース電極またはドレイン電極の一方には、走査線２２＿２のローレベル電圧Ｖｇｌが供給され、他方のドレイン電極またはソース電極から上記走査線２２＿２を走査する出力信号ＯＵＴ＿００２が取り出される。

以下、同様に、３段目乃至２４２段目の走査信号転送回路３１Ｌにおいても、各出力回路３７Ｌは１つのＭＯＳトランジスタ４８Ｌで構成されている。

また、１段目乃至２４１段目の走査信号転送回路３１＿１Ｌ〜３１＿２４１ＬのＭＯＳトランジスタ４８＿１Ｌ〜４８＿２４１Ｌのドレイン電極またはソース電極から取り出される出力信号ＯＵＴ＿００１〜ＯＵＴ＿２４１が、２段目乃至２４２段目の走査信号転送回路３１＿２Ｌ〜３１＿２４２Ｌの信号保持回路３２＿２Ｌ〜３２＿２４２Ｌに供給されると共に、２段目乃至２４２段目の走査信号転送回路３１＿２Ｌ〜３１＿２４２ＬのＭＯＳトランジスタ４８＿２Ｌ〜４８＿２４２Ｌのドレイン電極またはソース電極から取り出される出力信号ＯＵＴ＿２〜ＯＵＴ＿２４２が、１段目乃至２４１段目の走査信号転送回路３１＿１Ｌ〜３１＿２４１Ｌの信号保持回路３２＿１Ｌ〜３２＿２４１Ｌにリセット信号ＲＳＴとして供給される。

従って、右側のゲートドライバ１５Ｒの走査信号転送回路３１＿１Ｒ〜３１＿２４２Ｒの出力回路３７＿１Ｒ〜３７＿２４２Ｒを構成するＭＯＳトランジスタ４６＿１Ｒ〜４６＿２４２Ｒに入力されるクロック信号ＣＫ１，ＣＫ２のタイミングに基づき、そのＭＯＳトランジスタ４６＿１Ｒ〜４６＿２４２Ｒと、対応する左側のゲートドライバ１５Ｌの走査信号転送回路３１＿１Ｌ〜３１＿２４２Ｌの出力回路３７＿１Ｌ〜３７＿２４２Ｌを構成するＭＯＳトランジスタ４８＿１Ｌ〜４８＿２４２Ｌと、が組となって同時に動作することにより、各走査線２２＿１〜２２＿２４２は走査される。

このような構成の駆動回路においては、画素マトリックス（液晶パネル１０）を挟んで左右両側に配する回路（ゲートドライバ１５Ｌ，１５Ｒ）は、それぞれ独立で動作するものではなく、走査線２２によって左右が接続されて初めて動作するものである。また、ゲートドライバとしての機能を左右で分担する構成になっている。即ち、右側のゲートドライバ１５Ｒは、各段の所定の期間（信号Ａがハイレベルで信号Ａバーがローレベルの期間）において、走査線２２がクロック信号ＣＫ１，ＣＫ２と同電位になるように作用するのに対して、左側のゲートドライバ１５Ｌは、走査線２２とローレベル電圧Ｖｇｌとの間を絶縁するように作用する。一方、それ以外の期間においては、右側のゲートドライバ１５Ｒは走査線２２とクロック信号ＣＫ１，ＣＫ２との間を絶縁し、左側のゲートドライバ１５Ｌでは走査線２２がローレベル電圧Ｖｇｌに保たれるように作用する。

このとき、ゲートドライバとしての駆動力を上述した特許文献１に開示されているような従来の両側並列駆動の場合と同等にするためには、出力回路３７＿１Ｒ〜３７＿２４２Ｒを構成するＭＯＳトランジスタ４６＿１Ｒ〜４６＿２４２Ｒ及び出力回路３７＿１Ｌ〜３７＿２４２Ｌを構成するＭＯＳトランジスタ４８＿１Ｌ〜４８＿２４２Ｌのゲート幅を、両側並列駆動の場合に片側にあったものの２倍にすれば良い。合計のゲート幅は不変であっても、トランジスタの個数が従来の両側並列駆動の場合よりも減るので、より稠密な、即ち、より少ない空きスペースでのレイアウトが、同じ駆動力を保ちながら可能になる。

このように、本実施形態によれば、ゲートドライバの各段において、ソース電極またはドレイン電極の一方が走査線２２に接続され他方がクロック信号入力端子ＣＫに接続されるＭＯＳトランジスタ４６と、ソース電極またはドレイン電極の一方が走査線２２に接続され他方がローレベル電圧Ｖｇｌに接続されるＭＯＳトランジスタ４８とを、画素マトリックスの左右に分けて１つずつ配置するようにしたことにより、従来の両側並列駆動に比べてトランジスタの個数が減りより、必要な空きスペースも含めたレイアウト面積を小さくできる。

さらに、走査線２２への出力信号ＯＵＴが他段の走査信号転送回路３０の入力信号ＩＮまたはリセット信号ＲＳＴを兼ねるようにしたことにより、両側のゲートドライバのうち一方にのみクロック信号ＣＫ１，ＣＫ２を入力すれば良く、他方側へのクロックラインの引き回しが不要になり、レイアウト面積をさらに小さくできる。

また、クロック信号ＣＫ１，ＣＫ２は一方の側のゲートドライバでのみ入力されるので、両側のゲートドライバの出力タイミングがずれて、異常な過渡電流が生じることもなく、素子劣化を低減し、またそれに起因するフリッカ、焼き付き等の表示劣化と、その経時的な変動を抑えることが可能になる。

以上実施形態に基づいて本発明を説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。

例えば、上記一実施形態は、該一実施形態に係る駆動回路が適用されるマトリックス表示装置として、ＴＦＴアクティブマトリックス型の液晶パネルを用いた液晶表示装置を例に説明したが、本発明の駆動回路は、上述した特許文献１に開示されているようなパッシブマトリックス型の液晶パネルを用いた液晶表示装置における走査線の駆動にも適用可能なことは言うまでもない。

また、上記走査信号転送回路３１を構成する各トランジスタ３８〜４８は、ｎチャネル型のアモルファスシリコンＴＦＴに限定するものではなく、ｐチャネル型のものであっても良いし、更には、同一電導性を有するポリシリコンＴＦＴや、同一電導性を有するＺｎＯ ＴＦＴ等を用いても良い。

また、左右のゲートドライバ１５Ｌ，１５Ｒを左右逆に配置しても構わない。但しその場合には、クロック信号ＣＫ１，ＣＫ２は左側にのみ入れる。

なお、説明の便宜上、左右で説明したが、走査線２２が上下方向に延び、信号線２０が左右方向に延びるマトリックス構成の場合には、ゲートドライバは上下に配されることは言うまでもない。即ち、走査線２２の両側にゲートドライバが配置される構成であれば、本発明は適用可能である。

本発明の一実施形態に係るマトリックス表示装置の駆動回路の全体構成を示す概略構成図である。 図１中の両側のゲートドライバの構成を示す図である。 図３（Ａ）は、特許文献１に開示されたアクティブマトリックス型の液晶パネルを用いた液晶表示装置の構成を示す図であり、図３（Ｂ）は、特許文献１に開示されたパッシブマトリックス型の液晶パネルを用いた液晶表示装置の構成を示す図である。 図４（Ａ）は、ゲートドライバの構成例を示す図であり、図４（Ｂ）は、図４（Ａ）中における各走査信号転送回路の構成を示す図である。 図５（Ａ）は、図４（Ｂ）中の信号保持回路を抜き出して示す図、図５（Ｂ）は、該信号保持回路の回路図であり、図５（Ｃ）は、該信号保持回路の入出力波形例を示す図である。 図６（Ａ）は、図４（Ｂ）中の反転回路を抜き出して示す図、図６（Ｂ）は、該反転回路の回路図であり、図６（Ｃ）は、該反転回路の入出力波形例を示す図である。 図７（Ａ）は、図４（Ｂ）中の出力回路を抜き出して示す図、図７（Ｂ）は、該出力回路の回路図であり、図７（Ｃ）は、該出力回路の入出力波形例を示す図である。 従来の両側のゲートドライバの構成を示す図である。 ゲートドライバの動作を説明するためのタイミングチャートを示す図である。 従来の液晶表示装置の駆動回路の全体構成を示す概略構成図である。

符号の説明

１０…液晶パネル、 １２…ソースドライバ、 １４Ｌ，１４Ｒ，１５Ｌ，１５Ｒ…ゲートドライバ、 １６…制御回路、 １８…駆動電源回路、 ２０…信号線、 ２２，２２＿１〜２２＿２４２…走査線、 ２４…画素、 ３０＿１Ｌ〜３０＿２４２Ｌ，３０＿１Ｒ〜３０＿２４２Ｒ，３１＿１Ｌ〜３１＿２４２Ｌ，３１＿１Ｒ〜３１＿２４２Ｒ…走査信号転送回路、 ３２＿１Ｌ〜３２＿２４２Ｌ，３２＿１Ｒ〜３２＿２４２Ｒ…信号保持回路、 ３４＿１Ｌ〜３４＿２４２Ｌ，３４＿１Ｒ〜３４＿２４２Ｒ…反転回路、 ３６＿１Ｌ〜３６＿２４２Ｌ，３６＿１Ｒ〜３６＿２４２Ｒ，３７＿１Ｌ〜３７＿２４２Ｌ，３７＿１Ｒ〜３７＿２４２Ｒ…出力回路、 ３８〜４４，４６＿１Ｒ〜４６＿２４２Ｒ，４８＿１Ｌ〜４８＿２４２Ｌ…ＭＯＳトランジスタ。

Claims (8)

1. 複数の信号線と複数の走査線とをマトリックス状に配置し、前記信号線と前記走査線の各交点に画素が配置されるマトリックス表示装置における、前記走査線の走査信号を転送する走査信号転送回路を備える駆動回路であって、
   前記各走査線の一端に接続され、前記各走査線の走査信号を転送するクロック信号に選択的に接続／切断される第１のスイッチング素子と、
   前記各走査線の他端に接続され、前記各走査線のローレベル電源に選択的に接続／切断される第２のスイッチング素子と、
   を具備し、
   前記各走査線の両側に前記第１のスイッチング素子と前記第２のスイッチング素子とが別れて一つずつ接続され、
   前記第１のスイッチング素子側に入力される前記クロック信号のタイミングに基づき、前記第１のスイッチング素子と前記第２のスイッチング素子とが組となって同時に動作することにより、前記各走査線が走査される
   ことを特徴とするマトリックス表示装置の駆動回路。
2. 前記走査信号転送回路は、前記各走査線の両側に別れて１つずつ設けられ、
   前記各走査線の走査信号が、前記走査信号転送回路の少なくとも一つの入力信号を兼ねている
   ことを特徴とする請求項１に記載のマトリックス表示装置の駆動回路。
3. 前記各走査線の走査信号は、次のラインの走査線の両側に別れて１つずつ設けられる前記走査信号転送回路に供給され、
   前記各走査線の両側に別れて１つずつ設けられる前記走査信号転送回路の内の一方は、前記供給される走査信号に基づいて、前記第１のスイッチング素子の接続／切断を切り換え、
   前記各走査線の両側に別れて１つずつ設けられる走査信号転送回路の内の他方は、前記供給される走査信号に基づいて、前記第２のスイッチング素子の接続／切断を切り換える
   ことを特徴とする請求項２に記載のマトリックス表示装置の駆動回路。
4. 前記各走査線の走査信号は、前のラインの走査線の両側に別れて１つずつ設けられる走査信号転送回路に供給され、
   前記各走査線の両側に別れて１つずつ設けられる走査信号転送回路の内の一方は、前記供給される走査信号に基づいて、前記第１のスイッチング素子の接続／切断を切り換え、
   前記各走査線の両側に別れて１つずつ設けられる走査信号転送回路の内の他方は、前記供給される走査信号に基づいて、前記第２のスイッチング素子の接続／切断を切り換える
   ことを特徴とする請求項２に記載のマトリックス表示装置の駆動回路。
5. 前記第１のスイッチング素子は、ソース電極またはドレイン電極の一方が、前記クロック信号に繋がり、ソース電極またはドレイン電極の他方が、前記各走査線の一端に接続される第１のトランジスタであり、
   前記第２のスイッチング素子は、ソース電極またはドレイン電極の一方が、前記ローレベル電源に繋がり、ソース電極またはドレイン電極の他方が、前記各走査線の他端に接続される第２のトランジスタである
   ことを特徴とする請求項１に記載のマトリックス表示装置の駆動回路。
6. 複数の信号線と複数の走査線とをマトリックス状に配置し、前記信号線と前記走査線の各交点に画素が配置される表示パネルと、
   前記各走査線の一端に接続され、前記各走査線の走査信号を転送するクロック信号に選択的に接続／切断される第１のスイッチング素子と
   前記各走査線の他端に接続され、前記各走査線のローレベル電源に選択的に接続／切断される第２のスイッチング素子と
   を有し、
   前記各走査線の両側に前記第１のスイッチング素子と前記第２のスイッチング素子とが別れて一つずつ接続され、
   前記第１のスイッチング素子側に入力される前記クロック信号のタイミングに基づき、前記第１のスイッチング素子と前記第２のスイッチング素子とが組となって同時に動作することにより、前記各走査線を走査する走査信号転送回路を含む駆動回路と、
   前記駆動回路の動作タイミングを制御する制御回路と、
   を具備することを特徴とするマトリックス表示装置。
7. 前記走査信号転送回路は、前記各走査線の両側に別れて１つずつ設けられ、
   前記各走査線の走査信号が、前記走査信号転送回路の少なくとも一つの入力信号を兼ね、
   一方の走査信号転送回路は、前記少なくとも一つの入力信号に基づいて、前記第１のスイッチング素子の接続／切断を切り換え、
   他方の走査信号転送回路は、前記少なくとも一つの入力信号に基づいて、前記第２のスイッチング素子の接続／切断を切り換える
   ことを特徴とする請求項６に記載のマトリックス表示装置。
8. 前記第１のスイッチング素子は、ソース電極またはドレイン電極の一方が、前記クロック信号に繋がり、ソース電極またはドレイン電極の他方が、前記各走査線の一端に接続された第１のトランジスタであり、
   前記第２のスイッチング素子は、ソース電極またはドレイン電極の一方が、前記ローレベル電源に繋がり、ソース電極またはドレイン電極の他方が、前記各走査線の他端に接続された第２のトランジスタである
   ことを特徴とする請求項６に記載のマトリックス表示装置。

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