JP2007258332A - Photoelectric conversion element, photoelectric conversion element manufacturing method, imaging apparatus, imaging apparatus manufacturing method, and radiation imaging apparatus - Google Patents

Photoelectric conversion element, photoelectric conversion element manufacturing method, imaging apparatus, imaging apparatus manufacturing method, and radiation imaging apparatus Download PDF

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Abstract

【課題】暗電流を少なくすることで画質が良く、生産効率の良い光電変換素子、この光電変換素子を用いた撮像装置及び放射線撮像装置を提供する。
【解決手段】Ｉ型半導体の両側が電極で挟まれて成る光電変換素子において、前記電極の一方が前記Ｉ型半導体をＮ型半導体にするドーパントを含み、該ドーパントの移行により形成されるＮ型半導体層を有する構成、及び、前記電極の他方が前記Ｉ型半導体をＰ型半導体にするドーパントを含み、該ドーパントの移行により形成されるＰ型半導体層を有する構成、の少なくとも一方の構成を有する。
【選択図】図１
The present invention provides a photoelectric conversion element with high image quality and low production efficiency by reducing dark current, and an imaging apparatus and a radiation imaging apparatus using the photoelectric conversion element.
In a photoelectric conversion element in which both sides of an I-type semiconductor are sandwiched between electrodes, one of the electrodes includes a dopant that makes the I-type semiconductor an N-type semiconductor, and an N-type formed by migration of the dopant At least one of a configuration having a semiconductor layer and a configuration in which the other of the electrodes includes a dopant that makes the I-type semiconductor a P-type semiconductor and has a P-type semiconductor layer formed by migration of the dopant. .
[Selection] Figure 1

Description

本発明は、光電変換素子、光電変換素子の製造方法、撮像装置、撮像装置の製造方法及び放射線撮像装置及び放射線撮像装置に関する。   The present invention relates to a photoelectric conversion element, a photoelectric conversion element manufacturing method, an imaging apparatus, an imaging apparatus manufacturing method, a radiation imaging apparatus, and a radiation imaging apparatus.

近年、画像を電気信号として取得する方法として、ＣＣＤイメージセンサやＣＭＯＳイメージセンサが広く使われている。これらの多くは、シリコン等の結晶基板上に製造されているため、撮像エリアは、結晶基板のサイズで制限されることになる。   In recent years, CCD image sensors and CMOS image sensors have been widely used as methods for acquiring images as electrical signals. Since many of these are manufactured on a crystal substrate such as silicon, the imaging area is limited by the size of the crystal substrate.

一方、例えば、光源にＸ線を使用する医療・検査関連分野において、大面積の撮像エリアを有するイメージセンサに対する需要が高まってきている。例えば、医療業界において、人体の胸部のＸ線画像を放射線写真フィルムを介さず直接電気信号として得る手段として、放射線を蛍光体によって放射線の強度に比例した可視光に変換し、それを光電変換素子を用いて電気信号に変換することの出来る半導体センサを用い、変換された電気信号を、薄膜トランジスタを用いた回路で読み出すフラットパネルディテクタ（以下、ＦＰＤと称する。）と呼ばれる放射線撮像装置がある。こうした大面積の撮像装置は、半導体膜をガラス等の基板上に堆積させるなどの方法で製造される。   On the other hand, for example, in a medical / inspection related field using X-rays as a light source, there is an increasing demand for an image sensor having a large imaging area. For example, in the medical industry, as a means for obtaining an X-ray image of a human breast directly as an electrical signal without going through a radiographic film, the radiation is converted into visible light proportional to the intensity of the radiation by a phosphor, and the photoelectric conversion element There is a radiation imaging apparatus called a flat panel detector (hereinafter referred to as FPD) that uses a semiconductor sensor that can be converted into an electric signal by using a circuit and reads out the converted electric signal by a circuit using a thin film transistor. Such a large-area imaging device is manufactured by a method of depositing a semiconductor film on a substrate such as glass.

ガラス基板の上に形成された半導体膜を有するＰＩＮ型光電変換素子及び薄膜トランジスタを含む画素を複数有するイメージセンサの１画素の断面構造の例を模式的に図６及び図７に示す。   An example of a cross-sectional structure of one pixel of an image sensor including a plurality of pixels including a PIN photoelectric conversion element having a semiconductor film formed on a glass substrate and a thin film transistor is shown in FIGS.

図６において、６０１はガラス基板、６０３はゲート電極、６０５はゲート絶縁膜を含む絶縁層、６０７は半導体層、６０９はオーミックコンタクト層、６１１はソース電極、６１２はドレイン電極、６１７画素電極、６１９はＮ型半導体層、６２１はＩ型半導体層、６２３はＰ型半導体層、６２５は共通電極、６１５及び６２７はパッシベーション膜である。また、図７において、７０１はガラス基板、７０３はゲート電極、７０５はゲート絶縁膜を含む絶縁層、７０７は半導体層、７０９はオーミックコンタクト層、７１１はソース電極、７１２はドレイン電極、７１５は接続電極、７１７画素電極、７１９はＮ型半導体層、７２１はＩ型半導体層、７２３はＰ型半導体層、７２５は共通電極、７２７及び７２９はパッシベーション膜である。   In FIG. 6, 601 is a glass substrate, 603 is a gate electrode, 605 is an insulating layer including a gate insulating film, 607 is a semiconductor layer, 609 is an ohmic contact layer, 611 is a source electrode, 612 is a drain electrode, 617 pixel electrode, 619 Is an N-type semiconductor layer, 621 is an I-type semiconductor layer, 623 is a P-type semiconductor layer, 625 is a common electrode, and 615 and 627 are passivation films. In FIG. 7, 701 is a glass substrate, 703 is a gate electrode, 705 is an insulating layer including a gate insulating film, 707 is a semiconductor layer, 709 is an ohmic contact layer, 711 is a source electrode, 712 is a drain electrode, and 715 is a connection. An electrode, 717 pixel electrode, 719 is an N-type semiconductor layer, 721 is an I-type semiconductor layer, 723 is a P-type semiconductor layer, 725 is a common electrode, and 727 and 729 are passivation films.

図６及び図７にそれぞれ示す画素は、光を電荷に変換するためのＰＩＮ型光電変換素子６Ｂ及び７Ｂと、電荷による電気信号を読み出すためのスイッチング素子である薄膜トランジスタ６Ａ及び７Ａとで構成される。この画素を２次元マトリクス状に配置することで撮像装置を構成することができ、また、図６及び図７の上部、例えば、図６のパッシベーション膜６２７の上に、放射線であるＸ線を光に変えるシンチレーターを設けることで、上述のＦＰＤを構成することが出来る。   Each pixel shown in FIGS. 6 and 7 is composed of PIN photoelectric conversion elements 6B and 7B for converting light into electric charges, and thin film transistors 6A and 7A that are switching elements for reading out electric signals based on electric charges. . By arranging these pixels in a two-dimensional matrix, an image pickup apparatus can be configured, and X-rays that are radiations are irradiated on the upper part of FIGS. 6 and 7, for example, on the passivation film 627 of FIG. The above-mentioned FPD can be configured by providing a scintillator that changes to

上述の光電変換素子６Ｂ及び７Ｂは、画素毎に電気的に十分に分離されていることが要望されている。光電変換素子６Ｂ及び７Ｂが電気的に分離されることで画素毎に入る光による電荷のみを薄膜トランジスタを通じて撮層装置の外に出力することができるため、撮層装置を構成する画素数に見合った十分な解像力が確保される。   The above-described photoelectric conversion elements 6B and 7B are required to be electrically sufficiently separated for each pixel. Since the photoelectric conversion elements 6B and 7B are electrically separated, only the electric charge due to the light entering each pixel can be output to the outside of the imaging device through the thin film transistor, which is suitable for the number of pixels constituting the imaging device. Sufficient resolution is ensured.

光電変換素子６Ｂ及び７Ｂを画素毎に電気的に分離する方法として、図６に示すような、ガラス基板６０１の上に形成された薄膜トランジスタ６Ａで構成される読み出し回路の上に光電変換素子６Ｂが積層されてなる画素の場合、光電変換素子６Ｂを構成する少なくとも画素電極６１７側の抵抗の低いＮ型半導体層６１９を独立した状態とすることで画素毎の電気的な分離を実現している。   As a method of electrically separating the photoelectric conversion elements 6B and 7B for each pixel, the photoelectric conversion element 6B is provided on a readout circuit composed of a thin film transistor 6A formed on a glass substrate 601 as shown in FIG. In the case of stacked pixels, electrical separation for each pixel is realized by setting at least the N-type semiconductor layer 619 having low resistance on the pixel electrode 617 side constituting the photoelectric conversion element 6B to be independent.

また、図７に示すガラス基板７０１の同じ面上に薄膜トランジスタ７Ａで構成される読み出し回路と光電変換素子７Ｂとでなる画素の場合、光電変換素子７Ｂを積層された光電変換膜をエッチングして物理的に分離した状態に形成することで画素毎の電気的な分離を実現している。   In the case of a pixel including a readout circuit composed of a thin film transistor 7A and a photoelectric conversion element 7B on the same surface of the glass substrate 701 shown in FIG. 7, the photoelectric conversion film in which the photoelectric conversion element 7B is stacked is physically etched. By electrically separating the pixels, electrical separation for each pixel is realized.

また、光電変換素子の感度は高いことが要望されている。これは、上述のＦＰＤを例にすれば、Ｘ線の人体への暴射量を少なくすることで人体へ影響を抑えることが可能となり、また解像度と相まって画質をよくすることで診断に十分な情報を提供出来ることになるからである。こうした高い感度の要望に応えるためには、光電変換素子から発生するノイズを低減することが必要である。   Moreover, it is desired that the photoelectric conversion element has high sensitivity. Taking the above FPD as an example, it is possible to suppress the influence on the human body by reducing the amount of X-rays exposed to the human body, and it is sufficient for diagnosis by improving the image quality in combination with the resolution. This is because information can be provided. In order to meet such a demand for high sensitivity, it is necessary to reduce noise generated from the photoelectric conversion element.

図６に示すような薄膜トランジスタで構成される読み出し回路の上に光電変換素子が積層された画素を有する放射線撮像装置の例として、以下がある。放射線を光に変換する波長変換手段と、放射線を電荷に変換すると共に波長変換手段からの光を電荷に変換する電荷変換手段と、電荷変換手段で変換された電荷を蓄積する蓄積手段と、蓄積手段に蓄積された電荷に基づく信号を読み出す読出手段と、読出手段で読み出された電荷を出力する出力線とを備えた構成をし、電荷変換手段を、少なくとも絶縁性基板に形成すると共に、電荷蓄積手段、読出手段、出力線を、絶縁性基板の一面に形成し、波長変換手段を、電荷変換手段に積層すると共に、電荷変換手段を、絶縁性基板における電荷蓄積手段、読出手段、出力線の形成面に積層し、電荷変換手段と絶縁性基板上の電荷蓄積容量を、接続電極を介して電気的に接続してある（特許文献１参照）。
特開２００２−１４８３４２号公報 The following is an example of a radiation imaging apparatus having a pixel in which a photoelectric conversion element is stacked on a readout circuit including a thin film transistor as shown in FIG. Wavelength converting means for converting radiation into light, charge converting means for converting radiation into light and converting light from the wavelength converting means into charges, accumulating means for accumulating charges converted by the charge converting means, and accumulating A reading means for reading a signal based on the charge accumulated in the means, and an output line for outputting the charge read by the reading means, and forming the charge conversion means on at least an insulating substrate; The charge storage means, the read means, and the output line are formed on one surface of the insulating substrate, the wavelength conversion means is stacked on the charge conversion means, and the charge conversion means is the charge storage means, the read means, and the output on the insulating substrate. It is laminated on the line forming surface, and the charge conversion means and the charge storage capacitor on the insulating substrate are electrically connected via the connection electrode (see Patent Document 1).
JP 2002-148342 A

ＦＰＤ等の撮像装置が有する画素を構成する光電変換素子をエッチングや膜形成を伴って半導体層を形成することで製造する場合、エッチングされた表面及び薄膜形成において不連続となる境界は、格子が不連続となることから生じる欠陥や不純物の混入が生じ易い。こうした欠陥や不純物の混入は、ノイズとなる暗電流が増加する要因となる。   When manufacturing a photoelectric conversion element constituting a pixel included in an imaging device such as an FPD by forming a semiconductor layer with etching or film formation, the boundary between the etched surface and the thin film formation is discontinuous by a lattice. Defects and impurities are likely to occur due to discontinuity. Such inclusion of defects and impurities causes an increase in noise dark current.

例えば、図６に示すＰＩＮ型光電変換素子６Ｂの作製おいては、作製途中に一旦真空成膜装置から取り出し、フォトリソグラフィー処理とエッチング処理によりＮ型半導体層６１９のパターニングを実施する必要がある。このパターニング工程により、ＰＩＮ型光電変換素子６Ｂを構成する半導体層の成膜が不連続となる界面が生じ、この界面で欠陥や不純物の混入が生じる。このような欠陥や不純物の混入により画像の電気信号に重畳するノイズとなる暗電流が増加する。   For example, in the production of the PIN photoelectric conversion element 6B shown in FIG. 6, it is necessary to take out from the vacuum film forming apparatus once during the production and pattern the N-type semiconductor layer 619 by a photolithography process and an etching process. By this patterning step, an interface where the film formation of the semiconductor layer constituting the PIN photoelectric conversion element 6B is discontinuous is generated, and defects and impurities are mixed at this interface. The dark current that becomes noise superimposed on the electrical signal of the image increases due to the inclusion of such defects and impurities.

一方、図７に示すＰＩＮ型光電変換素子７ＢはＰ型半導体層７２３、Ｉ型半導体層２７５及びＮ型半導体層７１９と連続成膜することが可能であるが、ＰＩＮ型光電変換素子７Ｂを物理的に分離するためのエッチング処理により形成されたＰＩＮ型光電変換素子の側面において格子の欠陥が生じることで、側面リーク電流が発生し、このリーク電流が暗電流となる。   On the other hand, the PIN photoelectric conversion element 7B shown in FIG. 7 can be continuously formed with the P-type semiconductor layer 723, the I-type semiconductor layer 275, and the N-type semiconductor layer 719, but the PIN photoelectric conversion element 7B is physically formed. When a lattice defect occurs on the side surface of the PIN photoelectric conversion element formed by the etching process for separation, a side leakage current is generated, and this leakage current becomes a dark current.

また、特許文献１において、光電変換手段を構成する半導体層にバンドギャップが１ｅＶ以上の半導体材料を使用することにより暗電流を低減することが記載されてあるが、画素形成において生じる格子の欠陥や不純物の混入に関する記載はない。   Further, Patent Document 1 describes that dark current is reduced by using a semiconductor material having a band gap of 1 eV or more for the semiconductor layer constituting the photoelectric conversion means. There is no description about contamination of impurities.

本発明は、上記の課題を鑑みてなされたものであって、その目的とするところは、暗電流を少なくすることで画質が良く、生産効率の良い光電変換素子、この光電変換素子を用いた撮像装置及び放射線撮像装置を提供することである。   The present invention has been made in view of the above-described problems, and the object of the present invention is to use a photoelectric conversion element having good image quality and good production efficiency by reducing dark current, and using this photoelectric conversion element. An imaging device and a radiation imaging device are provided.

上記の課題は、以下の構成により解決される。   Said subject is solved by the following structures.

１． Ｉ型半導体の両側が電極で挟まれて成る光電変換素子において、
前記電極の一方が前記Ｉ型半導体をＮ型半導体にするドーパントを含み、該ドーパントの移行により形成されるＮ型半導体層を有する構成、及び、前記電極の他方が前記Ｉ型半導体をＰ型半導体にするドーパントを含み、該ドーパントの移行により形成されるＰ型半導体層を有する構成、の少なくとも一方の構成を有することを特徴とする光電変換素子。 1. In a photoelectric conversion element in which both sides of an I-type semiconductor are sandwiched between electrodes,
One of the electrodes includes a dopant that makes the I-type semiconductor an N-type semiconductor, has an N-type semiconductor layer formed by migration of the dopant, and the other of the electrodes makes the I-type semiconductor a P-type semiconductor The photoelectric conversion element characterized by having at least one structure of the structure which has the P-type semiconductor layer formed by transfer of this dopant including the dopant to make.

２． 前記ドーパントを含む前記電極の大きさは、該電極が接する前記Ｉ型半導体の面より小さいことを特徴とする１に記載の光電変換素子。   2. 2. The photoelectric conversion element according to 1, wherein a size of the electrode containing the dopant is smaller than a surface of the I-type semiconductor with which the electrode is in contact.

３． １又は２に記載の光電変換素子と該光電変換素子による電荷に基づく信号を読み出す基板の上に設けられた薄膜トランジスタとからなる画素を備え、
前記光電変換素子は、前記薄膜トランジスタの上に積層されて電気的に接続されていることを特徴とする撮像装置。 3. Comprising a pixel comprising the photoelectric conversion element according to 1 or 2 and a thin film transistor provided on a substrate for reading a signal based on a charge by the photoelectric conversion element;
The photoelectric conversion element is stacked on the thin film transistor and electrically connected thereto.

４． 基板の上に設けられた１又は２に記載の光電変換素子と該光電変換素子による電荷に基づく信号を読み出す基板の上に設けられた薄膜トランジスタとからなる画素を備え、
前記光電変換素子は、前記薄膜トランジスタの上に重ねて貼り合わせて電気的に接続されていることを特徴とする撮像装置。 4). A pixel comprising: a photoelectric conversion element according to 1 or 2 provided on a substrate; and a thin film transistor provided on a substrate for reading a signal based on a charge by the photoelectric conversion element,
The image pickup device, wherein the photoelectric conversion element is electrically connected by being laminated on the thin film transistor.

５． 基板の同一の面上に、１又は２に記載の光電変換素子と該光電変換素子による電荷に基づく信号を読み出す薄膜トランジスタとからなる画素を備え、
前記光電変換素子と前記薄膜トランジスタとは、接続電極を介して電気的に接続されていることを特徴とする撮像装置。 5). Provided with a pixel comprising the photoelectric conversion element according to 1 or 2 and a thin film transistor that reads a signal based on the electric charge of the photoelectric conversion element on the same surface of the substrate,
The imaging device, wherein the photoelectric conversion element and the thin film transistor are electrically connected through a connection electrode.

６． 基板の同一の面上に、１又は２に記載の光電変換素子と該光電変換素子による電荷に基づく信号を読み出す薄膜トランジスタとからなる画素を備え、
前記薄膜トランジスタが有するソース電極及びドレイン電極は、前記光電変換素子が有する前記ドーパントを含む前記電極と同一材料からなり、且つ前記ソース電極又は前記ドレイン電極の一方と前記ドーパントを含む前記電極とは一体であることを特徴とする撮像装置。 6). Provided with a pixel comprising the photoelectric conversion element according to 1 or 2 and a thin film transistor that reads a signal based on the electric charge of the photoelectric conversion element on the same surface of the substrate,
The source electrode and the drain electrode included in the thin film transistor are made of the same material as the electrode including the dopant included in the photoelectric conversion element, and one of the source electrode or the drain electrode and the electrode including the dopant are integrated. There is an imaging apparatus.

７． 複数の前記画素が２次元マトリクス状に配置してあることを特徴とする３乃至６の何れか一つに記載の撮像装置。   7). The imaging apparatus according to any one of 3 to 6, wherein the plurality of pixels are arranged in a two-dimensional matrix.

８． ３乃至７の何れか一つに記載の撮像装置に放射線を光に変換する波長変換手段が設けてあることを特徴とする放射線撮像装置。   8). A radiation imaging apparatus, wherein the imaging apparatus according to any one of 3 to 7 is provided with wavelength conversion means for converting radiation into light.

９． Ｉ型半導体の両側が電極で挟まれて成る光電変換素子の製造方法において、
前記Ｉ型半導体をＮ型半導体にするドーパントを含む第１の電極を形成し、該ドーパントを移行させてＮ型半導体層を有する工程、及び、前記Ｉ型半導体をＰ型半導体にするドーパントを含む第２の電極を形成し、該ドーパントを移行させてＰ型半導体層を有する工程の少なくとも一方の工程を有することを特徴とする光電変換素子の製造方法。 9. In a method for manufacturing a photoelectric conversion element in which both sides of an I-type semiconductor are sandwiched between electrodes,
Forming a first electrode containing a dopant that makes the I-type semiconductor an N-type semiconductor, transferring the dopant to have an N-type semiconductor layer, and a dopant making the I-type semiconductor a P-type semiconductor A method for manufacturing a photoelectric conversion element, comprising: forming a second electrode; transferring at least one of the steps of transferring the dopant and having a P-type semiconductor layer.

１０． 基板の上にゲート電極と絶縁膜と半導体層とソース電極及びドレイン電極とを備えた薄膜トランジスタと、Ｉ型半導体の両側が電極で挟まれて成る光電変換素子と、を備えた撮像装置の製造方法において、
前記Ｉ型半導体をＮ型半導体にするドーパントを含む第１の電極を形成し、該ドーパントを移行させてＮ型半導体層を有する工程、及び、前記Ｉ型半導体をＰ型半導体にするドーパントを含む第２の電極を形成し、該ドーパントを移行させてＰ型半導体層を有する工程の少なくとも一方の工程を有し、前記第１の電極又は前記第２の電極を形成すると同時に前記第１の電極又は前記第２の電極と同一材料で前記ソース電極及び前記ドレイン電極を形成することを特徴とする撮像装置の製造方法。 10. Method for manufacturing an imaging device, comprising: a thin film transistor including a gate electrode, an insulating film, a semiconductor layer, a source electrode, and a drain electrode on a substrate; and a photoelectric conversion element having both sides of an I-type semiconductor sandwiched between electrodes In
Forming a first electrode containing a dopant that makes the I-type semiconductor an N-type semiconductor, transferring the dopant to have an N-type semiconductor layer, and a dopant making the I-type semiconductor a P-type semiconductor Forming at least one step of forming a second electrode and transferring the dopant to have a P-type semiconductor layer, and simultaneously forming the first electrode or the second electrode, the first electrode; Alternatively, the method for manufacturing an imaging device is characterized in that the source electrode and the drain electrode are formed of the same material as the second electrode.

本発明によれば、光電変換素子が有するＮ型半導体層及びＰ型半導体層の少なくとも一方は、電極が含んでいるＩ型半導体をＮ型半導体又はＰ型半導体にするドーパントがＩ型半導体に移行することで有することから、先のＮ型半導体層及びＰ型半導体層を形成する工程を別途設ける必要がなく、また、ドーパントの移行により有する先のＮ型半導体層及びＰ型半導体層は、ドーパントを含んでいる電極の面と同じ大きさとすることができる。   According to the present invention, at least one of the N-type semiconductor layer and the P-type semiconductor layer of the photoelectric conversion element has the dopant that converts the I-type semiconductor included in the electrode into the N-type semiconductor or the P-type semiconductor is transferred to the I-type semiconductor. Therefore, it is not necessary to provide a separate step of forming the previous N-type semiconductor layer and the P-type semiconductor layer, and the previous N-type semiconductor layer and the P-type semiconductor layer possessed by the migration of the dopant are dopants. Can be the same size as the surface of the electrode containing.

よって、例えば、光電変換素子が２次元マトリクス状に配置される様な場合、Ｉ型半導体にドーパントを含む電極を分離して複数設けるだけで、電極毎に分離したＮ型半導体層及びＰ型半導体層を有することができることからＮ型半導体層及びＰ型半導体層を電極毎に分離する工程が不要となり、またＩ型半導体とドーパントの移行により有するＮ型半導体層及びＰ型半導体層との境界を連続とすることができることから格子の欠陥の発生や不純物の混入が抑えられ、これらから生じる暗電流を抑えることができる。   Therefore, for example, when the photoelectric conversion elements are arranged in a two-dimensional matrix, an N-type semiconductor layer and a P-type semiconductor separated for each electrode can be obtained by separating and providing a plurality of electrodes containing a dopant in an I-type semiconductor. Therefore, the step of separating the N-type semiconductor layer and the P-type semiconductor layer for each electrode is not necessary, and the boundary between the I-type semiconductor and the N-type semiconductor layer and the P-type semiconductor layer due to migration of the dopant is eliminated. Since it can be made continuous, generation of defects in the lattice and mixing of impurities can be suppressed, and dark current generated therefrom can be suppressed.

また、例えば、ドーパントを含む電極の面の大きさをこの電極が積層されて形成されるＩ型半導体の面より小さくすることでドーパントの移行により有するＮ型半導体層及びＰ型半導体層の領域を、Ｉ型半導体の面の外周より内側とすることができる。このため、エッチング処理等で物理的にＩ型半導体を分離することで複数の光電変換素子を形成する場合、ドーパントを含む電極の大きさを考慮することで、分離のために格子に欠陥等が生じるＩ型半導体の側面に露出しないようにＮ型半導体層及びＰ型半導体層を有することができる。よって欠陥等から生じる側面リーク電流の発生が抑えられ、側面リーク電流に起因する暗電流を抑えることができる。   Further, for example, by reducing the size of the surface of the electrode containing the dopant from the surface of the I-type semiconductor formed by stacking the electrodes, the regions of the N-type semiconductor layer and the P-type semiconductor layer having the dopant migration can be obtained. It can be inside the outer periphery of the surface of the I-type semiconductor. For this reason, when a plurality of photoelectric conversion elements are formed by physically separating the I-type semiconductor by an etching process or the like, by taking into consideration the size of the electrode including the dopant, there are defects in the lattice for separation. An N-type semiconductor layer and a P-type semiconductor layer can be provided so as not to be exposed on the side surface of the resulting I-type semiconductor. Accordingly, generation of side leakage current caused by defects and the like can be suppressed, and dark current resulting from side leakage current can be suppressed.

上記の効果を有する光電変換素子と薄膜トランジスタとを組み合わせて画素を構成することで撮像装置とすることができる。   An imaging device can be obtained by configuring a pixel by combining the photoelectric conversion element having the above effect and a thin film transistor.

光電変換素子と薄膜トランジスタとで画素を構成する際に、薄膜トランジスタが有するソース電極及びドレイン電極の形成を光電変換素子が有するＩ型半導体をＮ型半導体又はＰ型半導体とにするドーパントを含む電極の形成と同時に同一材料で持ってすることで、ソース電極及びドレイン電極が接する薄膜トランジスタを構成する半導体層にオーミックコンタクト層となるＮ型半導体層又はＰ型半導体層を有することができる。   Formation of an electrode including a dopant that makes an I-type semiconductor of a photoelectric conversion element an N-type semiconductor or a P-type semiconductor when forming a pixel with a photoelectric conversion element and a thin film transistor At the same time, by having the same material, an N-type semiconductor layer or a P-type semiconductor layer serving as an ohmic contact layer can be provided in the semiconductor layer that forms the thin film transistor in contact with the source electrode and the drain electrode.

よって、オーミックコンタクト層を設ける工程を不要とすることができる。更にこの場合、光電変換素子を構成するＩ型半導体を、先に形成した電極に積層しドーパントを移行させてＮ型半導体層又はＰ型半導体層を有することができることから、Ｎ型半導体層又はＰ型半導体層を設ける工程も不要とすることができる。   Therefore, the step of providing the ohmic contact layer can be eliminated. Further, in this case, the I-type semiconductor constituting the photoelectric conversion element can be stacked on the previously formed electrode, and the dopant can be transferred to have the N-type semiconductor layer or the P-type semiconductor layer. The step of providing the type semiconductor layer can be eliminated.

上述の撮像装置に、例えばＸ線等の放射線を光に変換する波長変換手段を加えることで放射線撮像装置とすることができる。   A radiation imaging apparatus can be obtained by adding wavelength conversion means for converting radiation such as X-rays to light, for example, to the imaging apparatus described above.

従って、暗電流を少なくすることで画質が良く、また生産効率の良い光電変換素子、この光電変換素子を用いた撮像装置及び放射線撮像装置を提供することができる。   Therefore, by reducing the dark current, it is possible to provide a photoelectric conversion element with good image quality and high production efficiency, and an imaging apparatus and a radiation imaging apparatus using the photoelectric conversion element.

本発明に係わる実施の形態に関した図を用いて説明する。   Description will be made with reference to the drawings relating to the embodiment of the present invention.

第１の実施の形態として、絶縁性基板の上に、２次元マトリクス状に読み出し用薄膜トランジスタ（以下、薄膜トランジスタはＴＦＴと称する。）、光電変換素子としてＰＩＮ型フォトダイオード（以下、フォトダイオードはＰＤと称する。）を形成したイメージセンサを有する撮像装置について説明する。   As a first embodiment, a reading thin film transistor (hereinafter referred to as a thin film transistor is referred to as a TFT) in a two-dimensional matrix form on an insulating substrate, and a PIN photodiode (hereinafter referred to as a photodiode as a photodiode) as a photoelectric conversion element. The imaging device having the image sensor formed with the above will be described.

図２（ａ）は、ＰＩＮ型ＰＤ１と読み出し用ＴＦＴ２とで構成される画素がマトリクス状に複数個配置されたイメージセンサ２０及びＰＩＮ型ＰＤ１による電荷を読み出し用ＴＦＴ２を通じて電圧として読み出すための駆動回路部２１を備えた撮像装置２２を模式的に示す回路図である。また、図１は、図２（ａ）に示すイメージセンサ２０を製造する工程を絶縁性基板の上に読み出し用ＴＦＴ２とＰＩＮ型ＰＤ１とで構成される１画素の断面で模式的に示す図である。   FIG. 2A shows an image sensor 20 in which a plurality of pixels each composed of a PIN type PD1 and a readout TFT 2 are arranged in a matrix, and a drive circuit for reading out charges from the PIN type PD1 as a voltage through the readout TFT 2. 3 is a circuit diagram schematically showing an imaging device 22 including a unit 21. FIG. FIG. 1 is a diagram schematically showing a process of manufacturing the image sensor 20 shown in FIG. 2A in a cross section of one pixel composed of a readout TFT 2 and a PIN type PD 1 on an insulating substrate. is there.

図１（ｃ）は、イメージセンサ２０が完成した状態の１画素を示しており、１はＰＩＮ型ＰＤ、２は読み出し用ＴＦＴの部分を示しており、これらが積層された状態で画素が構成されている。   FIG. 1C shows one pixel in a state in which the image sensor 20 is completed. Reference numeral 1 denotes a PIN type PD, reference numeral 2 denotes a readout TFT portion, and the pixel is configured in a state where these are stacked. Has been.

１００はガラス等の絶縁性基板、１０３はゲート電極、１０５はＳｉＮ、ＳｉＯ2等のゲート絶縁層、１０７はアモルファスシリコン（ａ−Ｓｉ）等の半導体層、１０９はオーミックコンタクト層、１１１はソース電極、１１２はドレイン電極、１１５はＳｉＮ、ＳｉＯ2、ＢＣＢ（Ｂｅｎｚｏ Ｃｙｃｌｏ Ｂｕｔｅｎｅ）、ＰＩ（ポリイミド）等のパッシベーション層（平坦化層）、１１７はコンタクトホール、１１９は画素電極、１２１はＮ型半導体層、１２３はａ−Ｓｉ等のＩ型半導体層、１２５はＰ型半導体層、１２７はＩＴＯ、ＳｎＯ2等の透明導電性材料からなる共通電極、１２９はＳｉＮ、ＰＩ（ポリイミド）等のパッシベーション膜である。 100 is an insulating substrate such as glass, 103 is a gate electrode, 105 is a gate insulating layer such as SiN or SiO 2 , 107 is a semiconductor layer such as amorphous silicon (a-Si), 109 is an ohmic contact layer, and 111 is a source electrode , 112 are drain electrodes, 115 is a passivation layer (planarization layer) such as SiN, SiO 2 , BCB (Benzo Cyclo Butene), PI (polyimide), 117 is a contact hole, 119 is a pixel electrode, and 121 is an N-type semiconductor layer , 123 is an I-type semiconductor layer such as a-Si, 125 is a P-type semiconductor layer, 127 is a common electrode made of a transparent conductive material such as ITO or SnO 2 , and 129 is a passivation film such as SiN or PI (polyimide). is there.

ゲート電極１０３、ゲート絶縁膜１０５、半導体層１０７、オーミックコンタクト層１０９，ソース電極１１１及びドレイン電極１１２は読み出し用ＴＦＴ２を構成する。   The gate electrode 103, the gate insulating film 105, the semiconductor layer 107, the ohmic contact layer 109, the source electrode 111 and the drain electrode 112 constitute a readout TFT 2.

Ｐ型半導体層１２５、Ｉ型半導体層１２３及びＮ型半導体層１２１は、ＰＩＮ型ＰＤ１を構成している。このＰＩＮ型ＰＤ１の透明電極層１２７はイメージセンサ２０を構成する全てのＰＩＮ型ＰＤにバイアスを印加するための共通電極である。また画素電極１１９と読み出し用ＴＦＴ１のドレイン電極１１２とは、例えば、画素電極１１９と同時に設けることができるコンタクトホール１１７に設けられた電極により接続されている。   The P-type semiconductor layer 125, the I-type semiconductor layer 123, and the N-type semiconductor layer 121 constitute a PIN type PD1. The transparent electrode layer 127 of the PIN type PD 1 is a common electrode for applying a bias to all the PIN type PDs constituting the image sensor 20. The pixel electrode 119 and the drain electrode 112 of the readout TFT 1 are connected by, for example, an electrode provided in a contact hole 117 that can be provided simultaneously with the pixel electrode 119.

次に本実施の形態におけるＰＩＮ型ＰＤを用いた撮像装置の製造に関して図１及び図２を参照して説明する。   Next, manufacturing of an imaging device using the PIN type PD in this embodiment will be described with reference to FIGS.

絶縁性基板１００の上に、導電層を設け、公知のフォトリソグラフィー（レジスト塗布、露光、現像）及びエッチング処理により、読み出し用ＴＦＴ２のゲート電極１０３及びゲートバス３ａ，３ｂ，・・・３ｃを形成する。   A conductive layer is provided on the insulating substrate 100, and the gate electrode 103 of the readout TFT 2 and the gate buses 3a, 3b,... 3c are formed by known photolithography (resist application, exposure, development) and etching treatment. To do.

上記のゲート電極１０３及びゲートバス３ａ，３ｂ，・・・３ｃは、導電性材料であれば特に限定されず、電極や配線（バス）としての導電性が十分確保できるものであればよい。例えば、Ａｌ、Ｃｒ、Ａｇ、Ｍｏやこれらにドーピングした材料等を挙げることができる。導電層を形成する方法は、一般的な蒸着法で良く、例えば、真空蒸着やスパッタリング等の方法により形成することができる。   The above-described gate electrode 103 and gate buses 3a, 3b,... 3c are not particularly limited as long as they are conductive materials, and may be any material that can sufficiently secure conductivity as an electrode or wiring (bus). For example, Al, Cr, Ag, Mo, materials doped with these, and the like can be given. The conductive layer may be formed by a general vapor deposition method, for example, by a method such as vacuum vapor deposition or sputtering.

次にゲート絶縁層１０５、ａ−Ｓｉ等の半導体層１０７、オーミックコンタクト層１０９をプラズマＣＶＤ等により順次積層する。オーミックコンタクト層１０９、半導体層１０７をドライエッチング処理することで、読み出し用ＴＦＴ２の島状領域を形成することができる。   Next, a gate insulating layer 105, a semiconductor layer 107 such as a-Si, and an ohmic contact layer 109 are sequentially stacked by plasma CVD or the like. By subjecting the ohmic contact layer 109 and the semiconductor layer 107 to dry etching, an island-shaped region of the readout TFT 2 can be formed.

次に導電層をスパッタリング法等により積層し、公知のフォトリソグラフィー（レジスト塗布、露光、現像）及びエッチング処理により、読み出し用ＴＦＴ２のソース電極１１１、ドレイン電極１１２、ソースバス４ａ，４ｂ，・・・４ｃを形成する。また、同一レジストにより、オーミックコンタクト層１０９を、ドライエッチング処理にて除去することで、読み出し用ＴＦＴ２のソース電極１１１−ドレイン電極１１２間のギャップ部を形成することができる。   Next, a conductive layer is laminated by a sputtering method or the like, and the source electrode 111, the drain electrode 112, the source buses 4a, 4b,... Of the readout TFT 2 by known photolithography (resist application, exposure, development) and etching treatment. 4c is formed. Further, by removing the ohmic contact layer 109 with the same resist by dry etching, a gap portion between the source electrode 111 and the drain electrode 112 of the readout TFT 2 can be formed.

上記のソース電極１１１、ドレイン電極１１２及びソースバス４ａ，４ｂ，・・・４ｃは、導電性材料であれば特に限定されず、電極や配線（バス）としての導電性が十分確保できるものであればよい。例えば、Ａｌ、Ｃｒ、Ａｇ、Ｍｏやこれらにドーピングを加えた材料等が挙げることができる。導電層を形成する方法は、一般的な蒸着法で良く、例えば、真空蒸着やスパッタリング等の方法により形成することができる。   The source electrode 111, the drain electrode 112, and the source buses 4a, 4b,... 4c are not particularly limited as long as they are conductive materials, and can sufficiently secure conductivity as electrodes and wirings (buses). That's fine. For example, Al, Cr, Ag, Mo, and materials obtained by adding doping to these can be used. The conductive layer may be formed by a general vapor deposition method, for example, by a method such as vacuum vapor deposition or sputtering.

次に、ＳｉＮ、ＳｉＯ2、ＢＣＢ、ＰＩ等の絶縁性のパッシベーション層１１５をプラズマＣＶＤ等により積層する。公知のフォトリソグラフィー処理及びエッチング処理により、コンタクトホール１１７を形成する。これで、図１（ａ）に示す読み出し用ＴＦＴ２が完成するが、製造方法は上述に限定される必要はなく、公知の方法で良い。 Next, an insulating passivation layer 115 such as SiN, SiO 2 , BCB, PI or the like is laminated by plasma CVD or the like. A contact hole 117 is formed by a known photolithography process and etching process. Thus, the readout TFT 2 shown in FIG. 1A is completed. However, the manufacturing method is not limited to the above, and a known method may be used.

次に、図１（ｂ）に示すＰＩＮ型ＰＤ１の画素電極１１９を形成する。画素電極の厚みは、特に限定されることはなく、実用的な観点から１０ｎｍから１０００ｎｍ程度とすれば良く、５０ｎｍから５００ｎｍが好ましい。画素電極１１９は、原料がホストとドーパントとから構成される。ホストは、導電性材料であれば特に限定されることはなく、例えば、金属材料であればＡｌ、Ｃｒ、Ｍｏ、Ａｇ、Ａｇ／Ｚｎ（ＡｇとＺｎとの合金）、Ａｕ、Ａｕ／Ｃｒ（ＡｕとＣｒとの合金）等が挙げられ、また後述の透明電極となる透明導電性材料、例えば、ＩＴＯ（インジウム錫酸化物）等とすることもできる。これらホストにドーピングされるドーパントは、後述のＩ型半導体に拡散（移行）することで、Ｉ型半導体の拡散された部分をＮ型半導体にするものであれば特に限定されることはない。例えば、Ｉ型半導体がIV族の材料、例えば、アモルファスシリコン（ａ−Ｓｉ）であれば、ドーパントをＶ族の、例えば、リン（Ｐ）、窒素（Ｎ）等とすることで、ａ−ＳｉからなるＩ型半導体をＮ型半導体とすることが出来る。また、ＰＩＮ型ＰＤ１を構成する際に積層順を逆にしたい場合等でＩ型半導体をＰ型半導体にする場合は、III族の、例えば、ボロン（Ｂ）、アルミニウム（Ａｌ）等とすることで、ａ−ＳｉからなるＩ型半導体をＰ型半導体とすることが出来る。また、Ｉ型半導体がIII−Ｖ族の材料、例えば、化合物半導体のＧａＡｓであれば、ドーパントをVI族の、例えば、酸素（Ｏ）等、II族の、例えば、亜鉛（Ｚｎ）等とすることで、Ｉ型半導体層（ＧａＡｓ）をそれぞれＮ型半導体、Ｐ型半導体とすることが出来る。   Next, the pixel electrode 119 of the PIN type PD1 shown in FIG. 1B is formed. The thickness of the pixel electrode is not particularly limited, and may be about 10 nm to 1000 nm from a practical viewpoint, and is preferably 50 nm to 500 nm. The pixel electrode 119 is composed of a host and a dopant as raw materials. The host is not particularly limited as long as it is a conductive material. For example, if it is a metal material, Al, Cr, Mo, Ag, Ag / Zn (alloy of Ag and Zn), Au, Au / Cr ( An alloy of Au and Cr) or the like, and a transparent conductive material to be a transparent electrode described later, for example, ITO (indium tin oxide) can also be used. The dopant doped in the host is not particularly limited as long as it diffuses (transfers) to an I-type semiconductor, which will be described later, so that the diffused portion of the I-type semiconductor becomes an N-type semiconductor. For example, if the I-type semiconductor is a group IV material, for example, amorphous silicon (a-Si), the dopant is a group V, for example, phosphorus (P), nitrogen (N), etc. An I-type semiconductor made of can be an N-type semiconductor. Further, when the I-type semiconductor is changed to a P-type semiconductor, for example, when it is desired to reverse the stacking order when forming the PIN type PD1, it is made of group III, for example, boron (B), aluminum (Al), etc. Thus, an I-type semiconductor made of a-Si can be a P-type semiconductor. In addition, if the I-type semiconductor is a III-V group material, for example, GaAs, which is a compound semiconductor, the dopant is a VI group, for example, oxygen (O), and a II group, for example, zinc (Zn). Thus, the I-type semiconductor layer (GaAs) can be an N-type semiconductor and a P-type semiconductor, respectively.

画素電極１１９の形成方法は、まず、画素電極１１９となる導電層を形成する。導電層の形成方法は、特に限定されることはなく、例えば、スパッタリング法、ＣＶＤ法、ＰＬＤ法（パルスレーザー蒸着法）等が挙げられる。例えば、スパッタリング法であれば、ホストとなる原料を含むターゲットを用いて、ドーパントとなる原料を含むガスを導入することで可能となる。   As a method for forming the pixel electrode 119, first, a conductive layer to be the pixel electrode 119 is formed. The formation method of a conductive layer is not specifically limited, For example, sputtering method, CVD method, PLD method (pulse laser vapor deposition method) etc. are mentioned. For example, in the case of a sputtering method, it is possible to introduce a gas containing a raw material that becomes a dopant by using a target containing a raw material that becomes a host.

導入するガスとしては、以下が挙げられ、ホストに合わせて適宜選択すればよい。Ｉ型半導体をIV族のａ−Ｓｉとする場合、Ｎ型半導体を形成することができるドーピングガスとしては、Ｖ族元素と炭素、水素、塩素、フッ素などからなる化合物を用いることができる。その例を挙げれば、フォスフィン（ＰＨ3）、トリメチルホスフィン（（ＣＨ3）3Ｐ）、アルシン（ＡｓＨ3）、ジエチルアルシン（（Ｃ2Ｈ5）2ＡｓＨ）、アンモニア（ＮＨ3）などが挙げられる。 Examples of the gas to be introduced include the following, and may be appropriately selected according to the host. When the I-type semiconductor is a Group IV a-Si, as a doping gas capable of forming the N-type semiconductor, a compound composed of a V-group element and carbon, hydrogen, chlorine, fluorine, or the like can be used. Examples thereof include phosphine (PH 3 ), trimethylphosphine ((CH 3 ) 3 P), arsine (AsH 3 ), diethylarsine ((C 2 H 5 ) 2 AsH), ammonia (NH 3 ), and the like. It is done.

また、Ｐ型半導体を形成することができるドーピングガスとしては、III族元素と炭素、水素、塩素、フッ素などからなる化合物を用いることができる。これらの例を掲げれば、ジボラン（Ｂ2Ｈ6）、トリメチルボロン（（ＣＨ3）3Ｂ）、ジメチルアルミニウム（（ＣＨ3）2ＡｌＨ）、トリメチルアルミニウム（（ＣＨ3）3Ａｌ）などが挙げることが出来る。 Further, as a doping gas capable of forming a P-type semiconductor, a compound composed of a group III element and carbon, hydrogen, chlorine, fluorine, or the like can be used. Examples of these include diborane (B 2 H 6 ), trimethylboron ((CH 3 ) 3 B), dimethylaluminum ((CH 3 ) 2 AlH), and trimethylaluminum ((CH 3 ) 3 Al). I can list them.

上述の導電層の形成後、公知のフォトリソグラフィー処理及びエッチング処理により上述の導電層をパターニングすることで画素電極１１９を形成することができる。   After the formation of the conductive layer, the pixel electrode 119 can be formed by patterning the conductive layer by a known photolithography process and etching process.

次に、Ｉ型半導体層１２３及びＰ型半導体層１２５を形成する。形成方法は、公知の方法で良く、プラズマＣＶＤ法、触媒ＣＶＤ法、ＨＷＣＶＤ法（Ｈｏｔ−Ｗｉｒｅ−ＣＶＤ）等が挙げられる。例えば、ホストをＩＴＯ、導入ガスをフォスフィン（ＰＨ3）として形成してパターニングすることで画素電極１１９を形成した後、Ｉ型半導体層１２３としてＩ型ａ−Ｓｉ層を積層形成した場合、画素電極１１９の上に積層されたＩ型ａ−Ｓｉ層は、画素電極１１９が含むドーパンであるリン（Ｐ）がＩ型ａ−Ｓｉ層に拡散する。従って、リン（Ｐ）が拡散したＩ型ａ−Ｓｉは、Ｎ型ａ−Ｓｉとなることから、Ｉ型ａ−Ｓｉ層１２３のうち、画素電極１１９が接する部分及びその近傍は、Ｎ型ａ−Ｓｉ層１２１となる。また、画素電極１１９が画素毎に分離されている状態にパターニングされていることから、Ｎ型ａ−Ｓｉ層１２１は、画素毎に分離する工程を別途設けることなく、画素ごとに分離されている状態とすることができる。尚、Ｉ型半導体層１２３の厚みは、例えばａ−Ｓｉとする場合、光吸収量から決めれば良く、可視光の範囲（約４００ｎｍ〜７５０ｎｍの範囲）であれば、１００ｎｍから５μｍ程度で良く、３００ｎｍから５００ｎｍの範囲が好ましい。 Next, an I-type semiconductor layer 123 and a P-type semiconductor layer 125 are formed. The formation method may be a known method, and examples thereof include a plasma CVD method, a catalytic CVD method, and a HWCVD method (Hot-Wire-CVD). For example, when the pixel electrode 119 is formed by patterning by forming the host as ITO and the introduction gas as phosphine (PH 3 ), and then forming the I-type a-Si layer as the I-type semiconductor layer 123, the pixel electrode In the I-type a-Si layer stacked on 119, phosphorus (P), which is a dopant included in the pixel electrode 119, diffuses into the I-type a-Si layer. Accordingly, since the I-type a-Si in which phosphorus (P) is diffused becomes N-type a-Si, the portion of the I-type a-Si layer 123 that is in contact with the pixel electrode 119 and the vicinity thereof are N-type a-Si. A Si layer 121 is formed. Further, since the pixel electrode 119 is patterned so as to be separated for each pixel, the N-type a-Si layer 121 is separated for each pixel without separately providing a process for separating each pixel. State. The thickness of the I-type semiconductor layer 123 may be determined from the amount of light absorption when, for example, a-Si, and may be about 100 nm to 5 μm in the visible light range (a range of about 400 nm to 750 nm). A range of 300 nm to 500 nm is preferred.

上述のようにＮ型ａ−Ｓｉ層１２１、Ｉ型ａ−Ｓｉ層１２３及びＰ型ａ−Ｓｉ層１２５を形成することでＰＩＮ型ＰＤ１を完成することができる。   By forming the N-type a-Si layer 121, the I-type a-Si layer 123, and the P-type a-Si layer 125 as described above, the PIN-type PD1 can be completed.

上述のＰＩＮ型ＰＤ１において、Ｐ型ａ−Ｓｉ層１２５、Ｉ型ａ−Ｓｉ層１２３、Ｎ型ａ−Ｓｉ層１２１は、例えば、真空を破って成膜装置の外に取り出し、例えば、エッチング処理等によりＮ型ａ−Ｓｉ層を画素毎に分離した状態にする必要がなく、成膜装置内で連続して成膜され、形成された各層の界面が連続した状態とすることができる。従って、各層の界面での欠陥の発生や不純物の混入を十分に抑えることができることから、暗電流の少ないＰＩＮ型ＰＤ１を形成できることになる。   In the above-described PIN type PD1, the P-type a-Si layer 125, the I-type a-Si layer 123, and the N-type a-Si layer 121 are taken out of the film formation apparatus by breaking the vacuum, for example, and etched, for example. For example, the N-type a-Si layer does not need to be separated for each pixel, and the interfaces of the formed layers can be continuously formed in the film forming apparatus. Therefore, the occurrence of defects at the interface of each layer and the mixing of impurities can be sufficiently suppressed, so that the PIN type PD1 with a small dark current can be formed.

次に、バイアスの印加を可能とする共通電極１２７をＰ型ａ−Ｓｉ層１２５の上に積層する。共通電極１２７は、光を入射する必要があることから、透明導電性材料であれば特に限定されることはなく、例えば、ＣｕＩ、ＩＴＯ、ＳｎＯ2、ＩＺＯ等の透明導電性材料が挙げられる。また、ＩＤＩＸＯ（商品名、出光興産株式会社製）等非晶質で透明導電膜を作製可能な材料を用いてもよい。これらの透明導電性材料を用いて共通電極１２７を形成する方法は、特に限定されることはなく、公知の蒸着法やスパッタリング法等の方法を用いることができる。 Next, a common electrode 127 capable of applying a bias is stacked on the P-type a-Si layer 125. The common electrode 127 is not particularly limited as long as it is a transparent conductive material because it is necessary to enter light, and examples thereof include a transparent conductive material such as CuI, ITO, SnO 2 , and IZO. Alternatively, an amorphous material such as IDIXO (trade name, manufactured by Idemitsu Kosan Co., Ltd.) that can produce a transparent conductive film may be used. A method for forming the common electrode 127 using these transparent conductive materials is not particularly limited, and a known method such as a vapor deposition method or a sputtering method can be used.

次に、パッシベーション膜１２９を、上述と同様に、更に積層することで、イメージセンサ２０が完成する（図１（ｃ））。更に、イメージセンサ２０と、例えば、フレキシブル基板（図示しない）等を用いて、図２（ａ）に示す様に、ゲートドライバＩＣ６が実装された基板、読み出しＩＣ７が実装された基板等の駆動回路部２１と接続することで、撮像装置２２を完成させることができる。   Next, the passivation film 129 is further laminated in the same manner as described above to complete the image sensor 20 (FIG. 1C). Further, using the image sensor 20 and a flexible substrate (not shown), for example, as shown in FIG. 2A, a driving circuit such as a substrate on which the gate driver IC 6 is mounted and a substrate on which the reading IC 7 is mounted. By connecting with the unit 21, the imaging device 22 can be completed.

また、例えば、図１（ｄ）に示す様に、パッシベーション膜１２９の上に放射線を光に変換する波長変換手段であるシンチレーター（蛍光体層）１３１、更にパッシベーション膜１３３を積層形成することで、イメージセンサ２０は、放射線撮像装置に対応可能とすることができる。   Further, for example, as shown in FIG. 1 (d), a scintillator (phosphor layer) 131, which is a wavelength converting means for converting radiation into light, is laminated on the passivation film 129, and a passivation film 133 is laminated. The image sensor 20 can be adapted to a radiation imaging apparatus.

シンチレーター１３１は、Ｇｄ2Ｏ2Ｓ，ＣｓＩ（沃化セシウム）等を真空蒸着、ＣＶＤ等で形成することができる。ここではシンチレーターをイメージセンサ２０の上に直接積層しているが、例えば、別途ガラス等の基板の上にシンチレーターを設けてパッシベーション層で保護することでなる蛍光体板（図示しない）を、図１（ｃ）で示すパッシベーション膜１２９まで製造したイメージセンサ２０に貼り合わせた構成とすることもできる。 The scintillator 131 can be formed by vacuum deposition, CVD, or the like using Gd 2 O 2 S, CsI (cesium iodide) or the like. Although the scintillator is directly laminated on the image sensor 20 here, for example, a phosphor plate (not shown) formed by separately providing a scintillator on a substrate such as glass and protecting it with a passivation layer is shown in FIG. It can also be set as the structure bonded together to the image sensor 20 manufactured to the passivation film 129 shown by (c).

上述のシンチレーターを有するイメージセンサ２０と、上述と同様に、フレキシブル基板等を用いて、図２（ａ）に示す様に、ゲートドライバＩＣ６が実装された基板及び読み出しＩＣ７が実装された基板と接続し、全体をケースに入れることでＦＰＤを完成することができる。尚、ケース内に内蔵される上述の様なＩＣで、Ｘ線等の放射線の影響を受ける場合は、鉛板等を設けて保護するのが好ましい。   As shown in FIG. 2A, the image sensor 20 having the above scintillator is connected to the substrate on which the gate driver IC 6 is mounted and the substrate on which the readout IC 7 is mounted using a flexible substrate or the like. Then, the FPD can be completed by putting the whole in the case. In the case of the above-described IC built in the case, when it is affected by radiation such as X-rays, it is preferable to protect by providing a lead plate or the like.

上述のシンチレーターを備えた撮像装置の動作に関して図２を用いて説明する。撮像装置２２は、放射線を可視光に変換する蛍光体層（図示しない）と、可視光を電気信号に変換する光電変換素子であるＰＩＮ型ＰＤ、ＴＦＴを用いた読み出し回路を絶縁性基板の上に形成したイメージセンサ２０及び駆動回路部２１との組み合わせで構成される。   The operation of the imaging device including the above scintillator will be described with reference to FIG. The imaging device 22 has a phosphor layer (not shown) that converts radiation into visible light, and a readout circuit using PIN-type PD and TFT, which are photoelectric conversion elements that convert visible light into electric signals, on an insulating substrate. The image sensor 20 and the drive circuit unit 21 are formed in combination.

図２（ａ）において、１はＰＩＮ型ＰＤ、２は読み出し用ＴＦＴで、読み出し用ＴＦＴ２のソースはソースバス４ａ，４ｂ，・・・４ｃへ接続され、ドレインはＰＩＮ型ＰＤ１のカソードに接続され、ゲートはゲートバス３ａ，３ｂ，・・・３ｃへ接続されている。ＰＩＮ型ＰＤ１のアノードはバイアス線５に接続され、バイアス線５はバイアス電源８に接続され、負のバイアス電圧が印加されている。ゲートバス３ａ，３ｂ，・・・３ｃは、それぞれゲートドライバＩＣ６の出力端子Ｇ1，Ｇ2，・・・ＧNに接続され、ソースバス４ａ，４ｂ，・・・４ｃは、それぞれ読み出しＩＣ７の出力端子Ｓ1，Ｓ2，・・・ＳMに接続されている。このイメージセンサ２０は、ＰＩＮ型ＰＤ１および読み出し用ＴＦＴ２のそれぞれ１個の組み合わせで１つの画素を形成し、合わせてＮ行×Ｍ列の画素を有している。 In FIG. 2A, 1 is a PIN type PD, 2 is a readout TFT, the source of the readout TFT 2 is connected to the source buses 4a, 4b,... 4c, and the drain is connected to the cathode of the PIN type PD1. The gates are connected to gate buses 3a, 3b,... 3c. The anode of the PIN type PD 1 is connected to the bias line 5, the bias line 5 is connected to the bias power supply 8, and a negative bias voltage is applied. Gate bus 3a, 3b, · · · 3c, the output terminal G 1, G 2 each gate driver IC 6, is connected to the · · · G N, source bus 4a, 4b, · · · 4c are respectively read IC7 Connected to the output terminals S 1 , S 2 ,... S M. This image sensor 20 forms one pixel by one combination of each of the PIN type PD1 and the readout TFT 2, and has a total of N rows × M columns of pixels.

ゲートドライバＩＣ６はその出力端子Ｇ1，Ｇ2，・・・ＧNにゲートバス３ａ，３ｂ，・・・３ｃが接続されており、正の電圧を順に出力しゲートバス３ａ，３ｂ，・・・３ｃを走査する。読み出しＩＣ７はその出力端子Ｓ1，Ｓ2，・・・ＳMにソースバス４ａ，４ｂ，・・・４ｃが接続されており、正の電圧を出力する。また、読み出しＩＣ７の出力端子Ｓ1，Ｓ2，・・・ＳMには、それぞれ電荷−電圧変換回路を備えており、ソースバス４ａ，４ｂ，・・・４ｃに流れ出した電荷の量を電圧に変換する機能を有している。 An output terminal G 1 gate driver IC6 is, G 2, ··· G N to the gate bus 3a, 3b, · · · 3c are connected to output a positive voltage to forward gate bus 3a, 3b, · · Scan 3c. Read IC7 its output terminal S 1, S 2, ··· S M to the source bus 4a, 4b, and · · · 4c is connected, it outputs a positive voltage. In addition, the output terminals S 1 , S 2 ,... S M of the readout IC 7 are each provided with a charge-voltage conversion circuit, and the amount of charge flowing out to the source buses 4a, 4b,. It has the function to convert to.

蛍光体層（図示しない）は、上述のイメージセンサ２０を覆い、蛍光体層で発生した可視光がＰＩＮ型ＰＤ１に入射するように構成されている。   A phosphor layer (not shown) covers the above-described image sensor 20 and is configured such that visible light generated in the phosphor layer is incident on the PIN type PD1.

撮像装置２２の動作を、図２（ａ）に示す回路図、及び図２（ｂ）に示すタイミングチャートを用いて説明する。図２（ｂ）で１１，１２，１３は、それぞれゲートドライバＩＣ６の出力端子Ｇ1，Ｇ2，・・・ＧNの電圧を示す。ゲートバス３ａ，３ｂ，・・・３ｃがハイになるとそのゲート線に接続されているＴＦＴ２がすべてオン状態となる。このとき、読み出しＩＣ７の出力端子Ｓ1，Ｓ2，・・・ＳMからは正の電圧がソースバス４ａ，４ｂ，・・・４ｃに出力されているため、オンしたＴＦＴ２に接続されているＰＩＮ型ＰＤ１は逆バイアスされ、ＰＩＮ型ＰＤ１の容量には電荷が充電される。このときＰＩＮ型ＰＤ１に流れ込む充電電流、すなわち読み出しＩＣ７の出力端子Ｓ1，Ｓ2，・・・ＳMからソースバス４ａ，４ｂ，・・・４ｃに流れ込む電荷は、読み出しＩＣ７で電荷−電圧変換され、電圧として読み出される。ゲートバス３ａ，３ｂ，・・・３ｃがロウになると、そのゲート線に接続されているＴＦＴ２はすべてオフし、そのＴＦＴ２に接続されているＰＩＮ型ＰＤ１の充電された電荷は保持される。 The operation of the imaging device 22 will be described with reference to a circuit diagram shown in FIG. 2A and a timing chart shown in FIG. In FIG. 2 (b) 11, 12, 13, the output terminal G 1, G 2 each gate driver IC 6, showing the voltage · · · G N. When the gate buses 3a, 3b,... 3c become high, all TFTs 2 connected to the gate lines are turned on. At this time, since positive voltages are output from the output terminals S 1 , S 2 ,... S M of the readout IC 7 to the source buses 4a, 4b,. The PIN type PD1 is reverse-biased, and the charge of the PIN type PD1 is charged. In this case the charging current flowing into the PIN type PD1, that is, the output terminal S 1, S 2 read IC 7, · · · S M from the source bus 4a, 4b, charges flowing into the · · · 4c, the charge in the readout IC 7 - voltage conversion And read as a voltage. When the gate buses 3a, 3b,... 3c become low, all the TFTs 2 connected to the gate lines are turned off, and the charged charge of the PIN type PD 1 connected to the TFT 2 is held.

図２（ｂ）で初期化走査と示された期間は、放射線像の撮影に備えて、すべての光電変換素子１を充電するための走査期間である。図２（ｂ）の１４は放射線の曝射を示し、ハイになっている期間が放射線の曝射が行われている期間を示す。図２（ｂ）に示すように、放射線の曝射は、撮像装置９の初期化走査の終了後に行われる。放射線が曝射されると、放射線の照射を受けた蛍光体層が蛍光を発し、この蛍光を受光したＰＩＮ型ＰＤ１は、その中で電子−ホール対が発生し、充電されていた電荷を放電する。このため、ＰＩＮ型ＰＤ１に充電されていた電荷は、受光量に応じて発生した電子−ホール対の分だけ減少する。   A period indicated as initialization scanning in FIG. 2B is a scanning period for charging all the photoelectric conversion elements 1 in preparation for radiographic imaging. Reference numeral 14 in FIG. 2B indicates radiation exposure, and a period in which high is indicated indicates a period in which radiation exposure is performed. As shown in FIG. 2B, the radiation exposure is performed after the initialization scanning of the imaging device 9 is completed. When the radiation is exposed, the phosphor layer irradiated with the radiation emits fluorescence, and the PIN-type PD1 receiving this fluorescence generates electron-hole pairs therein and discharges the charged charges. To do. For this reason, the charge charged in the PIN type PD1 is reduced by the amount of electron-hole pairs generated according to the amount of received light.

放射線の曝射に続いて、図２（ｂ）に示す読み出し走査が行われる。読み出し走査の時、読み出しＩＣ７から読み出される電荷−電圧変換された電圧は、放射線曝射の時、光電変換素子１から放電により消滅した電荷に相当する。従って、蛍光体層に入射した放射線による画像が、電圧として二次元的に読み出すことができる。   Subsequent to the radiation exposure, the readout scanning shown in FIG. 2B is performed. The charge-voltage converted voltage read from the read IC 7 during the read scan corresponds to the charge that disappears from the photoelectric conversion element 1 due to the discharge during the radiation exposure. Therefore, an image by radiation incident on the phosphor layer can be read out two-dimensionally as a voltage.

図２（ｂ）のＴｉは積分期間を示しており、蛍光体層から発生した可視光による電子−ホール対がこの期間においてＰＩＮ型ＰＤ１で積分される。従って、積分期間Ｔｉは、放射線の曝射期間および蛍光体層の発光期間を含むようにするのが好ましく、また、例えば蛍光体層を設けていない場合、可視光による露光期間も同じとするのが好ましい。   Ti in FIG. 2B indicates an integration period, and electron-hole pairs generated by visible light generated from the phosphor layer are integrated by the PIN PD1 during this period. Therefore, it is preferable that the integration period Ti includes the radiation exposure period and the light emission period of the phosphor layer. For example, when the phosphor layer is not provided, the exposure period by visible light is the same. Is preferred.

第２の実施の形態として、絶縁性基板の上に読み出し用ＴＦＴを形成し、別のガラス基板の上にＰＩＮ型ＰＤを形成した後、両者を重ねて貼り合わせることでなる撮像装置について説明する。   As a second embodiment, an image pickup apparatus will be described in which a readout TFT is formed on an insulating substrate, a PIN-type PD is formed on another glass substrate, and then both are stacked and bonded together. .

図３（ｃ）は、イメージセンサ３０が完成した状態の１画素を示している。１は基板２０３の上に形成されているＰＩＮ型ＰＤ、２は基板１００の上に形成されている読み出し用ＴＦＴであり、イメージセンサ３０は、ＰＩＮ型ＰＤ１と読み出し用ＴＦＴ２とが重ねて貼り合わせた状態で構成されている。尚、図３で示す図１と同じ符号は、同じものを示している。   FIG. 3C shows one pixel in a state where the image sensor 30 is completed. Reference numeral 1 denotes a PIN type PD formed on the substrate 203, 2 denotes a readout TFT formed on the substrate 100, and the image sensor 30 has the PIN type PD1 and the readout TFT 2 laminated and bonded together. Configured. The same reference numerals as those in FIG. 1 shown in FIG.

次に撮像装置の製造に関して図３を参照して説明する。まず、読み出し用ＴＦＴを絶縁性基板１００の上に形成し、これをＴＦＴ基板部３Ａとする。ＴＦＴ基板部３Ａは、図３（ａ−１）が図１（ａ）と同じであり、第１の実施の形態で説明したパッシベーション膜１１５を形成後、コンタクトホール１１７を設けるまでは同じとすることができる。   Next, manufacturing of the imaging device will be described with reference to FIG. First, the readout TFT is formed on the insulating substrate 100, and this is used as the TFT substrate portion 3A. 3A-1 is the same as FIG. 1A, and the TFT substrate portion 3A is the same until the contact hole 117 is provided after the formation of the passivation film 115 described in the first embodiment. be able to.

この後、コンタクトホール１１７に読み出し用ＴＦＴ２を設けたＴＦＴ基板部３Ａ（図３（ａ−２））と後述のＰＩＮ型ＰＤ１を設けたＰＤ基板部３Ｂ（図３（ｂ−３））とを電気的に接続するためのバンプ（突起電極）２０１を形成する。   Thereafter, a TFT substrate portion 3A (FIG. 3 (a-2)) provided with the readout TFT 2 in the contact hole 117 and a PD substrate portion 3B (FIG. 3 (b-3)) provided with a PIN type PD1 described later are formed. Bumps (projection electrodes) 201 for electrical connection are formed.

次に、ＰＩＮ型ＰＤを別のガラス等の透明な絶縁性基板２０３の上に形成する。絶縁性基板２０３の上にＰＩＮ型ＰＤにバイアスを印加するための共通電極となる透明電極１２７、Ｐ型半導体層１２５、Ｉ型半導体層１２３を積層して設ける（図３（ｂ−１））。これに関しては、積層順が異なるだけで、第１の実施の形態で示したものと同じとすることができる。   Next, a PIN type PD is formed on another transparent insulating substrate 203 such as another glass. A transparent electrode 127 serving as a common electrode for applying a bias to the PIN type PD, a P type semiconductor layer 125, and an I type semiconductor layer 123 are stacked on the insulating substrate 203 (FIG. 3 (b-1)). . In this regard, it can be the same as that shown in the first embodiment, except that the stacking order is different.

次に、画素電極１１９をＩ型半導体層１２３の上に形成する。Ｉ型半導体層１２３の上にリフトオフを行うためのレジストを塗布し、公知のフォトリソグラフィー処理及びエッチングを行い、画素電極１１９を形成するためのレジストのパターニングを行う。この後、画素電極１１９となる導電膜を形成した後、リフトオフすることで画素電極１１９を形成する（図３（ｂ−２））。この導電膜は、第１の実施の形態で説明した画素電極１１９と同じホストとドーパントとから構成されており、Ｉ型半導体層１２３の上に画素電極１１９を形成することで、第１の実施の形態と同じく、画素電極１１９が有するドーパントが拡散され、Ｉ型半導体をＮ型半導体にすることが出来る。従って、ＰＩＮ型ＰＤ１を完成することができる。   Next, the pixel electrode 119 is formed on the I-type semiconductor layer 123. A resist for lift-off is applied on the I-type semiconductor layer 123, and a known photolithography process and etching are performed to pattern the resist for forming the pixel electrode 119. Thereafter, a conductive film to be the pixel electrode 119 is formed, and then lifted off to form the pixel electrode 119 (FIG. 3B-2). This conductive film is composed of the same host and dopant as the pixel electrode 119 described in the first embodiment. By forming the pixel electrode 119 on the I-type semiconductor layer 123, the first embodiment is performed. Similarly to the above, the dopant of the pixel electrode 119 is diffused, so that the I-type semiconductor can be changed to the N-type semiconductor. Therefore, the PIN type PD1 can be completed.

次に、画素電極１１９の上にパッシベーション膜２０７を設けた後、バンプ（突起電極）２０５を設ける。これでＰＤ基板部３Ｂを完成することができる（図３（ｂ−３））。パッシベーション膜２０７は、特に限定することはなく、例えば、パッシベーション膜１２９と同じとして良い。   Next, after providing a passivation film 207 on the pixel electrode 119, a bump (projection electrode) 205 is provided. Thus, the PD substrate portion 3B can be completed (FIG. 3 (b-3)). The passivation film 207 is not particularly limited, and may be the same as the passivation film 129, for example.

次に、先に製造したＴＦＴ基板部３Ａのドレイン電極１１２とＰＤ基板部３Ｂの画素電極１１９とをバンプ２０１と２０５とを電気的に接続してイメージセンサ３０を完成することができる（図３（ｃ））。   Next, the image sensor 30 can be completed by electrically connecting the bump electrodes 201 and 205 to the drain electrode 112 of the TFT substrate portion 3A manufactured earlier and the pixel electrode 119 of the PD substrate portion 3B (FIG. 3). (C)).

バンプ２０１及び２０５は、インジウム（Ｉｎ）、金（Ａｕ）又は導電性樹脂等で形成される突起状の電極であり、両バンプ間を結合する方法は、電気的に接続されていれば良く、例えば、導電性樹脂の場合、加熱及び／又は紫外線照射や、またインジウム（Ｉｎ）等の低融点材料では加熱溶着、また、接触した状態で樹脂を流し込むことで固定するといった方法を挙げることができる。   The bumps 201 and 205 are projecting electrodes formed of indium (In), gold (Au), conductive resin, or the like, and the method of bonding between both bumps is only required to be electrically connected. For example, in the case of a conductive resin, heating and / or ultraviolet irradiation, and in the case of a low melting point material such as indium (In), heat welding, or fixing by pouring the resin in a contact state can be exemplified. .

尚、シンチレーター、図２で示したＩＣ６及びＩＣ７が実装されている基板等から構成される駆動回路部２１とイメージセンサ３０とで構成される撮像装置に関しては、第１の実施の形態と同様となる。   Note that the image pickup apparatus including the scintillator, the drive circuit unit 21 including the substrate on which the IC 6 and the IC 7 illustrated in FIG. 2 are mounted, and the image sensor 30 is the same as in the first embodiment. Become.

第３の実施の形態として、絶縁性基板の同一面の上に読み出し用ＴＦＴとＰＩＮ型ＰＤを形成してなる撮像装置について図４を参照して説明する。尚、図４で示す図１と同じ符号は、同じものを示している。   As a third embodiment, an image pickup apparatus in which a readout TFT and a PIN type PD are formed on the same surface of an insulating substrate will be described with reference to FIG. The same reference numerals as those in FIG. 1 shown in FIG. 4 denote the same components.

図４（ａ）は、第１の実施の形態と同様に形成された読み出し用ＴＦＴ２を示している。すなわち、１００はガラス等の絶縁性基板、１０３はゲート電極、１０５はゲート絶縁層、１０７はａ−Ｓｉ等の半導体層、１０９はオーミックコンタクト層、１１１はソース電極、１１２はドレイン電極である。ここで、ＰＩＮ型ＰＤを基板１００の上に形成するため、ソース電極１１１及びドレイン電極１１２の形成と同時にＰＩＮ型ＰＤ１の共通電極３０１も形成する。   FIG. 4A shows a readout TFT 2 formed in the same manner as in the first embodiment. That is, 100 is an insulating substrate such as glass, 103 is a gate electrode, 105 is a gate insulating layer, 107 is a semiconductor layer such as a-Si, 109 is an ohmic contact layer, 111 is a source electrode, and 112 is a drain electrode. Here, in order to form the PIN type PD on the substrate 100, the common electrode 301 of the PIN type PD1 is also formed simultaneously with the formation of the source electrode 111 and the drain electrode 112.

次に、ＰＩＮ型ＰＤ１を構成するためのＰ型半導体層１２５、Ｉ型半導体層１２３を共通電極３０１の上に形成する。形成方法は、特に限定されることはなく、例えば、第１の実施の形態と同様にプラズマＣＶＤ法等を用いて各半導体層を積層形成した後、公知のフォトリソグラフィー処理及びエッチング処理を行い、図４（ｂ）に示す様にＰ型半導体層１２５、Ｉ型半導体層１２３を画素となる形状に形成することができる。   Next, a P-type semiconductor layer 125 and an I-type semiconductor layer 123 for forming the PIN type PD 1 are formed on the common electrode 301. The formation method is not particularly limited. For example, after forming each semiconductor layer by using a plasma CVD method or the like as in the first embodiment, a known photolithography process and an etching process are performed. As shown in FIG. 4B, the P-type semiconductor layer 125 and the I-type semiconductor layer 123 can be formed into a pixel shape.

次に、画素電極３０３を形成する（図４（ｃ））。画素電極３０３は、第１の実施の形態の画素電極１１９と同じく、ホストとドーパントとから構成される。また、画素電極３０３の大きさは、画素電極３０３を積層するＩ型半導体層１２３の上部の面の大きさより小さくすることが好ましい。Ｉ型半導体層１２３の上部の面の外周と画素電極３０３の外周との距離は、拡散されるドーパントの元素が到達しない距離とするのが好ましく、１μｍ以上とするのが好ましく、５μｍ以上とするのがより好ましい。   Next, the pixel electrode 303 is formed (FIG. 4C). The pixel electrode 303 is composed of a host and a dopant, like the pixel electrode 119 of the first embodiment. In addition, the size of the pixel electrode 303 is preferably smaller than the size of the upper surface of the I-type semiconductor layer 123 on which the pixel electrode 303 is stacked. The distance between the outer periphery of the upper surface of the I-type semiconductor layer 123 and the outer periphery of the pixel electrode 303 is preferably a distance at which the diffused dopant element does not reach, preferably 1 μm or more, and 5 μm or more. Is more preferable.

Ｉ型半導体層１２３の上に画素電極３０３を形成することで、Ｉ型ａ−Ｓｉ層１２３において、画素電極３０３が接する部分及びその近傍は、Ｎ型ａ−Ｓｉ層１２１にすることができる。従って、Ｐ型半導体層１２５の上にＩ型半導体層１２３が積層され、Ｉ型半導体層１２３の上部にＮ型ａ−Ｓｉ層１２１が形成されることで、ＰＩＮ型ＰＤ１を完成することができる。   By forming the pixel electrode 303 on the I-type semiconductor layer 123, a portion of the I-type a-Si layer 123 in contact with the pixel electrode 303 and the vicinity thereof can be the N-type a-Si layer 121. Therefore, the I-type semiconductor layer 123 is stacked on the P-type semiconductor layer 125, and the N-type a-Si layer 121 is formed on the I-type semiconductor layer 123, whereby the PIN type PD1 can be completed. .

上述のようにＰＩＮ型ＰＤ１を形成することで、第１の実施の形態と同様に、Ｐ型ａ−Ｓｉ層、Ｉ型ａ−Ｓｉ層、Ｎ型ａ−Ｓｉ層は、連続して成膜されることになり、形成される各層の界面が連続した状態とすることができる。よって、各層の界面での欠陥の発生や不純物の混入を十分に抑えることができることから、暗電流の少ないＰＩＮ型ＰＤ１を形成できることになる。   By forming the PIN type PD1 as described above, the P-type a-Si layer, the I-type a-Si layer, and the N-type a-Si layer are continuously formed as in the first embodiment. As a result, the interface of each layer to be formed can be made continuous. Therefore, the occurrence of defects at the interface of each layer and the mixing of impurities can be sufficiently suppressed, so that the PIN type PD1 with a small dark current can be formed.

また、画素電極３０３にドープされたドーパントが拡散することで形成されるＮ型ａ−Ｓｉ層は、画素電極３０３の大きさを画素電極３０３が積層されるＩ型半導体層１２３の上部の面より小さくすることで、結晶構造が不完全となっているＰＩＮ型ＰＤ１のエッチングされた側面に面していない状態とすることができる。従って、ＰＩＮ型ＰＤ１を形成している側面からのリーク電流を抑えることが可能となり、その結果、暗電流の少ないＰＩＮ型ＰＤ１を形成できることになる。   In addition, the N-type a-Si layer formed by diffusing the dopant doped into the pixel electrode 303 is larger in size than the upper surface of the I-type semiconductor layer 123 on which the pixel electrode 303 is stacked. By reducing the size, the PIN type PD1 having an incomplete crystal structure can be prevented from facing the etched side surface. Accordingly, leakage current from the side surface on which the PIN type PD1 is formed can be suppressed, and as a result, the PIN type PD1 with little dark current can be formed.

画素電極３０３を形成した後、パッシベーション膜３０７、画素電極３０３とドレイン電極１１２とを接続する接続電極３０９、読み出し用ＴＦＴ２とＰＩＮ型ＰＤ１とを保護するパッシベーション膜１１５を設けることでイメージセンサ４０を完成することができる（図４（ｄ））。   After the pixel electrode 303 is formed, the image sensor 40 is completed by providing a passivation film 307, a connection electrode 309 that connects the pixel electrode 303 and the drain electrode 112, and a passivation film 115 that protects the readout TFT 2 and the PIN type PD1. (FIG. 4D).

尚、シンチレーター、図２で示したＩＣ６及びＩＣ７が実装されている基板等から構成される駆動回路部２１とイメージセンサ４０とで構成される撮像装置の動作に関しては、第１の実施の形態と同様となる。   The operation of the image pickup apparatus including the drive circuit unit 21 including the scintillator, the substrate on which the IC 6 and the IC 7 illustrated in FIG. 2 are mounted, and the image sensor 40 is the same as that of the first embodiment. The same is true.

第４の実施の形態として、Ｉ型半導体層の両側にＩ型半導体層をＰ型半導体層及びＮ型半導体層とすることが出来るドーパンがドーピングされた電極を設けることでＰＩＮ型ＰＤを形成することに関して説明する。   As a fourth embodiment, a PIN-type PD is formed by providing dope-doped electrodes capable of making an I-type semiconductor layer a P-type semiconductor layer and an N-type semiconductor layer on both sides of an I-type semiconductor layer. This will be explained.

図５（ａ）は、ガラス等の絶縁性基板１００の上に、第１の実施の形態と同様に、ゲート電極１０３、ゲート絶縁層１０５、ａ−Ｓｉ等の半導体層１０７を形成する。その後、ＳｉＮ、ＳｉＯ2等のエッチングストップ層５０１を設ける（図５（ａ））。 In FIG. 5A, a gate electrode 103, a gate insulating layer 105, and a semiconductor layer 107 such as a-Si are formed on an insulating substrate 100 such as glass as in the first embodiment. Thereafter, an etching stop layer 501 such as SiN or SiO 2 is provided (FIG. 5A).

次に、導電層５０３を設け（図５（ｂ））、その後、公知のフォトリソグラフィー処理及びエッチング処理を行いソース電極５０３ｓ、ドレイン電極５０３ｄ及びＰＩＮ型ＰＤの画素電極５０３Ｋを形成する（図５（ｃ））。この導電層５０３を、第１の実施の形態の画素電極１１９と同様に、ホストとドーパンとから構成する、例えば、リン（Ｐ）をドーパンとすることで、ソース電極５０３ｓ及びドレイン電極５０３ｄに接する半導体層１０７に、Ｎ型半導体層５０５を形成することができることになり、この結果、このＮ型半導体層５０５が第１の実施の形態で形成したオーミックコンタクト層１０９と同じ機能である、ソース電極及びドレイン電極と半導体層１０７との接触抵抗を小さくする機能を果たすことができる。従って、オーミックコンタクト層を形成する工程を別途設ける必要がなく、製造を容易にすることができる。   Next, a conductive layer 503 is provided (FIG. 5B), and then a known photolithography process and etching process are performed to form a source electrode 503s, a drain electrode 503d, and a PIN PD pixel electrode 503K (FIG. 5B). c)). As in the pixel electrode 119 of the first embodiment, this conductive layer 503 is composed of a host and a dopant, for example, phosphorus (P) is a dopant, so that the conductive layer 503 is in contact with the source electrode 503s and the drain electrode 503d. An N-type semiconductor layer 505 can be formed in the semiconductor layer 107. As a result, the N-type semiconductor layer 505 has the same function as the ohmic contact layer 109 formed in the first embodiment. In addition, the contact resistance between the drain electrode and the semiconductor layer 107 can be reduced. Therefore, it is not necessary to separately provide a process for forming the ohmic contact layer, and the manufacturing can be facilitated.

尚、絶縁材でなるエッチングストップ層５０１があるため、導電層５０３が半導体層１０７に接触することができないため、読み出し用ＴＦＴにおいてチャネル形成される部分は、ドーパントの拡散はなされない。よって、読み出し用ＴＦＴ２はこれまで説明した他の実施の形態と同様に問題なく動作することができる。   Note that since there is an etching stop layer 501 made of an insulating material, the conductive layer 503 cannot be in contact with the semiconductor layer 107, and thus the dopant is not diffused in the portion where the channel is formed in the readout TFT. Therefore, the readout TFT 2 can operate without any problem as in the other embodiments described so far.

次に、先に設けた画素電極５０３Ｋの上にＩ型半導体層１２３をプラズマＣＶＤ等により成膜した後、エッチング処理により画素の形状に形成する（図５（ｄ））。その後、Ｉ型半導体をＰ型半導体とすることが出来るドーパン、例えば、ボロン（Ｂ）を含む共通電極５０７を形成する。共通電極５０７が含むドーパンがＩ型半導体層１２３に拡散することで、Ｐ型半導体層５０９を形成することができる。また、画素電極５０３Ｋが含むドーパンがＩ型半導体層１２３に拡散することで、Ｎ型半導体層１２１を形成することができる。従って、ＰＩＮ型ＰＤ１を完成することができる。   Next, an I-type semiconductor layer 123 is formed on the previously provided pixel electrode 503K by plasma CVD or the like, and then formed into a pixel shape by etching (FIG. 5D). After that, a common electrode 507 including a dopant, such as boron (B), in which the I-type semiconductor can be a P-type semiconductor is formed. The p-type semiconductor layer 509 can be formed by diffusing the dopan included in the common electrode 507 into the i-type semiconductor layer 123. In addition, the N-type semiconductor layer 121 can be formed by diffusing the dopant included in the pixel electrode 503 </ b> K into the I-type semiconductor layer 123. Therefore, the PIN type PD1 can be completed.

共通電極５０７の大きさは、第３の実施の形態の電極３０３と同様に、共通電極５０７を積層するＩ型半導体層１２３の上部の面の大きさより小さくすることで、リーク電流を抑えることが出来、結果として暗電流の少ないＰＩＮ型ＰＤ１を形成できることになる。また、Ｐ型半導体層及びＮ型半導体層を形成する工程を別途設ける必要がなく、製造を容易にすることができる。   Like the electrode 303 of the third embodiment, the size of the common electrode 507 is made smaller than the size of the upper surface of the I-type semiconductor layer 123 on which the common electrode 507 is stacked, thereby suppressing leakage current. As a result, a PIN type PD1 with a small dark current can be formed. Further, it is not necessary to separately provide a process for forming the P-type semiconductor layer and the N-type semiconductor layer, and the manufacturing can be facilitated.

次に、パッシベーション膜３０７、共通電極５０７にバイアスを印加するためのバイアス配線５１１、更にパッシベーション膜１１５を設けることで、イメージセンサ５０を完成することが出来る（図５（ｅ））。   Next, the image sensor 50 can be completed by providing a passivation film 307, a bias wiring 511 for applying a bias to the common electrode 507, and a passivation film 115 (FIG. 5E).

尚、シンチレーター及び図２で示したＩＣ６及びＩＣ７が実装されている基板等から構成される駆動回路部２１とイメージセンサ４０とで構成される撮像装置の動作に関しては、第１の実施の形態と同様となる。   The operation of the image pickup apparatus including the drive circuit unit 21 including the scintillator and the substrate on which the IC 6 and the IC 7 illustrated in FIG. 2 are mounted and the image sensor 40 is the same as that of the first embodiment. The same is true.

これまでの説明した第１から第４の実施の形態において光電変換素子をＩ型半導体、Ｐ型半導体及びＮ型半導体から構成されるＰＩＮ型ＰＤとしているが、Ｉ型半導体とＰ型半導体又はＮ型半導体のいずれかとから構成されるＭＩＳ型ＰＤとすることができる。ＭＩＳ型ＰＤとする場合、図２（ａ）において、露光によりＭＩＳ型ＰＤ２に発生した正孔を次の露光までに消滅させるためのリフレッシュ回路（図示しない）を設けることで対応することができる。   In the first to fourth embodiments described so far, the photoelectric conversion element is a PIN type PD composed of an I-type semiconductor, a P-type semiconductor and an N-type semiconductor, but the I-type semiconductor and the P-type semiconductor or N MIS type PD composed of any one of the type semiconductors. The MIS type PD can be dealt with by providing a refresh circuit (not shown) for eliminating the holes generated in the MIS type PD2 by exposure until the next exposure in FIG.

これまで説明した実施の形態に沿って製造した撮像装置に関して説明する。以下で説明する実施例及び比較例で製造した全ての撮像装置が有するイメージセンサは、大きさ６０ｍｍ×５０ｍｍ、厚み０．７ｍｍの無アルカリガラス（コーニング製 ＃１７３７）を基板とし、画素の大きさは１０５μｍ×１６０μｍ、画素数は４８０×２４０で２次元マトリクス状に配置されている。   An imaging device manufactured according to the embodiments described so far will be described. The image sensors included in all the imaging devices manufactured in the examples and comparative examples described below have a pixel size of 60 mm × 50 mm and a non-alkali glass (Corning # 1737) having a thickness of 0.7 mm as a substrate. Is 105 μm × 160 μm, the number of pixels is 480 × 240, and is arranged in a two-dimensional matrix.

（実施例１）
第１の実施の形態で説明した基板の上に読み出し用ＴＦＴの上にＰＩＮ型ＰＤを積層された画素が２次元マトリクス状に配置されているイメージセンサを有する撮像装置を製造したことに関して図１に沿って説明する。 Example 1
With respect to manufacturing an imaging device having an image sensor in which pixels in which a PIN type PD is stacked on a readout TFT on a substrate described in the first embodiment are arranged in a two-dimensional matrix. It explains along.

ガラス基板１００の上に、まず読み出し用ＴＦＴを作製した。ゲート電極となる導電膜としてＭｏ（モリブデン）を成膜し、フォトリソグラフィ−処理及びエッチング処理によりゲート電極１０３を形成した。ゲート絶縁膜１０５として、ＳｉＯ2成膜し、更に半導体層としてａ−Ｓｉ膜、オーミックコンタクト層としてＮ型ａ−Ｓｉ膜を積層形成した後パターニングすることで半導体層１０７、オーミックコンタクト層１０９を形成した。 First, a readout TFT was fabricated on the glass substrate 100. Mo (molybdenum) was formed as a conductive film to be a gate electrode, and the gate electrode 103 was formed by photolithography and etching. As the gate insulating film 105, an SiO 2 film is formed, and further, an a-Si film as a semiconductor layer and an N-type a-Si film as an ohmic contact layer are stacked and then patterned to form a semiconductor layer 107 and an ohmic contact layer 109. did.

次に、導電膜としてＭｏ膜を成膜後、フォトリソグラフィ−処理及びエッチング処理によりソース電極１１１及びドレイン電極１１２を形成した。これで読み出し用ＴＦＴ２が完成したことになる。   Next, after forming a Mo film as the conductive film, the source electrode 111 and the drain electrode 112 were formed by photolithography and etching. This completes the readout TFT 2.

次に、パッシベーション層１１５としてＳｉＮをプラズマＣＶＤで作製した後、フォトリソグラフィ−処理及びエッチング処理によりコンタクトホール１１７を設けた（図１（ａ））。   Next, after forming SiN by plasma CVD as the passivation layer 115, the contact hole 117 was provided by the photolithography process and the etching process (FIG. 1 (a)).

次に、画素電極１１９を形成した。フォスフィン（ＰＨ3）を流量比５％含んだＡｒ雰囲気でＩＴＯ（ＳｎＯ2 ５質量％）ターゲットをスパッタリングすることで、厚さ０．２μｍのリン（Ｐ）ドープのＩＴＯ層を形成した。この時のスパッタリング条件は、圧力０．４Ｐａ、パワー５００Ｗ、基板温度２００℃とした。この基板は、図１（ａ）で示すＴＦＴが形成されたガラス基板である。このＩＴＯ層をフォトリソグラフィ−処理及びエッチング処理して、画素電極１１９を形成した（図１（ｂ））。このエッチング処理は、メタンガスと水素ガスを用いたドライエッチング処理とした。 Next, the pixel electrode 119 was formed. By sputtering an ITO (SnO 2 5 mass%) target in an Ar atmosphere containing phosphine (PH 3 ) at a flow rate ratio of 5%, a 0.2 μm-thick phosphorus (P) -doped ITO layer was formed. The sputtering conditions at this time were a pressure of 0.4 Pa, a power of 500 W, and a substrate temperature of 200 ° C. This substrate is a glass substrate on which the TFT shown in FIG. This ITO layer was subjected to photolithography treatment and etching treatment to form a pixel electrode 119 (FIG. 1B). This etching process was a dry etching process using methane gas and hydrogen gas.

次に、光電変換素子であるＰＩＮ型ＰＤ１を形成した。プラズマＣＶＤ法により、Ｉ型ａ−Ｓｉ層１２３とＰ型ａ−Ｓｉ層１２５を連続して成膜した。   Next, PIN type PD1 which is a photoelectric conversion element was formed. An I-type a-Si layer 123 and a P-type a-Si layer 125 were successively formed by plasma CVD.

次に、スパッタリング法によりＩＴＯを成膜して共通電極１２７を形成し、更にプラズマＣＶＤ法により、ＳｉＮを積層してパッシベーション層１２９を形成した（図１（ｃ））。これで、イメージセンサＪ１が完成したことになる。このイメージセンサＪ１に、図２（ａ）で示すゲートドライバＩＣ６が実装された基板及び読み出しＩＣ７が実装された基板から構成される駆動回路部２１を接続することで撮像装置とした。   Next, ITO was formed by sputtering to form a common electrode 127, and further, a passivation layer 129 was formed by stacking SiN by plasma CVD (FIG. 1C). This completes the image sensor J1. The image sensor J1 is connected to a drive circuit unit 21 including a substrate on which the gate driver IC 6 shown in FIG. 2A is mounted and a substrate on which the readout IC 7 is mounted, thereby obtaining an imaging apparatus.

（比較例１）
以下の説明以外は、実施例１と同じとしてイメージセンサＨ１を製造した。画素電極１１９を形成するときにフォスフィン（ＰＨ3）の供給をしなかった。また、プラズマＣＶＤ法により、Ｉ型ａ−Ｓｉ層１２３を形成する前にＮ型ａ−Ｓｉ層を形成した後、フォトリソグラフィ−処理及びエッチング処理を行いＮ型ａ−Ｓｉ層を画素毎に分離するパターニングを行った。この後、Ｉ型ａ−Ｓｉ層１２３以降を実施例１と同じとした。 (Comparative Example 1)
An image sensor H1 was manufactured as in Example 1 except for the following description. When the pixel electrode 119 was formed, phosphine (PH 3 ) was not supplied. In addition, after the N-type a-Si layer is formed by the plasma CVD method before the I-type a-Si layer 123 is formed, the N-type a-Si layer is separated for each pixel by performing a photolithography process and an etching process. Patterning was performed. Thereafter, the I-type a-Si layer 123 and the subsequent layers were made the same as those in Example 1.

（実施例１と比較例１との比較結果）
実施例１のイメージセンサＪ１に光を照射することで動作することが確認できた。従って、画素電極１１９であるＩＴＯに存在するリン（Ｐ）がＩ型ａ−Ｓｉ膜へと拡散し、画素電極付近のＩ型ａ−ＳｉがＮ型ａ−Ｓｉ層１２１になり、ＰＩＮ型ＰＤ１を形成していることが確認できた。 (Comparison result between Example 1 and Comparative Example 1)
It was confirmed that the image sensor J1 of Example 1 was operated by irradiating light. Accordingly, phosphorus (P) present in the ITO that is the pixel electrode 119 diffuses into the I-type a-Si film, and the I-type a-Si near the pixel electrode becomes the N-type a-Si layer 121, so that the PIN-type PD1 It was confirmed that this was formed.

また、図２で示した駆動回路部２１を用いてイメージセンサＪ１及びイメージセンサＨ１それぞれを光を当てない状態で駆動して、暗電流量を比較したところ実施例１のイメージセンサＪ１の方が少ないことが確認できた。   Further, when the image sensor J1 and the image sensor H1 are driven in a state where no light is applied using the drive circuit unit 21 shown in FIG. 2 and the amount of dark current is compared, the image sensor J1 of the first embodiment is better. It was confirmed that there were few.

（実施例２）
第２の実施の形態で説明した基板の上に読み出し用ＴＦＴの上にＰＩＮ型ＰＤを積層された画素が２次元マトリクス状に配置されているイメージセンサを有する撮像装置を製造したことに関して図３に沿って説明する。 (Example 2)
Regarding manufacturing of an imaging device having an image sensor in which pixels in which a PIN type PD is stacked on a readout TFT on a substrate described in the second embodiment are arranged in a two-dimensional matrix. It explains along.

コンタクトホール１１７を設けるまで実施例１と同じとしてガラス基板１００の上に読み出し用ＴＦＴ２を形成した（図３（ａ−１））。次に、流動性電極材料であるＰＥＤＯＴ／ＰＳＳ（ポリエチレンジオキシチオフェンとポリスチレンスルホン酸の錯体）を用いたスクリーン印刷法で導電性バンプ２０１を形成した（図３（ａ−２））。これでＴＦＴ基板部３Ａを完成させた。   The readout TFT 2 was formed on the glass substrate 100 as in Example 1 until the contact hole 117 was provided (FIG. 3A-1). Next, conductive bumps 201 were formed by a screen printing method using PEDOT / PSS (polyethylenedioxythiophene and polystyrenesulfonic acid complex), which is a fluid electrode material (FIG. 3 (a-2)). This completed the TFT substrate portion 3A.

次に、ガラス基板２０３の上にＰＩＮ型ＰＤ１を形成した。まず、ガラス基板２０３の上にＩＴＯによる共通電極１２７、Ｐ型ａ−Ｓｉ層１２５、Ｉ型ａ−Ｓｉ層１２３を順次積層した（図３（ｂ−１））。それぞれの形成方法は、実施例１と同じとした。   Next, a PIN type PD1 was formed on the glass substrate 203. First, a common electrode 127 made of ITO, a P-type a-Si layer 125, and an I-type a-Si layer 123 were sequentially laminated on the glass substrate 203 (FIG. 3 (b-1)). Each forming method was the same as in Example 1.

次に、画素電極１１９を形成した。まず、レジストをリフトオフによる画素電極１１９の形成を想定したパターニングした後、これも実施例１と同じく、フォスフィン（ＰＨ3）を流量比５％含んだＡｒ雰囲気でＩＴＯ（ＳｎＯ2 ５質量％）ターゲットをスパッタリングすることで、厚さ０．２μｍのリン（Ｐ）ドープのＩＴＯ層を形成した。この時のスパッタリング条件は、圧力０．４Ｐａ、パワー５００Ｗ、基板温度２００℃とした。この基板は、図１（ａ）で示すＴＦＴ２が形成されたガラス基板である。ＩＴＯ層を形成した後、リフトオフにて不要なＩＴＯ層を除去してＩＴＯによる画素電極１１９を形成した（図３（ｂ−２））。 Next, the pixel electrode 119 was formed. First, after patterning the resist on the assumption that the pixel electrode 119 is formed by lift-off, an ITO (SnO 2 5 mass%) target is formed in an Ar atmosphere containing phosphine (PH 3 ) at a flow rate ratio of 5%. Was formed to form a phosphorous (P) -doped ITO layer having a thickness of 0.2 μm. The sputtering conditions at this time were a pressure of 0.4 Pa, a power of 500 W, and a substrate temperature of 200 ° C. This substrate is a glass substrate on which the TFT 2 shown in FIG. After forming the ITO layer, the unnecessary ITO layer was removed by lift-off to form a pixel electrode 119 made of ITO (FIG. 3B-2).

次に、プラズマＣＶＤ法により、ＳｉＮを積層してパッシベーション層２０７を形成した後、フォトリソグラフィ−処理及びエッチング処理にてバンプ用ホール形成し、上述と同じスクリーン印刷法で導電性バンプ２０５を形成した（図３（ｂ−３））。これでＰＤ基板部３Ｂを完成させた。   Next, after depositing SiN by plasma CVD method to form a passivation layer 207, bump holes are formed by photolithography and etching, and conductive bumps 205 are formed by the same screen printing method as described above. (FIG. 3 (b-3)). Thus, the PD substrate part 3B was completed.

次に、ＴＦＴ基板部３ＡとＰＤ基板部３Ｂとを重ね合わせてバンプ２０１とバンプ２０５とが接触した状態で接着剤を用いて貼り合わせてイメージセンサＪ２を完成させた（図３（ｃ））。このイメージセンサＪ２に、図２（ａ）で示すゲートドライバＩＣ６が実装された基板及び読み出しＩＣ７が実装された基板から構成される駆動回路部２１を接続することで撮像装置とした。   Next, the TFT substrate portion 3A and the PD substrate portion 3B are overlapped and bonded together using an adhesive in a state where the bump 201 and the bump 205 are in contact with each other to complete the image sensor J2 (FIG. 3C). . The image sensor J2 is connected to a drive circuit unit 21 including a substrate on which the gate driver IC 6 shown in FIG. 2A is mounted and a substrate on which the readout IC 7 is mounted, thereby obtaining an imaging apparatus.

（比較例２）
以下の説明以外は、実施例２と同じとしてイメージセンサＨ２を製造した。プラズマＣＶＤ法により、Ｉ型ａ−Ｓｉ層１２３を形成する後にＮ型ａ−Ｓｉ層を形成し、この後、フォスフィン（ＰＨ3）の供給することなく画素電極１１９を形成した。この後、フォトリソグラフィ−処理及びエッチング処理を行い、画素電極１１９及びＮ型ａ−Ｓｉ層を画素毎に分離するパターニングを行った。この後、パッシベーション層２０７及びバンプ２０５を設けた。 (Comparative Example 2)
An image sensor H2 was manufactured as in Example 2 except for the following description. After forming the I-type a-Si layer 123 by plasma CVD, an N-type a-Si layer was formed, and then a pixel electrode 119 was formed without supplying phosphine (PH 3 ). Thereafter, a photolithography process and an etching process were performed, and patterning for separating the pixel electrode 119 and the N-type a-Si layer for each pixel was performed. Thereafter, a passivation layer 207 and bumps 205 were provided.

（実施例２と比較例２との比較結果）
実施例２のイメージセンサＪ２が光を照射することで動作することが確認できた。従って、画素電極１１９であるＩＴＯに存在するリン（Ｐ）がＩ型ａ−Ｓｉ膜へと拡散し、画素電極付近のＩ型ａ−ＳｉがＮ型ａ−Ｓｉ１２１になり、ＰＩＮ型ＰＤ１を形成していることが確認できた。 (Comparison result between Example 2 and Comparative Example 2)
It was confirmed that the image sensor J2 of Example 2 was operated by irradiating light. Therefore, phosphorus (P) present in the ITO that is the pixel electrode 119 diffuses into the I-type a-Si film, and the I-type a-Si near the pixel electrode becomes the N-type a-Si 121 to form the PIN-type PD1. I was able to confirm.

また、図２で示した駆動回路部２１を用いてイメージセンサＪ２及びイメージセンサＨ２それぞれを光を当てない状態で駆動して、暗電流量を比較したところ実施例２のイメージセンサＪ２の方が少ないことが確認できた。   Further, when the image sensor J2 and the image sensor H2 are driven in a state where no light is applied using the drive circuit unit 21 shown in FIG. 2 and the amount of dark current is compared, the image sensor J2 of the second embodiment is better. It was confirmed that there were few.

（実施例３）
第３の実施の形態で説明した絶縁性基板の同一面の上に読み出し用ＴＦＴとＰＩＮ型ＰＤとで構成される画素が２次元マトリクス状に配置されているイメージセンサを有する撮像装置を製造したことに関して図４に沿って説明する。 (Example 3)
An imaging apparatus having an image sensor in which pixels including readout TFTs and PIN type PDs are arranged in a two-dimensional matrix on the same surface of the insulating substrate described in the third embodiment is manufactured. This will be described with reference to FIG.

ガラス基板１００の上に実施例１と同じ方法で読み出し用ＴＦＴを形成した。ソース電極１１１及びドレイン電極１１２をパターニングにより形成する際に、同時に共通電極３０１も形成した（図４（ａ））。   A readout TFT was formed on the glass substrate 100 by the same method as in Example 1. When the source electrode 111 and the drain electrode 112 were formed by patterning, the common electrode 301 was also formed at the same time (FIG. 4A).

次に、プラズマＣＶＤ法により、Ｐ型ａ−Ｓｉ層とＩ型ａ−Ｓｉ層とを連続して成膜した。この後、フォトリソグラフィー処理及びエッチング処理にて画素形状のＰ型ａ−Ｓｉ層１２５とＩ型ａ−Ｓｉ層１２３とを形成した（図４（ｂ））。   Next, a P-type a-Si layer and an I-type a-Si layer were successively formed by plasma CVD. Thereafter, a pixel-shaped P-type a-Si layer 125 and an I-type a-Si layer 123 were formed by photolithography and etching (FIG. 4B).

次に、リフトオフ用のレジストを塗布し、画素電極を形成するためのパターニングを行った。ここで、画素電極のパターンは、Ｉ型ａ−Ｓｉ層１２３の上面の大きさよりも小さくした。具体的には、Ｉ型ａ−Ｓｉ層１２３の上面の外周より５μｍ内側とした。   Next, a lift-off resist was applied, and patterning for forming pixel electrodes was performed. Here, the pattern of the pixel electrode was made smaller than the size of the upper surface of the I-type a-Si layer 123. Specifically, it was 5 μm inside from the outer periphery of the upper surface of the I-type a-Si layer 123.

次に、実施例１の画素電極１１９と同じリン（Ｐ）をドーパントとするＩＴＯ層を形成した後、リフトオフを行うことでＩＴＯからなる画素電極３０３のパターニングを行った（図４（ｃ））。   Next, after forming an ITO layer using the same phosphorus (P) as the dopant as the pixel electrode 119 of Example 1, the pixel electrode 303 made of ITO was patterned by performing lift-off (FIG. 4C). .

次に、パッシベーション膜３０７を形成し、フォトリソグラフィー処理及びエッチング処理にて画素電極３０３及びドレイン電極１１２の位置にコンタクトホールを設けた。その後、アルミニウム（Ａｌ）をスパッタリング法で成膜し、その後パターニングを行うことで接続電極３０９を形成することで、読み出し用ＴＦＴ２とＰＩＮ型ＰＤ１とを電気的に接続した。この後、パッシベーション膜１１５を形成してイメージセンサＪ３を完成させた（図４（ｄ））。このイメージセンサＪ３に、図２（ａ）で示すゲートドライバＩＣ６が実装された基板及び読み出しＩＣ７が実装された基板から構成される駆動回路部２１を接続することで撮像装置とした。   Next, a passivation film 307 was formed, and contact holes were provided at the positions of the pixel electrode 303 and the drain electrode 112 by photolithography and etching. Thereafter, aluminum (Al) was formed by a sputtering method, followed by patterning to form a connection electrode 309, whereby the readout TFT 2 and the PIN type PD1 were electrically connected. Thereafter, a passivation film 115 was formed to complete the image sensor J3 (FIG. 4D). The image sensor J3 is connected to a drive circuit unit 21 including a substrate on which the gate driver IC 6 shown in FIG. 2A is mounted and a substrate on which the readout IC 7 is mounted, thereby obtaining an imaging apparatus.

（比較例３）
以下の説明以外は、実施例３と同じとしてイメージセンサＨ３を製造した。プラズマＣＶＤ法により、Ｉ型ａ−Ｓｉ層を形成した後にＮ型ａ−Ｓｉ層を積層した後、フォトリソグラフィ−処理及びエッチング処理を行いＰ型ａ−Ｓｉ層、Ｉ型ａ−Ｓｉ層及びＮ型ａ−Ｓｉ層を画素毎に分離された画素形状にするパターニングを行った。次に、フォスフィン（ＰＨ3）の供給することなく画素電極３０３を形成した。 (Comparative Example 3)
An image sensor H3 was manufactured as in Example 3 except for the following description. After forming an I-type a-Si layer by plasma CVD, an N-type a-Si layer is stacked, and then a photolithography process and an etching process are performed to perform a P-type a-Si layer, an I-type a-Si layer, and an N-type layer. Patterning was performed so that the mold a-Si layer was separated into pixels. Next, the pixel electrode 303 was formed without supplying phosphine (PH 3 ).

（実施例３と比較例３との比較結果）
実施例３のイメージセンサＪ３が光を照射することで動作することが確認できた。従って、画素電極３０３であるＩＴＯに存在するリン（Ｐ）がＩ型ａ−Ｓｉ層へと拡散し、画素電極付近のＩ型ａ−ＳｉがＮ型ａ−Ｓｉ１２１になり、ＰＩＮ型ＰＤ１を形成していることが確認できた。 (Comparison result between Example 3 and Comparative Example 3)
It was confirmed that the image sensor J3 of Example 3 was operated by irradiating light. Accordingly, phosphorus (P) present in the ITO that is the pixel electrode 303 diffuses into the I-type a-Si layer, and the I-type a-Si near the pixel electrode becomes the N-type a-Si 121 to form the PIN type PD1. I was able to confirm.

また、図２で示した駆動回路部２１を用いてイメージセンサＪ３及びイメージセンサＨ３それぞれを光を当てない状態で駆動して、暗電流量を比較したところ実施例３のイメージセンサＪ２の方が少ないことが確認できた。これは、実施例３においてＰＩＮ型ＰＤの側面からのリーク電流が抑えられているためと考えられる。   Further, when the image sensor J3 and the image sensor H3 are driven in a state where no light is applied using the drive circuit unit 21 shown in FIG. 2 and the amount of dark current is compared, the image sensor J2 of the third embodiment is better. It was confirmed that there were few. This is presumably because the leakage current from the side surface of the PIN type PD is suppressed in the third embodiment.

（実施例４）
第４の実施の形態で説明した絶縁性基板の同一面の上に読み出し用ＴＦＴとＰＩＮ型ＰＤとで構成される画素が２次元マトリクス状に配置されているイメージセンサを有する撮像装置を製造したことに関して図５に沿って説明する。 Example 4
An imaging apparatus having an image sensor in which pixels formed of readout TFTs and PIN type PDs are arranged in a two-dimensional matrix on the same surface of the insulating substrate described in the fourth embodiment is manufactured. This will be described with reference to FIG.

ガラス基板１００の上に実施例１と同じく半導体層１０７まで形成し、半導体層１０７の上にエッチングストップ層５０１としてＳｉＮを形成した（図５（ａ））。   The semiconductor layer 107 was formed on the glass substrate 100 as in Example 1, and SiN was formed on the semiconductor layer 107 as an etching stop layer 501 (FIG. 5A).

次に、実施例１と同じドーパントをリン（Ｐ）とするＩＴＯからなる導電膜５０３を成膜する（図５（ｂ））。このリン（Ｐ）がドープされた導電膜５０３であるＩＴＯをフォトリソグラフィー処理及びエッチング処理して画素電極５０３Ｋ、ソース電極５０３及びドレイン電極５０３ｄを形成した（図５（ｃ））。   Next, a conductive film 503 made of ITO containing phosphorus (P) as the same dopant as in Example 1 is formed (FIG. 5B). ITO, which is the conductive film 503 doped with phosphorus (P), was subjected to photolithography and etching to form a pixel electrode 503K, a source electrode 503, and a drain electrode 503d (FIG. 5C).

次に、プラズマＣＶＤ法により、Ｉ型ａ−Ｓｉ膜を成膜した後、フォトリソグラフィー処理及びエッチング処理することで画素形状のＩ型ａ−Ｓｉ層１２３を形成した（図５（ｄ））。   Next, after forming an I-type a-Si film by plasma CVD, a pixel-shaped I-type a-Si layer 123 was formed by photolithography and etching (FIG. 5D).

次に、リフトオフ用のレジストを塗布し、共通電極５０７を形成するためのパターニングを行った。ここで、画素電極のパターンは、Ｉ型ａ−Ｓｉ層１２３の上面の大きさよりも小さくした。具体的には、Ｉ型ａ−Ｓｉ層１２３の上面の外周より５μｍ内側とした。   Next, a lift-off resist was applied, and patterning for forming the common electrode 507 was performed. Here, the pattern of the pixel electrode was made smaller than the size of the upper surface of the I-type a-Si layer 123. Specifically, it was 5 μm inside from the outer periphery of the upper surface of the I-type a-Si layer 123.

次に、共通電極５０７を形成した。ジボラン（Ｂ2Ｈ6）を流量比で５％含んだＡｒ雰囲気でＩＴＯをスパッタリングし、厚さ２００ｎｍのボロン（Ｂ）ドープのＩＴＯを形成した。スパッタリング条件は、ＩＴＯ（ＳｎＯ2 ５質量％）ターゲットを用い、圧力０．４Ｐａ、パワー５００Ｗ、基板温度２００℃とした。この基板は、図５（ｄ）で示すＩ型ａ−Ｓｉ層１２３が形成されているガラス基板である。ＩＴＯ層を形成した後、リフトオフを行うことでＩＴＯからなる共通電極５０７を形成した。 Next, the common electrode 507 was formed. ITO was sputtered in an Ar atmosphere containing diborane (B 2 H 6 ) in a flow rate ratio of 5% to form a boron (B) -doped ITO having a thickness of 200 nm. The sputtering conditions were an ITO (SnO 2 5 mass%) target, a pressure of 0.4 Pa, a power of 500 W, and a substrate temperature of 200 ° C. This substrate is a glass substrate on which the I-type a-Si layer 123 shown in FIG. After forming the ITO layer, lift-off was performed to form the common electrode 507 made of ITO.

次に、パッシベーション膜３０７を形成し、フォトリソグラフィー処理及びエッチング処理にて共通電極５０７の位置にバイアス配線５１１のためのコンタクトホールを設けた。その後、アルミニウム（Ａｌ）をスパッタリング法で成膜し、その後パターニングを行うことでバイアス配線５１１を形成した。この後、パッシベーション膜１１５を形成した（図５（ｅ））。これで、イメージセンサＪ４を完成させた。このイメージセンサＪ４に、図２（ａ）で示すゲートドライバＩＣ６が実装された基板及び読み出しＩＣ７が実装された基板から構成される駆動回路部２１を接続することで撮像装置とした。   Next, a passivation film 307 was formed, and a contact hole for the bias wiring 511 was provided at the position of the common electrode 507 by photolithography and etching. Thereafter, aluminum (Al) was formed by a sputtering method, followed by patterning to form the bias wiring 511. Thereafter, a passivation film 115 was formed (FIG. 5E). This completes the image sensor J4. The image sensor J4 is connected to a drive circuit unit 21 including a substrate on which the gate driver IC 6 shown in FIG. 2A is mounted and a substrate on which the readout IC 7 is mounted, thereby obtaining an imaging apparatus.

実施例４のイメージセンサＪ４が光を照射することで動作することが確認できた。従って、画素電極５０３ＫであるＩＴＯに存在するリン（Ｐ）がＩ型ａ−Ｓｉ層へと拡散し、画素電極付近のＩ型ａ−ＳｉがＮ型ａ−Ｓｉ１２１になり、また共通電極５０７であるＩＴＯに存在するボロン（Ｂ）がＩ型ａ−Ｓｉ層へと拡散し、共通電極付近のＩ型ａ−ＳｉがＰ型ａ−Ｓｉ１２１になることでＰＩＮ型ＰＤ１が形成され問題なく動作することが確認できた。   It was confirmed that the image sensor J4 of Example 4 was operated by irradiating light. Accordingly, phosphorus (P) present in the ITO that is the pixel electrode 503K diffuses into the I-type a-Si layer, and the I-type a-Si near the pixel electrode becomes the N-type a-Si 121, and the common electrode 507 Boron (B) present in a certain ITO diffuses into the I-type a-Si layer, and the I-type a-Si near the common electrode becomes P-type a-Si 121, so that the PIN-type PD1 is formed and operates without problems. I was able to confirm.

また、図２で示した駆動回路部２１を用いてイメージセンサＪ４を光を当てない状態で駆動したところ暗電流量は実施例３のイメージセンサＪ３とほぼ同程度であることが確認できた。   Further, when the image sensor J4 was driven without applying light using the drive circuit unit 21 shown in FIG. 2, it was confirmed that the amount of dark current was substantially the same as that of the image sensor J3 of Example 3.

（実施例５）
実施例１で製造したイメージセンサＪ１のパッシベーション層１２９に重ねて、図１（ｄ）に示す通り、シンチレーター１３１を設けた。蛍光体として沃化セシウム（ＣｓＩ）を真空蒸着により形成し、更にパッシベーション層１３３を積層した。このようにして、イメージセンサＪ１にシンチレーターを有するイメージセンサＪ５を作製した。このイメージセンサＪ５に、図２（ａ）で示すゲートドライバＩＣ６が実装された基板及び読み出しＩＣ７が実装された基板から構成される駆動回路部２１を接続することで撮像装置とした。 (Example 5)
A scintillator 131 was provided so as to overlap the passivation layer 129 of the image sensor J1 manufactured in Example 1 as shown in FIG. Cesium iodide (CsI) was formed as a phosphor by vacuum deposition, and a passivation layer 133 was further laminated. Thus, an image sensor J5 having a scintillator in the image sensor J1 was produced. The image sensor J5 is connected to a drive circuit unit 21 composed of a substrate on which the gate driver IC 6 shown in FIG. 2A is mounted and a substrate on which the readout IC 7 is mounted.

図２で示した駆動回路部２１を用いてイメージセンサＪ５を駆動しながらＸ線を暴射したところ読み出しＩＣより信号が出力され問題なく動作することが確認できた。   When driving the image sensor J5 using the drive circuit unit 21 shown in FIG. 2 and radiating X-rays, it was confirmed that a signal was output from the readout IC and it operated without any problem.

実施の形態の例として、ガラス基板の上に読み出し用ＴＦＴとＰＩＮ型ＰＤとで構成される１画素の断面で撮像装置が製造される工程を模式的に示す図である。As an example of the embodiment, it is a diagram schematically illustrating a process in which an imaging device is manufactured with a cross section of one pixel including a readout TFT and a PIN type PD on a glass substrate. ＰＩＮ型ＰＤと読み出し用ＴＦＴとで構成される画素がマトリクス状に複数個配置されたイメージセンサ及び駆動回路部を備えた撮像装置を模式的に示す回路図及び動作例を説明するタイミングチャートである。FIG. 7 is a circuit diagram schematically showing an image pickup apparatus including an image sensor and a drive circuit unit in which a plurality of pixels each composed of a PIN type PD and a readout TFT are arranged in a matrix, and a timing chart for explaining an operation example. . 実施の形態の例として、ガラス基板の上に読み出し用ＴＦＴとＰＩＮ型ＰＤとで構成される１画素の断面で撮像装置が製造される工程を模式的に示す図である。As an example of the embodiment, it is a diagram schematically illustrating a process in which an imaging device is manufactured with a cross section of one pixel including a readout TFT and a PIN type PD on a glass substrate. 実施の形態の例として、ガラス基板の上に読み出し用ＴＦＴとＰＩＮ型ＰＤとで構成される１画素の断面で撮像装置が製造される工程を模式的に示す図である。As an example of the embodiment, it is a diagram schematically illustrating a process in which an imaging device is manufactured with a cross section of one pixel including a readout TFT and a PIN type PD on a glass substrate. 実施の形態の例として、ガラス基板の上に読み出し用ＴＦＴとＰＩＮ型ＰＤとで構成される１画素の断面で撮像装置が製造される工程を模式的に示す図である。As an example of the embodiment, it is a diagram schematically illustrating a process in which an imaging device is manufactured with a cross section of one pixel including a readout TFT and a PIN type PD on a glass substrate. ガラス基板の上に形成された半導体層を有するＰＩＮ型光電変換素子及び薄膜トランジスタを含む１画素の断面構造の従来例を模式的に示す図である。It is a figure which shows typically the prior art example of the cross-sectional structure of 1 pixel containing the PIN type photoelectric conversion element and thin film transistor which have the semiconductor layer formed on the glass substrate. ガラス基板の上に形成された半導体層を有するＰＩＮ型光電変換素子及び薄膜トランジスタを含む１画素の断面構造の従来例を模式的に示す図である。It is a figure which shows typically the prior art example of the cross-sectional structure of 1 pixel containing the PIN type photoelectric conversion element and thin film transistor which have the semiconductor layer formed on the glass substrate.

符号の説明Explanation of symbols

１ ＰＩＮ型ＰＤ
２ 読み出し用ＴＦＴ
２０ イメージセンサ
１００ 絶縁性基板
１０３ ゲート電極
１０５ ゲート絶縁層
１０７ 半導体層
１０９ オーミックコンタクト層
１１１ ソース電極
１１２ ドレイン電極
１１５、１２９、１３３ パッシベーション層
１１７ コンタクトホール
１１９ 画素電極
１２１ Ｎ型半導体層
１２３ Ｉ型半導体層
１２５ Ｐ型半導体層
１２７ 共通電極
１３１ 蛍光体層 1 PIN type PD
2 Reading TFT
20 Image sensor 100 Insulating substrate 103 Gate electrode 105 Gate insulating layer 107 Semiconductor layer 109 Ohmic contact layer 111 Source electrode 112 Drain electrode 115, 129, 133 Passivation layer 117 Contact hole 119 Pixel electrode 121 N-type semiconductor layer 123 I-type semiconductor layer 125 P-type semiconductor layer 127 Common electrode 131 Phosphor layer

Claims (10)

Ｉ型半導体の両側が電極で挟まれて成る光電変換素子において、
前記電極の一方が前記Ｉ型半導体をＮ型半導体にするドーパントを含み、該ドーパントの移行により形成されるＮ型半導体層を有する構成、及び、前記電極の他方が前記Ｉ型半導体をＰ型半導体にするドーパントを含み、該ドーパントの移行により形成されるＰ型半導体層を有する構成、の少なくとも一方の構成を有することを特徴とする光電変換素子。 In a photoelectric conversion element in which both sides of an I-type semiconductor are sandwiched between electrodes,
One of the electrodes includes a dopant that makes the I-type semiconductor an N-type semiconductor, has an N-type semiconductor layer formed by migration of the dopant, and the other of the electrodes makes the I-type semiconductor a P-type semiconductor The photoelectric conversion element characterized by having at least one structure of the structure which has the P-type semiconductor layer formed by transfer of this dopant including the dopant to make. 前記ドーパントを含む前記電極の大きさは、該電極が接する前記Ｉ型半導体の面より小さいことを特徴とする請求項１に記載の光電変換素子。 The photoelectric conversion element according to claim 1, wherein a size of the electrode including the dopant is smaller than a surface of the I-type semiconductor with which the electrode is in contact. 請求項１又は２に記載の光電変換素子と該光電変換素子による電荷に基づく信号を読み出す基板の上に設けられた薄膜トランジスタとからなる画素を備え、
前記光電変換素子は、前記薄膜トランジスタの上に積層されて電気的に接続されていることを特徴とする撮像装置。 A pixel comprising the photoelectric conversion element according to claim 1 or 2 and a thin film transistor provided on a substrate for reading a signal based on a charge by the photoelectric conversion element,
The photoelectric conversion element is stacked on the thin film transistor and electrically connected thereto. 基板の上に設けられた請求項１又は２に記載の光電変換素子と該光電変換素子による電荷に基づく信号を読み出す基板の上に設けられた薄膜トランジスタとからなる画素を備え、
前記光電変換素子は、前記薄膜トランジスタの上に重ねて貼り合わせて電気的に接続されていることを特徴とする撮像装置。 A pixel comprising: a photoelectric conversion element according to claim 1 or 2 provided on a substrate; and a thin film transistor provided on a substrate for reading a signal based on a charge by the photoelectric conversion element.
The image pickup device, wherein the photoelectric conversion element is electrically connected by being laminated on the thin film transistor. 基板の同一の面上に、請求項１又は２に記載の光電変換素子と該光電変換素子による電荷に基づく信号を読み出す薄膜トランジスタとからなる画素を備え、
前記光電変換素子と前記薄膜トランジスタとは、接続電極を介して電気的に接続されていることを特徴とする撮像装置。 A pixel comprising the photoelectric conversion element according to claim 1 and a thin film transistor that reads a signal based on a charge by the photoelectric conversion element, on the same surface of the substrate,
The imaging device, wherein the photoelectric conversion element and the thin film transistor are electrically connected through a connection electrode. 基板の同一の面上に、請求項１又は２に記載の光電変換素子と該光電変換素子による電荷に基づく信号を読み出す薄膜トランジスタとからなる画素を備え、
前記薄膜トランジスタが有するソース電極及びドレイン電極は、前記光電変換素子が有する前記ドーパントを含む前記電極と同一材料からなり、且つ前記ソース電極又は前記ドレイン電極の一方と前記ドーパントを含む前記電極とは一体であることを特徴とする撮像装置。 A pixel comprising the photoelectric conversion element according to claim 1 and a thin film transistor that reads a signal based on a charge by the photoelectric conversion element, on the same surface of the substrate,
The source electrode and the drain electrode included in the thin film transistor are made of the same material as the electrode including the dopant included in the photoelectric conversion element, and one of the source electrode or the drain electrode and the electrode including the dopant are integrated. There is an imaging apparatus. 複数の前記画素が２次元マトリクス状に配置してあることを特徴とする請求項３乃至６の何れか一項に記載の撮像装置。 The imaging apparatus according to claim 3, wherein the plurality of pixels are arranged in a two-dimensional matrix. 請求項３乃至７の何れか一項に記載の撮像装置に放射線を光に変換する波長変換手段が設けてあることを特徴とする放射線撮像装置。 8. A radiation imaging apparatus comprising: the imaging apparatus according to claim 3; and wavelength conversion means for converting radiation into light. Ｉ型半導体の両側が電極で挟まれて成る光電変換素子の製造方法において、
前記Ｉ型半導体をＮ型半導体にするドーパントを含む第１の電極を形成し、該ドーパントを移行させてＮ型半導体層を有する工程、及び、前記Ｉ型半導体をＰ型半導体にするドーパントを含む第２の電極を形成し、該ドーパントを移行させてＰ型半導体層を有する工程の少なくとも一方の工程を有することを特徴とする光電変換素子の製造方法。 In a method for manufacturing a photoelectric conversion element in which both sides of an I-type semiconductor are sandwiched between electrodes,
Forming a first electrode containing a dopant that makes the I-type semiconductor an N-type semiconductor, transferring the dopant to have an N-type semiconductor layer, and a dopant making the I-type semiconductor a P-type semiconductor A method for manufacturing a photoelectric conversion element, comprising: forming a second electrode; transferring at least one of the steps of transferring the dopant and having a P-type semiconductor layer. 基板の上にゲート電極と絶縁膜と半導体層とソース電極及びドレイン電極とを備えた薄膜トランジスタと、Ｉ型半導体の両側が電極で挟まれて成る光電変換素子と、を備えた撮像装置の製造方法において、
前記Ｉ型半導体をＮ型半導体にするドーパントを含む第１の電極を形成し、該ドーパントを移行させてＮ型半導体層を有する工程、及び、前記Ｉ型半導体をＰ型半導体にするドーパントを含む第２の電極を形成し、該ドーパントを移行させてＰ型半導体層を有する工程の少なくとも一方の工程を有し、前記第１の電極又は前記第２の電極を形成すると同時に前記第１の電極又は前記第２の電極と同一材料で前記ソース電極及び前記ドレイン電極を形成することを特徴とする撮像装置の製造方法。 Method for manufacturing an imaging device, comprising: a thin film transistor including a gate electrode, an insulating film, a semiconductor layer, a source electrode, and a drain electrode on a substrate; and a photoelectric conversion element having both sides of an I-type semiconductor sandwiched between electrodes In
Forming a first electrode containing a dopant that makes the I-type semiconductor an N-type semiconductor, transferring the dopant to have an N-type semiconductor layer, and a dopant making the I-type semiconductor a P-type semiconductor Forming at least one step of forming a second electrode and transferring the dopant to have a P-type semiconductor layer, and simultaneously forming the first electrode or the second electrode, the first electrode; Alternatively, the method for manufacturing an imaging device is characterized in that the source electrode and the drain electrode are formed of the same material as the second electrode.
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