JP2007258332A - 光電変換素子、光電変換素子の製造方法、撮像装置、撮像装置の製造方法及び放射線撮像装置 - Google Patents

光電変換素子、光電変換素子の製造方法、撮像装置、撮像装置の製造方法及び放射線撮像装置 Download PDF

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【課題】暗電流を少なくすることで画質が良く、生産効率の良い光電変換素子、この光電変換素子を用いた撮像装置及び放射線撮像装置を提供する。
【解決手段】Ｉ型半導体の両側が電極で挟まれて成る光電変換素子において、前記電極の一方が前記Ｉ型半導体をＮ型半導体にするドーパントを含み、該ドーパントの移行により形成されるＮ型半導体層を有する構成、及び、前記電極の他方が前記Ｉ型半導体をＰ型半導体にするドーパントを含み、該ドーパントの移行により形成されるＰ型半導体層を有する構成、の少なくとも一方の構成を有する。
【選択図】図１

Description

本発明は、光電変換素子、光電変換素子の製造方法、撮像装置、撮像装置の製造方法及び放射線撮像装置及び放射線撮像装置に関する。
近年、画像を電気信号として取得する方法として、ＣＣＤイメージセンサやＣＭＯＳイメージセンサが広く使われている。これらの多くは、シリコン等の結晶基板上に製造されているため、撮像エリアは、結晶基板のサイズで制限されることになる。
一方、例えば、光源にＸ線を使用する医療・検査関連分野において、大面積の撮像エリアを有するイメージセンサに対する需要が高まってきている。例えば、医療業界において、人体の胸部のＸ線画像を放射線写真フィルムを介さず直接電気信号として得る手段として、放射線を蛍光体によって放射線の強度に比例した可視光に変換し、それを光電変換素子を用いて電気信号に変換することの出来る半導体センサを用い、変換された電気信号を、薄膜トランジスタを用いた回路で読み出すフラットパネルディテクタ（以下、ＦＰＤと称する。）と呼ばれる放射線撮像装置がある。こうした大面積の撮像装置は、半導体膜をガラス等の基板上に堆積させるなどの方法で製造される。
ガラス基板の上に形成された半導体膜を有するＰＩＮ型光電変換素子及び薄膜トランジスタを含む画素を複数有するイメージセンサの１画素の断面構造の例を模式的に図６及び図７に示す。
図６において、６０１はガラス基板、６０３はゲート電極、６０５はゲート絶縁膜を含む絶縁層、６０７は半導体層、６０９はオーミックコンタクト層、６１１はソース電極、６１２はドレイン電極、６１７画素電極、６１９はＮ型半導体層、６２１はＩ型半導体層、６２３はＰ型半導体層、６２５は共通電極、６１５及び６２７はパッシベーション膜である。また、図７において、７０１はガラス基板、７０３はゲート電極、７０５はゲート絶縁膜を含む絶縁層、７０７は半導体層、７０９はオーミックコンタクト層、７１１はソース電極、７１２はドレイン電極、７１５は接続電極、７１７画素電極、７１９はＮ型半導体層、７２１はＩ型半導体層、７２３はＰ型半導体層、７２５は共通電極、７２７及び７２９はパッシベーション膜である。
図６及び図７にそれぞれ示す画素は、光を電荷に変換するためのＰＩＮ型光電変換素子６Ｂ及び７Ｂと、電荷による電気信号を読み出すためのスイッチング素子である薄膜トランジスタ６Ａ及び７Ａとで構成される。この画素を２次元マトリクス状に配置することで撮像装置を構成することができ、また、図６及び図７の上部、例えば、図６のパッシベーション膜６２７の上に、放射線であるＸ線を光に変えるシンチレーターを設けることで、上述のＦＰＤを構成することが出来る。
上述の光電変換素子６Ｂ及び７Ｂは、画素毎に電気的に十分に分離されていることが要望されている。光電変換素子６Ｂ及び７Ｂが電気的に分離されることで画素毎に入る光による電荷のみを薄膜トランジスタを通じて撮層装置の外に出力することができるため、撮層装置を構成する画素数に見合った十分な解像力が確保される。
光電変換素子６Ｂ及び７Ｂを画素毎に電気的に分離する方法として、図６に示すような、ガラス基板６０１の上に形成された薄膜トランジスタ６Ａで構成される読み出し回路の上に光電変換素子６Ｂが積層されてなる画素の場合、光電変換素子６Ｂを構成する少なくとも画素電極６１７側の抵抗の低いＮ型半導体層６１９を独立した状態とすることで画素毎の電気的な分離を実現している。
また、図７に示すガラス基板７０１の同じ面上に薄膜トランジスタ７Ａで構成される読み出し回路と光電変換素子７Ｂとでなる画素の場合、光電変換素子７Ｂを積層された光電変換膜をエッチングして物理的に分離した状態に形成することで画素毎の電気的な分離を実現している。
また、光電変換素子の感度は高いことが要望されている。これは、上述のＦＰＤを例にすれば、Ｘ線の人体への暴射量を少なくすることで人体へ影響を抑えることが可能となり、また解像度と相まって画質をよくすることで診断に十分な情報を提供出来ることになるからである。こうした高い感度の要望に応えるためには、光電変換素子から発生するノイズを低減することが必要である。
図６に示すような薄膜トランジスタで構成される読み出し回路の上に光電変換素子が積層された画素を有する放射線撮像装置の例として、以下がある。放射線を光に変換する波長変換手段と、放射線を電荷に変換すると共に波長変換手段からの光を電荷に変換する電荷変換手段と、電荷変換手段で変換された電荷を蓄積する蓄積手段と、蓄積手段に蓄積された電荷に基づく信号を読み出す読出手段と、読出手段で読み出された電荷を出力する出力線とを備えた構成をし、電荷変換手段を、少なくとも絶縁性基板に形成すると共に、電荷蓄積手段、読出手段、出力線を、絶縁性基板の一面に形成し、波長変換手段を、電荷変換手段に積層すると共に、電荷変換手段を、絶縁性基板における電荷蓄積手段、読出手段、出力線の形成面に積層し、電荷変換手段と絶縁性基板上の電荷蓄積容量を、接続電極を介して電気的に接続してある（特許文献１参照）。
特開２００２−１４８３４２号公報
ＦＰＤ等の撮像装置が有する画素を構成する光電変換素子をエッチングや膜形成を伴って半導体層を形成することで製造する場合、エッチングされた表面及び薄膜形成において不連続となる境界は、格子が不連続となることから生じる欠陥や不純物の混入が生じ易い。こうした欠陥や不純物の混入は、ノイズとなる暗電流が増加する要因となる。
例えば、図６に示すＰＩＮ型光電変換素子６Ｂの作製おいては、作製途中に一旦真空成膜装置から取り出し、フォトリソグラフィー処理とエッチング処理によりＮ型半導体層６１９のパターニングを実施する必要がある。このパターニング工程により、ＰＩＮ型光電変換素子６Ｂを構成する半導体層の成膜が不連続となる界面が生じ、この界面で欠陥や不純物の混入が生じる。このような欠陥や不純物の混入により画像の電気信号に重畳するノイズとなる暗電流が増加する。
一方、図７に示すＰＩＮ型光電変換素子７ＢはＰ型半導体層７２３、Ｉ型半導体層２７５及びＮ型半導体層７１９と連続成膜することが可能であるが、ＰＩＮ型光電変換素子７Ｂを物理的に分離するためのエッチング処理により形成されたＰＩＮ型光電変換素子の側面において格子の欠陥が生じることで、側面リーク電流が発生し、このリーク電流が暗電流となる。
また、特許文献１において、光電変換手段を構成する半導体層にバンドギャップが１ｅＶ以上の半導体材料を使用することにより暗電流を低減することが記載されてあるが、画素形成において生じる格子の欠陥や不純物の混入に関する記載はない。
本発明は、上記の課題を鑑みてなされたものであって、その目的とするところは、暗電流を少なくすることで画質が良く、生産効率の良い光電変換素子、この光電変換素子を用いた撮像装置及び放射線撮像装置を提供することである。
上記の課題は、以下の構成により解決される。
１． Ｉ型半導体の両側が電極で挟まれて成る光電変換素子において、
前記電極の一方が前記Ｉ型半導体をＮ型半導体にするドーパントを含み、該ドーパントの移行により形成されるＮ型半導体層を有する構成、及び、前記電極の他方が前記Ｉ型半導体をＰ型半導体にするドーパントを含み、該ドーパントの移行により形成されるＰ型半導体層を有する構成、の少なくとも一方の構成を有することを特徴とする光電変換素子。
２． 前記ドーパントを含む前記電極の大きさは、該電極が接する前記Ｉ型半導体の面より小さいことを特徴とする１に記載の光電変換素子。
３． １又は２に記載の光電変換素子と該光電変換素子による電荷に基づく信号を読み出す基板の上に設けられた薄膜トランジスタとからなる画素を備え、
前記光電変換素子は、前記薄膜トランジスタの上に積層されて電気的に接続されていることを特徴とする撮像装置。
４． 基板の上に設けられた１又は２に記載の光電変換素子と該光電変換素子による電荷に基づく信号を読み出す基板の上に設けられた薄膜トランジスタとからなる画素を備え、
前記光電変換素子は、前記薄膜トランジスタの上に重ねて貼り合わせて電気的に接続されていることを特徴とする撮像装置。
５． 基板の同一の面上に、１又は２に記載の光電変換素子と該光電変換素子による電荷に基づく信号を読み出す薄膜トランジスタとからなる画素を備え、
前記光電変換素子と前記薄膜トランジスタとは、接続電極を介して電気的に接続されていることを特徴とする撮像装置。
６． 基板の同一の面上に、１又は２に記載の光電変換素子と該光電変換素子による電荷に基づく信号を読み出す薄膜トランジスタとからなる画素を備え、
前記薄膜トランジスタが有するソース電極及びドレイン電極は、前記光電変換素子が有する前記ドーパントを含む前記電極と同一材料からなり、且つ前記ソース電極又は前記ドレイン電極の一方と前記ドーパントを含む前記電極とは一体であることを特徴とする撮像装置。
７． 複数の前記画素が２次元マトリクス状に配置してあることを特徴とする３乃至６の何れか一つに記載の撮像装置。
８． ３乃至７の何れか一つに記載の撮像装置に放射線を光に変換する波長変換手段が設けてあることを特徴とする放射線撮像装置。
９． Ｉ型半導体の両側が電極で挟まれて成る光電変換素子の製造方法において、
前記Ｉ型半導体をＮ型半導体にするドーパントを含む第１の電極を形成し、該ドーパントを移行させてＮ型半導体層を有する工程、及び、前記Ｉ型半導体をＰ型半導体にするドーパントを含む第２の電極を形成し、該ドーパントを移行させてＰ型半導体層を有する工程の少なくとも一方の工程を有することを特徴とする光電変換素子の製造方法。
１０． 基板の上にゲート電極と絶縁膜と半導体層とソース電極及びドレイン電極とを備えた薄膜トランジスタと、Ｉ型半導体の両側が電極で挟まれて成る光電変換素子と、を備えた撮像装置の製造方法において、
前記Ｉ型半導体をＮ型半導体にするドーパントを含む第１の電極を形成し、該ドーパントを移行させてＮ型半導体層を有する工程、及び、前記Ｉ型半導体をＰ型半導体にするドーパントを含む第２の電極を形成し、該ドーパントを移行させてＰ型半導体層を有する工程の少なくとも一方の工程を有し、前記第１の電極又は前記第２の電極を形成すると同時に前記第１の電極又は前記第２の電極と同一材料で前記ソース電極及び前記ドレイン電極を形成することを特徴とする撮像装置の製造方法。
本発明によれば、光電変換素子が有するＮ型半導体層及びＰ型半導体層の少なくとも一方は、電極が含んでいるＩ型半導体をＮ型半導体又はＰ型半導体にするドーパントがＩ型半導体に移行することで有することから、先のＮ型半導体層及びＰ型半導体層を形成する工程を別途設ける必要がなく、また、ドーパントの移行により有する先のＮ型半導体層及びＰ型半導体層は、ドーパントを含んでいる電極の面と同じ大きさとすることができる。
よって、例えば、光電変換素子が２次元マトリクス状に配置される様な場合、Ｉ型半導体にドーパントを含む電極を分離して複数設けるだけで、電極毎に分離したＮ型半導体層及びＰ型半導体層を有することができることからＮ型半導体層及びＰ型半導体層を電極毎に分離する工程が不要となり、またＩ型半導体とドーパントの移行により有するＮ型半導体層及びＰ型半導体層との境界を連続とすることができることから格子の欠陥の発生や不純物の混入が抑えられ、これらから生じる暗電流を抑えることができる。
また、例えば、ドーパントを含む電極の面の大きさをこの電極が積層されて形成されるＩ型半導体の面より小さくすることでドーパントの移行により有するＮ型半導体層及びＰ型半導体層の領域を、Ｉ型半導体の面の外周より内側とすることができる。このため、エッチング処理等で物理的にＩ型半導体を分離することで複数の光電変換素子を形成する場合、ドーパントを含む電極の大きさを考慮することで、分離のために格子に欠陥等が生じるＩ型半導体の側面に露出しないようにＮ型半導体層及びＰ型半導体層を有することができる。よって欠陥等から生じる側面リーク電流の発生が抑えられ、側面リーク電流に起因する暗電流を抑えることができる。
上記の効果を有する光電変換素子と薄膜トランジスタとを組み合わせて画素を構成することで撮像装置とすることができる。
光電変換素子と薄膜トランジスタとで画素を構成する際に、薄膜トランジスタが有するソース電極及びドレイン電極の形成を光電変換素子が有するＩ型半導体をＮ型半導体又はＰ型半導体とにするドーパントを含む電極の形成と同時に同一材料で持ってすることで、ソース電極及びドレイン電極が接する薄膜トランジスタを構成する半導体層にオーミックコンタクト層となるＮ型半導体層又はＰ型半導体層を有することができる。
よって、オーミックコンタクト層を設ける工程を不要とすることができる。更にこの場合、光電変換素子を構成するＩ型半導体を、先に形成した電極に積層しドーパントを移行させてＮ型半導体層又はＰ型半導体層を有することができることから、Ｎ型半導体層又はＰ型半導体層を設ける工程も不要とすることができる。
上述の撮像装置に、例えばＸ線等の放射線を光に変換する波長変換手段を加えることで放射線撮像装置とすることができる。
従って、暗電流を少なくすることで画質が良く、また生産効率の良い光電変換素子、この光電変換素子を用いた撮像装置及び放射線撮像装置を提供することができる。
本発明に係わる実施の形態に関した図を用いて説明する。
第１の実施の形態として、絶縁性基板の上に、２次元マトリクス状に読み出し用薄膜トランジスタ（以下、薄膜トランジスタはＴＦＴと称する。）、光電変換素子としてＰＩＮ型フォトダイオード（以下、フォトダイオードはＰＤと称する。）を形成したイメージセンサを有する撮像装置について説明する。
図２（ａ）は、ＰＩＮ型ＰＤ１と読み出し用ＴＦＴ２とで構成される画素がマトリクス状に複数個配置されたイメージセンサ２０及びＰＩＮ型ＰＤ１による電荷を読み出し用ＴＦＴ２を通じて電圧として読み出すための駆動回路部２１を備えた撮像装置２２を模式的に示す回路図である。また、図１は、図２（ａ）に示すイメージセンサ２０を製造する工程を絶縁性基板の上に読み出し用ＴＦＴ２とＰＩＮ型ＰＤ１とで構成される１画素の断面で模式的に示す図である。
図１（ｃ）は、イメージセンサ２０が完成した状態の１画素を示しており、１はＰＩＮ型ＰＤ、２は読み出し用ＴＦＴの部分を示しており、これらが積層された状態で画素が構成されている。
１００はガラス等の絶縁性基板、１０３はゲート電極、１０５はＳｉＮ、ＳｉＯ2等のゲート絶縁層、１０７はアモルファスシリコン（ａ−Ｓｉ）等の半導体層、１０９はオーミックコンタクト層、１１１はソース電極、１１２はドレイン電極、１１５はＳｉＮ、ＳｉＯ2、ＢＣＢ（Ｂｅｎｚｏ Ｃｙｃｌｏ Ｂｕｔｅｎｅ）、ＰＩ（ポリイミド）等のパッシベーション層（平坦化層）、１１７はコンタクトホール、１１９は画素電極、１２１はＮ型半導体層、１２３はａ−Ｓｉ等のＩ型半導体層、１２５はＰ型半導体層、１２７はＩＴＯ、ＳｎＯ2等の透明導電性材料からなる共通電極、１２９はＳｉＮ、ＰＩ（ポリイミド）等のパッシベーション膜である。
ゲート電極１０３、ゲート絶縁膜１０５、半導体層１０７、オーミックコンタクト層１０９，ソース電極１１１及びドレイン電極１１２は読み出し用ＴＦＴ２を構成する。
Ｐ型半導体層１２５、Ｉ型半導体層１２３及びＮ型半導体層１２１は、ＰＩＮ型ＰＤ１を構成している。このＰＩＮ型ＰＤ１の透明電極層１２７はイメージセンサ２０を構成する全てのＰＩＮ型ＰＤにバイアスを印加するための共通電極である。また画素電極１１９と読み出し用ＴＦＴ１のドレイン電極１１２とは、例えば、画素電極１１９と同時に設けることができるコンタクトホール１１７に設けられた電極により接続されている。
次に本実施の形態におけるＰＩＮ型ＰＤを用いた撮像装置の製造に関して図１及び図２を参照して説明する。
絶縁性基板１００の上に、導電層を設け、公知のフォトリソグラフィー（レジスト塗布、露光、現像）及びエッチング処理により、読み出し用ＴＦＴ２のゲート電極１０３及びゲートバス３ａ，３ｂ，・・・３ｃを形成する。
上記のゲート電極１０３及びゲートバス３ａ，３ｂ，・・・３ｃは、導電性材料であれば特に限定されず、電極や配線（バス）としての導電性が十分確保できるものであればよい。例えば、Ａｌ、Ｃｒ、Ａｇ、Ｍｏやこれらにドーピングした材料等を挙げることができる。導電層を形成する方法は、一般的な蒸着法で良く、例えば、真空蒸着やスパッタリング等の方法により形成することができる。
次にゲート絶縁層１０５、ａ−Ｓｉ等の半導体層１０７、オーミックコンタクト層１０９をプラズマＣＶＤ等により順次積層する。オーミックコンタクト層１０９、半導体層１０７をドライエッチング処理することで、読み出し用ＴＦＴ２の島状領域を形成することができる。
次に導電層をスパッタリング法等により積層し、公知のフォトリソグラフィー（レジスト塗布、露光、現像）及びエッチング処理により、読み出し用ＴＦＴ２のソース電極１１１、ドレイン電極１１２、ソースバス４ａ，４ｂ，・・・４ｃを形成する。また、同一レジストにより、オーミックコンタクト層１０９を、ドライエッチング処理にて除去することで、読み出し用ＴＦＴ２のソース電極１１１−ドレイン電極１１２間のギャップ部を形成することができる。
上記のソース電極１１１、ドレイン電極１１２及びソースバス４ａ，４ｂ，・・・４ｃは、導電性材料であれば特に限定されず、電極や配線（バス）としての導電性が十分確保できるものであればよい。例えば、Ａｌ、Ｃｒ、Ａｇ、Ｍｏやこれらにドーピングを加えた材料等が挙げることができる。導電層を形成する方法は、一般的な蒸着法で良く、例えば、真空蒸着やスパッタリング等の方法により形成することができる。
次に、ＳｉＮ、ＳｉＯ2、ＢＣＢ、ＰＩ等の絶縁性のパッシベーション層１１５をプラズマＣＶＤ等により積層する。公知のフォトリソグラフィー処理及びエッチング処理により、コンタクトホール１１７を形成する。これで、図１（ａ）に示す読み出し用ＴＦＴ２が完成するが、製造方法は上述に限定される必要はなく、公知の方法で良い。
次に、図１（ｂ）に示すＰＩＮ型ＰＤ１の画素電極１１９を形成する。画素電極の厚みは、特に限定されることはなく、実用的な観点から１０ｎｍから１０００ｎｍ程度とすれば良く、５０ｎｍから５００ｎｍが好ましい。画素電極１１９は、原料がホストとドーパントとから構成される。ホストは、導電性材料であれば特に限定されることはなく、例えば、金属材料であればＡｌ、Ｃｒ、Ｍｏ、Ａｇ、Ａｇ／Ｚｎ（ＡｇとＺｎとの合金）、Ａｕ、Ａｕ／Ｃｒ（ＡｕとＣｒとの合金）等が挙げられ、また後述の透明電極となる透明導電性材料、例えば、ＩＴＯ（インジウム錫酸化物）等とすることもできる。これらホストにドーピングされるドーパントは、後述のＩ型半導体に拡散（移行）することで、Ｉ型半導体の拡散された部分をＮ型半導体にするものであれば特に限定されることはない。例えば、Ｉ型半導体がIV族の材料、例えば、アモルファスシリコン（ａ−Ｓｉ）であれば、ドーパントをＶ族の、例えば、リン（Ｐ）、窒素（Ｎ）等とすることで、ａ−ＳｉからなるＩ型半導体をＮ型半導体とすることが出来る。また、ＰＩＮ型ＰＤ１を構成する際に積層順を逆にしたい場合等でＩ型半導体をＰ型半導体にする場合は、III族の、例えば、ボロン（Ｂ）、アルミニウム（Ａｌ）等とすることで、ａ−ＳｉからなるＩ型半導体をＰ型半導体とすることが出来る。また、Ｉ型半導体がIII−Ｖ族の材料、例えば、化合物半導体のＧａＡｓであれば、ドーパントをVI族の、例えば、酸素（Ｏ）等、II族の、例えば、亜鉛（Ｚｎ）等とすることで、Ｉ型半導体層（ＧａＡｓ）をそれぞれＮ型半導体、Ｐ型半導体とすることが出来る。
画素電極１１９の形成方法は、まず、画素電極１１９となる導電層を形成する。導電層の形成方法は、特に限定されることはなく、例えば、スパッタリング法、ＣＶＤ法、ＰＬＤ法（パルスレーザー蒸着法）等が挙げられる。例えば、スパッタリング法であれば、ホストとなる原料を含むターゲットを用いて、ドーパントとなる原料を含むガスを導入することで可能となる。
導入するガスとしては、以下が挙げられ、ホストに合わせて適宜選択すればよい。Ｉ型半導体をIV族のａ−Ｓｉとする場合、Ｎ型半導体を形成することができるドーピングガスとしては、Ｖ族元素と炭素、水素、塩素、フッ素などからなる化合物を用いることができる。その例を挙げれば、フォスフィン（ＰＨ3）、トリメチルホスフィン（（ＣＨ3）3Ｐ）、アルシン（ＡｓＨ3）、ジエチルアルシン（（Ｃ2Ｈ5）2ＡｓＨ）、アンモニア（ＮＨ3）などが挙げられる。
また、Ｐ型半導体を形成することができるドーピングガスとしては、III族元素と炭素、水素、塩素、フッ素などからなる化合物を用いることができる。これらの例を掲げれば、ジボラン（Ｂ2Ｈ6）、トリメチルボロン（（ＣＨ3）3Ｂ）、ジメチルアルミニウム（（ＣＨ3）2ＡｌＨ）、トリメチルアルミニウム（（ＣＨ3）3Ａｌ）などが挙げることが出来る。
上述の導電層の形成後、公知のフォトリソグラフィー処理及びエッチング処理により上述の導電層をパターニングすることで画素電極１１９を形成することができる。
次に、Ｉ型半導体層１２３及びＰ型半導体層１２５を形成する。形成方法は、公知の方法で良く、プラズマＣＶＤ法、触媒ＣＶＤ法、ＨＷＣＶＤ法（Ｈｏｔ−Ｗｉｒｅ−ＣＶＤ）等が挙げられる。例えば、ホストをＩＴＯ、導入ガスをフォスフィン（ＰＨ3）として形成してパターニングすることで画素電極１１９を形成した後、Ｉ型半導体層１２３としてＩ型ａ−Ｓｉ層を積層形成した場合、画素電極１１９の上に積層されたＩ型ａ−Ｓｉ層は、画素電極１１９が含むドーパンであるリン（Ｐ）がＩ型ａ−Ｓｉ層に拡散する。従って、リン（Ｐ）が拡散したＩ型ａ−Ｓｉは、Ｎ型ａ−Ｓｉとなることから、Ｉ型ａ−Ｓｉ層１２３のうち、画素電極１１９が接する部分及びその近傍は、Ｎ型ａ−Ｓｉ層１２１となる。また、画素電極１１９が画素毎に分離されている状態にパターニングされていることから、Ｎ型ａ−Ｓｉ層１２１は、画素毎に分離する工程を別途設けることなく、画素ごとに分離されている状態とすることができる。尚、Ｉ型半導体層１２３の厚みは、例えばａ−Ｓｉとする場合、光吸収量から決めれば良く、可視光の範囲（約４００ｎｍ〜７５０ｎｍの範囲）であれば、１００ｎｍから５μｍ程度で良く、３００ｎｍから５００ｎｍの範囲が好ましい。
上述のようにＮ型ａ−Ｓｉ層１２１、Ｉ型ａ−Ｓｉ層１２３及びＰ型ａ−Ｓｉ層１２５を形成することでＰＩＮ型ＰＤ１を完成することができる。
上述のＰＩＮ型ＰＤ１において、Ｐ型ａ−Ｓｉ層１２５、Ｉ型ａ−Ｓｉ層１２３、Ｎ型ａ−Ｓｉ層１２１は、例えば、真空を破って成膜装置の外に取り出し、例えば、エッチング処理等によりＮ型ａ−Ｓｉ層を画素毎に分離した状態にする必要がなく、成膜装置内で連続して成膜され、形成された各層の界面が連続した状態とすることができる。従って、各層の界面での欠陥の発生や不純物の混入を十分に抑えることができることから、暗電流の少ないＰＩＮ型ＰＤ１を形成できることになる。
次に、バイアスの印加を可能とする共通電極１２７をＰ型ａ−Ｓｉ層１２５の上に積層する。共通電極１２７は、光を入射する必要があることから、透明導電性材料であれば特に限定されることはなく、例えば、ＣｕＩ、ＩＴＯ、ＳｎＯ2、ＩＺＯ等の透明導電性材料が挙げられる。また、ＩＤＩＸＯ（商品名、出光興産株式会社製）等非晶質で透明導電膜を作製可能な材料を用いてもよい。これらの透明導電性材料を用いて共通電極１２７を形成する方法は、特に限定されることはなく、公知の蒸着法やスパッタリング法等の方法を用いることができる。
次に、パッシベーション膜１２９を、上述と同様に、更に積層することで、イメージセンサ２０が完成する（図１（ｃ））。更に、イメージセンサ２０と、例えば、フレキシブル基板（図示しない）等を用いて、図２（ａ）に示す様に、ゲートドライバＩＣ６が実装された基板、読み出しＩＣ７が実装された基板等の駆動回路部２１と接続することで、撮像装置２２を完成させることができる。
また、例えば、図１（ｄ）に示す様に、パッシベーション膜１２９の上に放射線を光に変換する波長変換手段であるシンチレーター（蛍光体層）１３１、更にパッシベーション膜１３３を積層形成することで、イメージセンサ２０は、放射線撮像装置に対応可能とすることができる。
シンチレーター１３１は、Ｇｄ2Ｏ2Ｓ，ＣｓＩ（沃化セシウム）等を真空蒸着、ＣＶＤ等で形成することができる。ここではシンチレーターをイメージセンサ２０の上に直接積層しているが、例えば、別途ガラス等の基板の上にシンチレーターを設けてパッシベーション層で保護することでなる蛍光体板（図示しない）を、図１（ｃ）で示すパッシベーション膜１２９まで製造したイメージセンサ２０に貼り合わせた構成とすることもできる。
上述のシンチレーターを有するイメージセンサ２０と、上述と同様に、フレキシブル基板等を用いて、図２（ａ）に示す様に、ゲートドライバＩＣ６が実装された基板及び読み出しＩＣ７が実装された基板と接続し、全体をケースに入れることでＦＰＤを完成することができる。尚、ケース内に内蔵される上述の様なＩＣで、Ｘ線等の放射線の影響を受ける場合は、鉛板等を設けて保護するのが好ましい。
上述のシンチレーターを備えた撮像装置の動作に関して図２を用いて説明する。撮像装置２２は、放射線を可視光に変換する蛍光体層（図示しない）と、可視光を電気信号に変換する光電変換素子であるＰＩＮ型ＰＤ、ＴＦＴを用いた読み出し回路を絶縁性基板の上に形成したイメージセンサ２０及び駆動回路部２１との組み合わせで構成される。
図２（ａ）において、１はＰＩＮ型ＰＤ、２は読み出し用ＴＦＴで、読み出し用ＴＦＴ２のソースはソースバス４ａ，４ｂ，・・・４ｃへ接続され、ドレインはＰＩＮ型ＰＤ１のカソードに接続され、ゲートはゲートバス３ａ，３ｂ，・・・３ｃへ接続されている。ＰＩＮ型ＰＤ１のアノードはバイアス線５に接続され、バイアス線５はバイアス電源８に接続され、負のバイアス電圧が印加されている。ゲートバス３ａ，３ｂ，・・・３ｃは、それぞれゲートドライバＩＣ６の出力端子Ｇ1，Ｇ2，・・・ＧNに接続され、ソースバス４ａ，４ｂ，・・・４ｃは、それぞれ読み出しＩＣ７の出力端子Ｓ1，Ｓ2，・・・ＳMに接続されている。このイメージセンサ２０は、ＰＩＮ型ＰＤ１および読み出し用ＴＦＴ２のそれぞれ１個の組み合わせで１つの画素を形成し、合わせてＮ行×Ｍ列の画素を有している。
ゲートドライバＩＣ６はその出力端子Ｇ1，Ｇ2，・・・ＧNにゲートバス３ａ，３ｂ，・・・３ｃが接続されており、正の電圧を順に出力しゲートバス３ａ，３ｂ，・・・３ｃを走査する。読み出しＩＣ７はその出力端子Ｓ1，Ｓ2，・・・ＳMにソースバス４ａ，４ｂ，・・・４ｃが接続されており、正の電圧を出力する。また、読み出しＩＣ７の出力端子Ｓ1，Ｓ2，・・・ＳMには、それぞれ電荷−電圧変換回路を備えており、ソースバス４ａ，４ｂ，・・・４ｃに流れ出した電荷の量を電圧に変換する機能を有している。
蛍光体層（図示しない）は、上述のイメージセンサ２０を覆い、蛍光体層で発生した可視光がＰＩＮ型ＰＤ１に入射するように構成されている。
撮像装置２２の動作を、図２（ａ）に示す回路図、及び図２（ｂ）に示すタイミングチャートを用いて説明する。図２（ｂ）で１１，１２，１３は、それぞれゲートドライバＩＣ６の出力端子Ｇ1，Ｇ2，・・・ＧNの電圧を示す。ゲートバス３ａ，３ｂ，・・・３ｃがハイになるとそのゲート線に接続されているＴＦＴ２がすべてオン状態となる。このとき、読み出しＩＣ７の出力端子Ｓ1，Ｓ2，・・・ＳMからは正の電圧がソースバス４ａ，４ｂ，・・・４ｃに出力されているため、オンしたＴＦＴ２に接続されているＰＩＮ型ＰＤ１は逆バイアスされ、ＰＩＮ型ＰＤ１の容量には電荷が充電される。このときＰＩＮ型ＰＤ１に流れ込む充電電流、すなわち読み出しＩＣ７の出力端子Ｓ1，Ｓ2，・・・ＳMからソースバス４ａ，４ｂ，・・・４ｃに流れ込む電荷は、読み出しＩＣ７で電荷−電圧変換され、電圧として読み出される。ゲートバス３ａ，３ｂ，・・・３ｃがロウになると、そのゲート線に接続されているＴＦＴ２はすべてオフし、そのＴＦＴ２に接続されているＰＩＮ型ＰＤ１の充電された電荷は保持される。
図２（ｂ）で初期化走査と示された期間は、放射線像の撮影に備えて、すべての光電変換素子１を充電するための走査期間である。図２（ｂ）の１４は放射線の曝射を示し、ハイになっている期間が放射線の曝射が行われている期間を示す。図２（ｂ）に示すように、放射線の曝射は、撮像装置９の初期化走査の終了後に行われる。放射線が曝射されると、放射線の照射を受けた蛍光体層が蛍光を発し、この蛍光を受光したＰＩＮ型ＰＤ１は、その中で電子−ホール対が発生し、充電されていた電荷を放電する。このため、ＰＩＮ型ＰＤ１に充電されていた電荷は、受光量に応じて発生した電子−ホール対の分だけ減少する。
放射線の曝射に続いて、図２（ｂ）に示す読み出し走査が行われる。読み出し走査の時、読み出しＩＣ７から読み出される電荷−電圧変換された電圧は、放射線曝射の時、光電変換素子１から放電により消滅した電荷に相当する。従って、蛍光体層に入射した放射線による画像が、電圧として二次元的に読み出すことができる。
図２（ｂ）のＴｉは積分期間を示しており、蛍光体層から発生した可視光による電子−ホール対がこの期間においてＰＩＮ型ＰＤ１で積分される。従って、積分期間Ｔｉは、放射線の曝射期間および蛍光体層の発光期間を含むようにするのが好ましく、また、例えば蛍光体層を設けていない場合、可視光による露光期間も同じとするのが好ましい。
第２の実施の形態として、絶縁性基板の上に読み出し用ＴＦＴを形成し、別のガラス基板の上にＰＩＮ型ＰＤを形成した後、両者を重ねて貼り合わせることでなる撮像装置について説明する。
図３（ｃ）は、イメージセンサ３０が完成した状態の１画素を示している。１は基板２０３の上に形成されているＰＩＮ型ＰＤ、２は基板１００の上に形成されている読み出し用ＴＦＴであり、イメージセンサ３０は、ＰＩＮ型ＰＤ１と読み出し用ＴＦＴ２とが重ねて貼り合わせた状態で構成されている。尚、図３で示す図１と同じ符号は、同じものを示している。
次に撮像装置の製造に関して図３を参照して説明する。まず、読み出し用ＴＦＴを絶縁性基板１００の上に形成し、これをＴＦＴ基板部３Ａとする。ＴＦＴ基板部３Ａは、図３（ａ−１）が図１（ａ）と同じであり、第１の実施の形態で説明したパッシベーション膜１１５を形成後、コンタクトホール１１７を設けるまでは同じとすることができる。
この後、コンタクトホール１１７に読み出し用ＴＦＴ２を設けたＴＦＴ基板部３Ａ（図３（ａ−２））と後述のＰＩＮ型ＰＤ１を設けたＰＤ基板部３Ｂ（図３（ｂ−３））とを電気的に接続するためのバンプ（突起電極）２０１を形成する。
次に、ＰＩＮ型ＰＤを別のガラス等の透明な絶縁性基板２０３の上に形成する。絶縁性基板２０３の上にＰＩＮ型ＰＤにバイアスを印加するための共通電極となる透明電極１２７、Ｐ型半導体層１２５、Ｉ型半導体層１２３を積層して設ける（図３（ｂ−１））。これに関しては、積層順が異なるだけで、第１の実施の形態で示したものと同じとすることができる。
次に、画素電極１１９をＩ型半導体層１２３の上に形成する。Ｉ型半導体層１２３の上にリフトオフを行うためのレジストを塗布し、公知のフォトリソグラフィー処理及びエッチングを行い、画素電極１１９を形成するためのレジストのパターニングを行う。この後、画素電極１１９となる導電膜を形成した後、リフトオフすることで画素電極１１９を形成する（図３（ｂ−２））。この導電膜は、第１の実施の形態で説明した画素電極１１９と同じホストとドーパントとから構成されており、Ｉ型半導体層１２３の上に画素電極１１９を形成することで、第１の実施の形態と同じく、画素電極１１９が有するドーパントが拡散され、Ｉ型半導体をＮ型半導体にすることが出来る。従って、ＰＩＮ型ＰＤ１を完成することができる。
次に、画素電極１１９の上にパッシベーション膜２０７を設けた後、バンプ（突起電極）２０５を設ける。これでＰＤ基板部３Ｂを完成することができる（図３（ｂ−３））。パッシベーション膜２０７は、特に限定することはなく、例えば、パッシベーション膜１２９と同じとして良い。
次に、先に製造したＴＦＴ基板部３Ａのドレイン電極１１２とＰＤ基板部３Ｂの画素電極１１９とをバンプ２０１と２０５とを電気的に接続してイメージセンサ３０を完成することができる（図３（ｃ））。
バンプ２０１及び２０５は、インジウム（Ｉｎ）、金（Ａｕ）又は導電性樹脂等で形成される突起状の電極であり、両バンプ間を結合する方法は、電気的に接続されていれば良く、例えば、導電性樹脂の場合、加熱及び／又は紫外線照射や、またインジウム（Ｉｎ）等の低融点材料では加熱溶着、また、接触した状態で樹脂を流し込むことで固定するといった方法を挙げることができる。
尚、シンチレーター、図２で示したＩＣ６及びＩＣ７が実装されている基板等から構成される駆動回路部２１とイメージセンサ３０とで構成される撮像装置に関しては、第１の実施の形態と同様となる。
第３の実施の形態として、絶縁性基板の同一面の上に読み出し用ＴＦＴとＰＩＮ型ＰＤを形成してなる撮像装置について図４を参照して説明する。尚、図４で示す図１と同じ符号は、同じものを示している。
図４（ａ）は、第１の実施の形態と同様に形成された読み出し用ＴＦＴ２を示している。すなわち、１００はガラス等の絶縁性基板、１０３はゲート電極、１０５はゲート絶縁層、１０７はａ−Ｓｉ等の半導体層、１０９はオーミックコンタクト層、１１１はソース電極、１１２はドレイン電極である。ここで、ＰＩＮ型ＰＤを基板１００の上に形成するため、ソース電極１１１及びドレイン電極１１２の形成と同時にＰＩＮ型ＰＤ１の共通電極３０１も形成する。
次に、ＰＩＮ型ＰＤ１を構成するためのＰ型半導体層１２５、Ｉ型半導体層１２３を共通電極３０１の上に形成する。形成方法は、特に限定されることはなく、例えば、第１の実施の形態と同様にプラズマＣＶＤ法等を用いて各半導体層を積層形成した後、公知のフォトリソグラフィー処理及びエッチング処理を行い、図４（ｂ）に示す様にＰ型半導体層１２５、Ｉ型半導体層１２３を画素となる形状に形成することができる。
次に、画素電極３０３を形成する（図４（ｃ））。画素電極３０３は、第１の実施の形態の画素電極１１９と同じく、ホストとドーパントとから構成される。また、画素電極３０３の大きさは、画素電極３０３を積層するＩ型半導体層１２３の上部の面の大きさより小さくすることが好ましい。Ｉ型半導体層１２３の上部の面の外周と画素電極３０３の外周との距離は、拡散されるドーパントの元素が到達しない距離とするのが好ましく、１μｍ以上とするのが好ましく、５μｍ以上とするのがより好ましい。
Ｉ型半導体層１２３の上に画素電極３０３を形成することで、Ｉ型ａ−Ｓｉ層１２３において、画素電極３０３が接する部分及びその近傍は、Ｎ型ａ−Ｓｉ層１２１にすることができる。従って、Ｐ型半導体層１２５の上にＩ型半導体層１２３が積層され、Ｉ型半導体層１２３の上部にＮ型ａ−Ｓｉ層１２１が形成されることで、ＰＩＮ型ＰＤ１を完成することができる。
上述のようにＰＩＮ型ＰＤ１を形成することで、第１の実施の形態と同様に、Ｐ型ａ−Ｓｉ層、Ｉ型ａ−Ｓｉ層、Ｎ型ａ−Ｓｉ層は、連続して成膜されることになり、形成される各層の界面が連続した状態とすることができる。よって、各層の界面での欠陥の発生や不純物の混入を十分に抑えることができることから、暗電流の少ないＰＩＮ型ＰＤ１を形成できることになる。
また、画素電極３０３にドープされたドーパントが拡散することで形成されるＮ型ａ−Ｓｉ層は、画素電極３０３の大きさを画素電極３０３が積層されるＩ型半導体層１２３の上部の面より小さくすることで、結晶構造が不完全となっているＰＩＮ型ＰＤ１のエッチングされた側面に面していない状態とすることができる。従って、ＰＩＮ型ＰＤ１を形成している側面からのリーク電流を抑えることが可能となり、その結果、暗電流の少ないＰＩＮ型ＰＤ１を形成できることになる。
画素電極３０３を形成した後、パッシベーション膜３０７、画素電極３０３とドレイン電極１１２とを接続する接続電極３０９、読み出し用ＴＦＴ２とＰＩＮ型ＰＤ１とを保護するパッシベーション膜１１５を設けることでイメージセンサ４０を完成することができる（図４（ｄ））。
尚、シンチレーター、図２で示したＩＣ６及びＩＣ７が実装されている基板等から構成される駆動回路部２１とイメージセンサ４０とで構成される撮像装置の動作に関しては、第１の実施の形態と同様となる。
第４の実施の形態として、Ｉ型半導体層の両側にＩ型半導体層をＰ型半導体層及びＮ型半導体層とすることが出来るドーパンがドーピングされた電極を設けることでＰＩＮ型ＰＤを形成することに関して説明する。
図５（ａ）は、ガラス等の絶縁性基板１００の上に、第１の実施の形態と同様に、ゲート電極１０３、ゲート絶縁層１０５、ａ−Ｓｉ等の半導体層１０７を形成する。その後、ＳｉＮ、ＳｉＯ2等のエッチングストップ層５０１を設ける（図５（ａ））。
次に、導電層５０３を設け（図５（ｂ））、その後、公知のフォトリソグラフィー処理及びエッチング処理を行いソース電極５０３ｓ、ドレイン電極５０３ｄ及びＰＩＮ型ＰＤの画素電極５０３Ｋを形成する（図５（ｃ））。この導電層５０３を、第１の実施の形態の画素電極１１９と同様に、ホストとドーパンとから構成する、例えば、リン（Ｐ）をドーパンとすることで、ソース電極５０３ｓ及びドレイン電極５０３ｄに接する半導体層１０７に、Ｎ型半導体層５０５を形成することができることになり、この結果、このＮ型半導体層５０５が第１の実施の形態で形成したオーミックコンタクト層１０９と同じ機能である、ソース電極及びドレイン電極と半導体層１０７との接触抵抗を小さくする機能を果たすことができる。従って、オーミックコンタクト層を形成する工程を別途設ける必要がなく、製造を容易にすることができる。
尚、絶縁材でなるエッチングストップ層５０１があるため、導電層５０３が半導体層１０７に接触することができないため、読み出し用ＴＦＴにおいてチャネル形成される部分は、ドーパントの拡散はなされない。よって、読み出し用ＴＦＴ２はこれまで説明した他の実施の形態と同様に問題なく動作することができる。
次に、先に設けた画素電極５０３Ｋの上にＩ型半導体層１２３をプラズマＣＶＤ等により成膜した後、エッチング処理により画素の形状に形成する（図５（ｄ））。その後、Ｉ型半導体をＰ型半導体とすることが出来るドーパン、例えば、ボロン（Ｂ）を含む共通電極５０７を形成する。共通電極５０７が含むドーパンがＩ型半導体層１２３に拡散することで、Ｐ型半導体層５０９を形成することができる。また、画素電極５０３Ｋが含むドーパンがＩ型半導体層１２３に拡散することで、Ｎ型半導体層１２１を形成することができる。従って、ＰＩＮ型ＰＤ１を完成することができる。
共通電極５０７の大きさは、第３の実施の形態の電極３０３と同様に、共通電極５０７を積層するＩ型半導体層１２３の上部の面の大きさより小さくすることで、リーク電流を抑えることが出来、結果として暗電流の少ないＰＩＮ型ＰＤ１を形成できることになる。また、Ｐ型半導体層及びＮ型半導体層を形成する工程を別途設ける必要がなく、製造を容易にすることができる。
次に、パッシベーション膜３０７、共通電極５０７にバイアスを印加するためのバイアス配線５１１、更にパッシベーション膜１１５を設けることで、イメージセンサ５０を完成することが出来る（図５（ｅ））。
尚、シンチレーター及び図２で示したＩＣ６及びＩＣ７が実装されている基板等から構成される駆動回路部２１とイメージセンサ４０とで構成される撮像装置の動作に関しては、第１の実施の形態と同様となる。
これまでの説明した第１から第４の実施の形態において光電変換素子をＩ型半導体、Ｐ型半導体及びＮ型半導体から構成されるＰＩＮ型ＰＤとしているが、Ｉ型半導体とＰ型半導体又はＮ型半導体のいずれかとから構成されるＭＩＳ型ＰＤとすることができる。ＭＩＳ型ＰＤとする場合、図２（ａ）において、露光によりＭＩＳ型ＰＤ２に発生した正孔を次の露光までに消滅させるためのリフレッシュ回路（図示しない）を設けることで対応することができる。
これまで説明した実施の形態に沿って製造した撮像装置に関して説明する。以下で説明する実施例及び比較例で製造した全ての撮像装置が有するイメージセンサは、大きさ６０ｍｍ×５０ｍｍ、厚み０．７ｍｍの無アルカリガラス（コーニング製 ＃１７３７）を基板とし、画素の大きさは１０５μｍ×１６０μｍ、画素数は４８０×２４０で２次元マトリクス状に配置されている。
（実施例１）
第１の実施の形態で説明した基板の上に読み出し用ＴＦＴの上にＰＩＮ型ＰＤを積層された画素が２次元マトリクス状に配置されているイメージセンサを有する撮像装置を製造したことに関して図１に沿って説明する。
ガラス基板１００の上に、まず読み出し用ＴＦＴを作製した。ゲート電極となる導電膜としてＭｏ（モリブデン）を成膜し、フォトリソグラフィ−処理及びエッチング処理によりゲート電極１０３を形成した。ゲート絶縁膜１０５として、ＳｉＯ2成膜し、更に半導体層としてａ−Ｓｉ膜、オーミックコンタクト層としてＮ型ａ−Ｓｉ膜を積層形成した後パターニングすることで半導体層１０７、オーミックコンタクト層１０９を形成した。
次に、導電膜としてＭｏ膜を成膜後、フォトリソグラフィ−処理及びエッチング処理によりソース電極１１１及びドレイン電極１１２を形成した。これで読み出し用ＴＦＴ２が完成したことになる。
次に、パッシベーション層１１５としてＳｉＮをプラズマＣＶＤで作製した後、フォトリソグラフィ−処理及びエッチング処理によりコンタクトホール１１７を設けた（図１（ａ））。
次に、画素電極１１９を形成した。フォスフィン（ＰＨ3）を流量比５％含んだＡｒ雰囲気でＩＴＯ（ＳｎＯ2 ５質量％）ターゲットをスパッタリングすることで、厚さ０．２μｍのリン（Ｐ）ドープのＩＴＯ層を形成した。この時のスパッタリング条件は、圧力０．４Ｐａ、パワー５００Ｗ、基板温度２００℃とした。この基板は、図１（ａ）で示すＴＦＴが形成されたガラス基板である。このＩＴＯ層をフォトリソグラフィ−処理及びエッチング処理して、画素電極１１９を形成した（図１（ｂ））。このエッチング処理は、メタンガスと水素ガスを用いたドライエッチング処理とした。
次に、光電変換素子であるＰＩＮ型ＰＤ１を形成した。プラズマＣＶＤ法により、Ｉ型ａ−Ｓｉ層１２３とＰ型ａ−Ｓｉ層１２５を連続して成膜した。
次に、スパッタリング法によりＩＴＯを成膜して共通電極１２７を形成し、更にプラズマＣＶＤ法により、ＳｉＮを積層してパッシベーション層１２９を形成した（図１（ｃ））。これで、イメージセンサＪ１が完成したことになる。このイメージセンサＪ１に、図２（ａ）で示すゲートドライバＩＣ６が実装された基板及び読み出しＩＣ７が実装された基板から構成される駆動回路部２１を接続することで撮像装置とした。
（比較例１）
以下の説明以外は、実施例１と同じとしてイメージセンサＨ１を製造した。画素電極１１９を形成するときにフォスフィン（ＰＨ3）の供給をしなかった。また、プラズマＣＶＤ法により、Ｉ型ａ−Ｓｉ層１２３を形成する前にＮ型ａ−Ｓｉ層を形成した後、フォトリソグラフィ−処理及びエッチング処理を行いＮ型ａ−Ｓｉ層を画素毎に分離するパターニングを行った。この後、Ｉ型ａ−Ｓｉ層１２３以降を実施例１と同じとした。
（実施例１と比較例１との比較結果）
実施例１のイメージセンサＪ１に光を照射することで動作することが確認できた。従って、画素電極１１９であるＩＴＯに存在するリン（Ｐ）がＩ型ａ−Ｓｉ膜へと拡散し、画素電極付近のＩ型ａ−ＳｉがＮ型ａ−Ｓｉ層１２１になり、ＰＩＮ型ＰＤ１を形成していることが確認できた。
また、図２で示した駆動回路部２１を用いてイメージセンサＪ１及びイメージセンサＨ１それぞれを光を当てない状態で駆動して、暗電流量を比較したところ実施例１のイメージセンサＪ１の方が少ないことが確認できた。
（実施例２）
第２の実施の形態で説明した基板の上に読み出し用ＴＦＴの上にＰＩＮ型ＰＤを積層された画素が２次元マトリクス状に配置されているイメージセンサを有する撮像装置を製造したことに関して図３に沿って説明する。
コンタクトホール１１７を設けるまで実施例１と同じとしてガラス基板１００の上に読み出し用ＴＦＴ２を形成した（図３（ａ−１））。次に、流動性電極材料であるＰＥＤＯＴ／ＰＳＳ（ポリエチレンジオキシチオフェンとポリスチレンスルホン酸の錯体）を用いたスクリーン印刷法で導電性バンプ２０１を形成した（図３（ａ−２））。これでＴＦＴ基板部３Ａを完成させた。
次に、ガラス基板２０３の上にＰＩＮ型ＰＤ１を形成した。まず、ガラス基板２０３の上にＩＴＯによる共通電極１２７、Ｐ型ａ−Ｓｉ層１２５、Ｉ型ａ−Ｓｉ層１２３を順次積層した（図３（ｂ−１））。それぞれの形成方法は、実施例１と同じとした。
次に、画素電極１１９を形成した。まず、レジストをリフトオフによる画素電極１１９の形成を想定したパターニングした後、これも実施例１と同じく、フォスフィン（ＰＨ3）を流量比５％含んだＡｒ雰囲気でＩＴＯ（ＳｎＯ2 ５質量％）ターゲットをスパッタリングすることで、厚さ０．２μｍのリン（Ｐ）ドープのＩＴＯ層を形成した。この時のスパッタリング条件は、圧力０．４Ｐａ、パワー５００Ｗ、基板温度２００℃とした。この基板は、図１（ａ）で示すＴＦＴ２が形成されたガラス基板である。ＩＴＯ層を形成した後、リフトオフにて不要なＩＴＯ層を除去してＩＴＯによる画素電極１１９を形成した（図３（ｂ−２））。
次に、プラズマＣＶＤ法により、ＳｉＮを積層してパッシベーション層２０７を形成した後、フォトリソグラフィ−処理及びエッチング処理にてバンプ用ホール形成し、上述と同じスクリーン印刷法で導電性バンプ２０５を形成した（図３（ｂ−３））。これでＰＤ基板部３Ｂを完成させた。
次に、ＴＦＴ基板部３ＡとＰＤ基板部３Ｂとを重ね合わせてバンプ２０１とバンプ２０５とが接触した状態で接着剤を用いて貼り合わせてイメージセンサＪ２を完成させた（図３（ｃ））。このイメージセンサＪ２に、図２（ａ）で示すゲートドライバＩＣ６が実装された基板及び読み出しＩＣ７が実装された基板から構成される駆動回路部２１を接続することで撮像装置とした。
（比較例２）
以下の説明以外は、実施例２と同じとしてイメージセンサＨ２を製造した。プラズマＣＶＤ法により、Ｉ型ａ−Ｓｉ層１２３を形成する後にＮ型ａ−Ｓｉ層を形成し、この後、フォスフィン（ＰＨ3）の供給することなく画素電極１１９を形成した。この後、フォトリソグラフィ−処理及びエッチング処理を行い、画素電極１１９及びＮ型ａ−Ｓｉ層を画素毎に分離するパターニングを行った。この後、パッシベーション層２０７及びバンプ２０５を設けた。
（実施例２と比較例２との比較結果）
実施例２のイメージセンサＪ２が光を照射することで動作することが確認できた。従って、画素電極１１９であるＩＴＯに存在するリン（Ｐ）がＩ型ａ−Ｓｉ膜へと拡散し、画素電極付近のＩ型ａ−ＳｉがＮ型ａ−Ｓｉ１２１になり、ＰＩＮ型ＰＤ１を形成していることが確認できた。
また、図２で示した駆動回路部２１を用いてイメージセンサＪ２及びイメージセンサＨ２それぞれを光を当てない状態で駆動して、暗電流量を比較したところ実施例２のイメージセンサＪ２の方が少ないことが確認できた。
（実施例３）
第３の実施の形態で説明した絶縁性基板の同一面の上に読み出し用ＴＦＴとＰＩＮ型ＰＤとで構成される画素が２次元マトリクス状に配置されているイメージセンサを有する撮像装置を製造したことに関して図４に沿って説明する。
ガラス基板１００の上に実施例１と同じ方法で読み出し用ＴＦＴを形成した。ソース電極１１１及びドレイン電極１１２をパターニングにより形成する際に、同時に共通電極３０１も形成した（図４（ａ））。
次に、プラズマＣＶＤ法により、Ｐ型ａ−Ｓｉ層とＩ型ａ−Ｓｉ層とを連続して成膜した。この後、フォトリソグラフィー処理及びエッチング処理にて画素形状のＰ型ａ−Ｓｉ層１２５とＩ型ａ−Ｓｉ層１２３とを形成した（図４（ｂ））。
次に、リフトオフ用のレジストを塗布し、画素電極を形成するためのパターニングを行った。ここで、画素電極のパターンは、Ｉ型ａ−Ｓｉ層１２３の上面の大きさよりも小さくした。具体的には、Ｉ型ａ−Ｓｉ層１２３の上面の外周より５μｍ内側とした。
次に、実施例１の画素電極１１９と同じリン（Ｐ）をドーパントとするＩＴＯ層を形成した後、リフトオフを行うことでＩＴＯからなる画素電極３０３のパターニングを行った（図４（ｃ））。
次に、パッシベーション膜３０７を形成し、フォトリソグラフィー処理及びエッチング処理にて画素電極３０３及びドレイン電極１１２の位置にコンタクトホールを設けた。その後、アルミニウム（Ａｌ）をスパッタリング法で成膜し、その後パターニングを行うことで接続電極３０９を形成することで、読み出し用ＴＦＴ２とＰＩＮ型ＰＤ１とを電気的に接続した。この後、パッシベーション膜１１５を形成してイメージセンサＪ３を完成させた（図４（ｄ））。このイメージセンサＪ３に、図２（ａ）で示すゲートドライバＩＣ６が実装された基板及び読み出しＩＣ７が実装された基板から構成される駆動回路部２１を接続することで撮像装置とした。
（比較例３）
以下の説明以外は、実施例３と同じとしてイメージセンサＨ３を製造した。プラズマＣＶＤ法により、Ｉ型ａ−Ｓｉ層を形成した後にＮ型ａ−Ｓｉ層を積層した後、フォトリソグラフィ−処理及びエッチング処理を行いＰ型ａ−Ｓｉ層、Ｉ型ａ−Ｓｉ層及びＮ型ａ−Ｓｉ層を画素毎に分離された画素形状にするパターニングを行った。次に、フォスフィン（ＰＨ3）の供給することなく画素電極３０３を形成した。
（実施例３と比較例３との比較結果）
実施例３のイメージセンサＪ３が光を照射することで動作することが確認できた。従って、画素電極３０３であるＩＴＯに存在するリン（Ｐ）がＩ型ａ−Ｓｉ層へと拡散し、画素電極付近のＩ型ａ−ＳｉがＮ型ａ−Ｓｉ１２１になり、ＰＩＮ型ＰＤ１を形成していることが確認できた。
また、図２で示した駆動回路部２１を用いてイメージセンサＪ３及びイメージセンサＨ３それぞれを光を当てない状態で駆動して、暗電流量を比較したところ実施例３のイメージセンサＪ２の方が少ないことが確認できた。これは、実施例３においてＰＩＮ型ＰＤの側面からのリーク電流が抑えられているためと考えられる。
（実施例４）
第４の実施の形態で説明した絶縁性基板の同一面の上に読み出し用ＴＦＴとＰＩＮ型ＰＤとで構成される画素が２次元マトリクス状に配置されているイメージセンサを有する撮像装置を製造したことに関して図５に沿って説明する。
ガラス基板１００の上に実施例１と同じく半導体層１０７まで形成し、半導体層１０７の上にエッチングストップ層５０１としてＳｉＮを形成した（図５（ａ））。
次に、実施例１と同じドーパントをリン（Ｐ）とするＩＴＯからなる導電膜５０３を成膜する（図５（ｂ））。このリン（Ｐ）がドープされた導電膜５０３であるＩＴＯをフォトリソグラフィー処理及びエッチング処理して画素電極５０３Ｋ、ソース電極５０３及びドレイン電極５０３ｄを形成した（図５（ｃ））。
次に、プラズマＣＶＤ法により、Ｉ型ａ−Ｓｉ膜を成膜した後、フォトリソグラフィー処理及びエッチング処理することで画素形状のＩ型ａ−Ｓｉ層１２３を形成した（図５（ｄ））。
次に、リフトオフ用のレジストを塗布し、共通電極５０７を形成するためのパターニングを行った。ここで、画素電極のパターンは、Ｉ型ａ−Ｓｉ層１２３の上面の大きさよりも小さくした。具体的には、Ｉ型ａ−Ｓｉ層１２３の上面の外周より５μｍ内側とした。
次に、共通電極５０７を形成した。ジボラン（Ｂ2Ｈ6）を流量比で５％含んだＡｒ雰囲気でＩＴＯをスパッタリングし、厚さ２００ｎｍのボロン（Ｂ）ドープのＩＴＯを形成した。スパッタリング条件は、ＩＴＯ（ＳｎＯ2 ５質量％）ターゲットを用い、圧力０．４Ｐａ、パワー５００Ｗ、基板温度２００℃とした。この基板は、図５（ｄ）で示すＩ型ａ−Ｓｉ層１２３が形成されているガラス基板である。ＩＴＯ層を形成した後、リフトオフを行うことでＩＴＯからなる共通電極５０７を形成した。
次に、パッシベーション膜３０７を形成し、フォトリソグラフィー処理及びエッチング処理にて共通電極５０７の位置にバイアス配線５１１のためのコンタクトホールを設けた。その後、アルミニウム（Ａｌ）をスパッタリング法で成膜し、その後パターニングを行うことでバイアス配線５１１を形成した。この後、パッシベーション膜１１５を形成した（図５（ｅ））。これで、イメージセンサＪ４を完成させた。このイメージセンサＪ４に、図２（ａ）で示すゲートドライバＩＣ６が実装された基板及び読み出しＩＣ７が実装された基板から構成される駆動回路部２１を接続することで撮像装置とした。
実施例４のイメージセンサＪ４が光を照射することで動作することが確認できた。従って、画素電極５０３ＫであるＩＴＯに存在するリン（Ｐ）がＩ型ａ−Ｓｉ層へと拡散し、画素電極付近のＩ型ａ−ＳｉがＮ型ａ−Ｓｉ１２１になり、また共通電極５０７であるＩＴＯに存在するボロン（Ｂ）がＩ型ａ−Ｓｉ層へと拡散し、共通電極付近のＩ型ａ−ＳｉがＰ型ａ−Ｓｉ１２１になることでＰＩＮ型ＰＤ１が形成され問題なく動作することが確認できた。
また、図２で示した駆動回路部２１を用いてイメージセンサＪ４を光を当てない状態で駆動したところ暗電流量は実施例３のイメージセンサＪ３とほぼ同程度であることが確認できた。
（実施例５）
実施例１で製造したイメージセンサＪ１のパッシベーション層１２９に重ねて、図１（ｄ）に示す通り、シンチレーター１３１を設けた。蛍光体として沃化セシウム（ＣｓＩ）を真空蒸着により形成し、更にパッシベーション層１３３を積層した。このようにして、イメージセンサＪ１にシンチレーターを有するイメージセンサＪ５を作製した。このイメージセンサＪ５に、図２（ａ）で示すゲートドライバＩＣ６が実装された基板及び読み出しＩＣ７が実装された基板から構成される駆動回路部２１を接続することで撮像装置とした。
図２で示した駆動回路部２１を用いてイメージセンサＪ５を駆動しながらＸ線を暴射したところ読み出しＩＣより信号が出力され問題なく動作することが確認できた。
実施の形態の例として、ガラス基板の上に読み出し用ＴＦＴとＰＩＮ型ＰＤとで構成される１画素の断面で撮像装置が製造される工程を模式的に示す図である。 ＰＩＮ型ＰＤと読み出し用ＴＦＴとで構成される画素がマトリクス状に複数個配置されたイメージセンサ及び駆動回路部を備えた撮像装置を模式的に示す回路図及び動作例を説明するタイミングチャートである。 実施の形態の例として、ガラス基板の上に読み出し用ＴＦＴとＰＩＮ型ＰＤとで構成される１画素の断面で撮像装置が製造される工程を模式的に示す図である。 実施の形態の例として、ガラス基板の上に読み出し用ＴＦＴとＰＩＮ型ＰＤとで構成される１画素の断面で撮像装置が製造される工程を模式的に示す図である。 実施の形態の例として、ガラス基板の上に読み出し用ＴＦＴとＰＩＮ型ＰＤとで構成される１画素の断面で撮像装置が製造される工程を模式的に示す図である。 ガラス基板の上に形成された半導体層を有するＰＩＮ型光電変換素子及び薄膜トランジスタを含む１画素の断面構造の従来例を模式的に示す図である。 ガラス基板の上に形成された半導体層を有するＰＩＮ型光電変換素子及び薄膜トランジスタを含む１画素の断面構造の従来例を模式的に示す図である。
符号の説明
１ ＰＩＮ型ＰＤ
２ 読み出し用ＴＦＴ
２０ イメージセンサ
１００ 絶縁性基板
１０３ ゲート電極
１０５ ゲート絶縁層
１０７ 半導体層
１０９ オーミックコンタクト層
１１１ ソース電極
１１２ ドレイン電極
１１５、１２９、１３３ パッシベーション層
１１７ コンタクトホール
１１９ 画素電極
１２１ Ｎ型半導体層
１２３ Ｉ型半導体層
１２５ Ｐ型半導体層
１２７ 共通電極
１３１ 蛍光体層

Claims (10)

  1. Ｉ型半導体の両側が電極で挟まれて成る光電変換素子において、
    前記電極の一方が前記Ｉ型半導体をＮ型半導体にするドーパントを含み、該ドーパントの移行により形成されるＮ型半導体層を有する構成、及び、前記電極の他方が前記Ｉ型半導体をＰ型半導体にするドーパントを含み、該ドーパントの移行により形成されるＰ型半導体層を有する構成、の少なくとも一方の構成を有することを特徴とする光電変換素子。
  2. 前記ドーパントを含む前記電極の大きさは、該電極が接する前記Ｉ型半導体の面より小さいことを特徴とする請求項１に記載の光電変換素子。
  3. 請求項１又は２に記載の光電変換素子と該光電変換素子による電荷に基づく信号を読み出す基板の上に設けられた薄膜トランジスタとからなる画素を備え、
    前記光電変換素子は、前記薄膜トランジスタの上に積層されて電気的に接続されていることを特徴とする撮像装置。
  4. 基板の上に設けられた請求項１又は２に記載の光電変換素子と該光電変換素子による電荷に基づく信号を読み出す基板の上に設けられた薄膜トランジスタとからなる画素を備え、
    前記光電変換素子は、前記薄膜トランジスタの上に重ねて貼り合わせて電気的に接続されていることを特徴とする撮像装置。
  5. 基板の同一の面上に、請求項１又は２に記載の光電変換素子と該光電変換素子による電荷に基づく信号を読み出す薄膜トランジスタとからなる画素を備え、
    前記光電変換素子と前記薄膜トランジスタとは、接続電極を介して電気的に接続されていることを特徴とする撮像装置。
  6. 基板の同一の面上に、請求項１又は２に記載の光電変換素子と該光電変換素子による電荷に基づく信号を読み出す薄膜トランジスタとからなる画素を備え、
    前記薄膜トランジスタが有するソース電極及びドレイン電極は、前記光電変換素子が有する前記ドーパントを含む前記電極と同一材料からなり、且つ前記ソース電極又は前記ドレイン電極の一方と前記ドーパントを含む前記電極とは一体であることを特徴とする撮像装置。
  7. 複数の前記画素が２次元マトリクス状に配置してあることを特徴とする請求項３乃至６の何れか一項に記載の撮像装置。
  8. 請求項３乃至７の何れか一項に記載の撮像装置に放射線を光に変換する波長変換手段が設けてあることを特徴とする放射線撮像装置。
  9. Ｉ型半導体の両側が電極で挟まれて成る光電変換素子の製造方法において、
    前記Ｉ型半導体をＮ型半導体にするドーパントを含む第１の電極を形成し、該ドーパントを移行させてＮ型半導体層を有する工程、及び、前記Ｉ型半導体をＰ型半導体にするドーパントを含む第２の電極を形成し、該ドーパントを移行させてＰ型半導体層を有する工程の少なくとも一方の工程を有することを特徴とする光電変換素子の製造方法。
  10. 基板の上にゲート電極と絶縁膜と半導体層とソース電極及びドレイン電極とを備えた薄膜トランジスタと、Ｉ型半導体の両側が電極で挟まれて成る光電変換素子と、を備えた撮像装置の製造方法において、
    前記Ｉ型半導体をＮ型半導体にするドーパントを含む第１の電極を形成し、該ドーパントを移行させてＮ型半導体層を有する工程、及び、前記Ｉ型半導体をＰ型半導体にするドーパントを含む第２の電極を形成し、該ドーパントを移行させてＰ型半導体層を有する工程の少なくとも一方の工程を有し、前記第１の電極又は前記第２の電極を形成すると同時に前記第１の電極又は前記第２の電極と同一材料で前記ソース電極及び前記ドレイン電極を形成することを特徴とする撮像装置の製造方法。
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