JP2007258372A

JP2007258372A - 半導体装置

Info

Publication number: JP2007258372A
Application number: JP2006079423A
Authority: JP
Inventors: Masanori Usui; 正則臼井; Koji Hotta; 幸司堀田; Satoshi Kuwano; 聡桑野; Hiroaki Tanaka; 宏明田中
Original assignee: Toyota Motor Corp; Toyota Central R&D Labs Inc
Current assignee: Toyota Motor Corp; Toyota Central R&D Labs Inc
Priority date: 2006-03-22
Filing date: 2006-03-22
Publication date: 2007-10-04
Anticipated expiration: 2026-03-22
Also published as: JP4727471B2

Abstract

【課題】半導体装置の局所的な発熱を抑制する。
【解決手段】表面に半導体素子が形成された半導体基板１０と、半導体基板１０を実装する下部実装基板１４とが接合され半導体装置において、半導体基板１０の表面側に荷重を印加するための加圧部材１８を備え、加圧部材１８により半導体素子の周辺を加圧することによって上記課題を解決することができる。
【選択図】図１

Description

本発明は、局所的な発熱を抑えることによって安定した動作を実現する半導体装置に関する。

パワーエレクトロニクスのアプリケーションでは、パワー素子（サイリスタ、パワーＭＯＳＦＥＴ、ＩＧＢＴ、パワーダイオード等）を実装基板に搭載し、複数のパワー素子を電気的に相互に接続したパワーモジュールが使用されることが多い。

特許文献１には、半導体装置の基板をパワー回路用の基板と制御回路用の基板とに分け、パワー回路用の基板には熱伝導率の高い銅貼りセラミックス基板を採用し、制御回路用の基板には微細な導体パターンの形成に適合した絶縁樹脂基板を採用した上で、セラミックス基板にはパワーチップを、絶縁樹脂基板には制御回路を構成する電子部品を実装し、セラミックス基板と絶縁樹脂基板との間をボンディングワイヤで接続する技術が開示されている。これによって、熱損失の大きなパワーチップに対して十分に高い放熱性を確保しつつ、複雑な制御回路を小型寸法の基板上に高実装密度で構成することを可能としている。

特開平４−２７３１５０号公報

半導体装置は、動作時に自己発熱により温度が上昇する。特に、大きな電力を扱うパワー素子では、図１２に示すように、熱干渉により素子中心部の温度が相対的に高くなり、素子内部の温度分布が大きくなる傾向がある。

半導体装置の平面方向の位置ｘの温度上昇ΔＴｊ（ｘ）は、印加電圧をＶ、位置ｘにおけるオン抵抗をｒ（ｘ）、位置ｘから放熱器までの熱抵抗をＲｔｈ（ｘ）とすると数式（１）で表される。

（数１）
ΔTj(x)=V²/r(x)×Rth(x)・・・・・（１）

一般的な半導体装置では、オン抵抗ｒ（ｘ）は一定であり、熱抵抗Ｒｔｈ（ｘ）には分布があり、半導体装置の中央部では熱干渉により熱抵抗Ｒｔｈ（ｘ）は大きくなる。このような半導体装置の平面内の温度の不均一は、半導体装置の動作において不利益を引き起こす場合がある。例えば、スイッチング動作において、半導体装置の温度分布が不均一となると、半導体装置での不均一な電流集中による局所的な発熱分布を招くことがある。最悪の場合、局所的な発熱分布によって半導体装置の破壊に至る場合もある。また、パワー素子の破壊耐性は温度と共に低下するため、半導体装置の温度分布が不均一となると、半導体装置の破壊耐性は半導体装置内の最高温度領域、すなわち破壊耐性が最も低くなる領域、によって支配されることとなる。

そこで、本発明は、上記従来技術の問題を鑑み、局所的な発熱を抑えることによって安定した動作を実現する半導体装置を提供することを目的とする。

本発明は、表面に素子が形成された半導体基板と、前記半導体基板を実装する実装基板と、が接合された半導体装置であって、前記半導体基板の表面側又は裏面側に荷重を印加するための加圧部材を備え、前記加圧部材により前記素子の周辺を加圧することを特徴とする。

ここで、サイリスタ、パワーＭＯＳＦＥＴ、ＩＧＢＴ、パワーダイオード等の電力用半導体素子は半導体基板の表面側から見た外周部の形状が円、矩形となる場合が多い。電力用半導体素子を対象とする場合には、前記加圧部材は、リング状のブロックであって、前記加圧部材により前記素子の外周部を加圧することが好適である。

また、前記加圧部材は、導電性の材料で構成された部分を含むことが好適である。これにより、ワイヤボンド等を適用することなく、前記加圧部材を用いて前記素子と電気的に接続を行うことができる。

ここで、前記加圧部材のリング状のブロックには空洞部が設けられており、前記加圧部材のリング状のブロックの周辺又は空洞部には、導電性のブロックが配置されており、前記導電性のブロックのヤング率は、前記加圧部材のリング状のブロックのヤング率より小さいことが好適である。このような構成とすることによって、前記加圧部材のリング状のブロックにより前記半導体基板に機械的な圧力を印加できると共に、前記導電性のブロックにより前記素子と電気的な接続を行うことができる。

前記半導体基板がシリコンである場合、前記半導体基板の表面の面方位、前記素子を流れる電流の主方向及び前記素子の導電型との関係が、（１）表面が（１００）面、電流の主方向＜１１０＞又は＜１（バー）１０＞及びｎ型素子、又は、（２）表面が（１１０）面、電流の主方向＜００１＞及びｎ型素子、又は、（３）表面が（１１０）面、電流の主方向＜１１０＞及びｐ型素子、又は、（４）表面が（１１１）面、電流の主方向＜１１１＞及びｐ型素子を満たすことが好適である。

このような条件を満たす場合、前記半導体基板に荷重を加えることによって前記素子内の電気的抵抗率を有意に変化させることができ、前記素子内の熱分布を従来よりも均一にすることができる。

本発明によれば、半導体装置における局所的な発熱を抑えることができる。これによって、半導体装置の安定した動作を実現することを可能とする。

本発明の実施の形態における半導体装置は、図１（ａ）の装置平面図及び図１（ｂ）の装置断面図に示すように、半導体基板１０、接着層１２、下部実装基板１４、上部実装基板１６、加圧部材１８及び接合部材２０を含んで構成される。なお、図１（ｂ）は図１（ａ）のａ−ａラインに沿った断面図である。

半導体基板１０は、シリコン、シリコンカーバイド、ガリウムナイトライド、シリコンゲルマニウム、ガリウム砒素等の半導体材料からなる。半導体基板１０には、所望の領域にｎ型及びｐ型のドーパントが添加され、表面及び裏面に絶縁膜や電極が配置されることによってサイリスタ、ＭＯＳＦＥＴ、ＩＧＢＴ、ダイオード等の半導体素子が形成される。半導体素子の形成方法については既知の方法を適用することができるので説明を省略する。一般的に、サイリスタ、パワーＭＯＳＦＥＴ、ＩＧＢＴ、パワーダイオード等の電力用半導体素子は半導体基板１０の表面側から見た外周部の形状が円、矩形となる場合が多い。

半導体基板１０は、樹脂等からなる接着層１２を介して、下部実装基板１４の表面上に実装される。下部実装基板１４及び上部実装基板１６としては、ポリイミドやセラミックス等の絶縁樹脂からなる基板を用いることができる。

加圧部材１８は、半導体基板１０に形成された半導体素子の周辺部に対して、半導体基板１０の表面から裏面に向けて厚さ方向に圧力を印加するために設けられる。加圧部材１８は、先端部１８ａが半導体基板１０に形成された半導体素子の周辺部に位置するように半導体基板１０の表面側に配置される。加圧部材１８は、絶縁樹脂、金属等の導電性部材により形成することができる。なお、半導体来基板に形成された半導体素子には、加圧部材１８を避けるようにしてワイヤボンディング等により配線を行うことができる。

加圧部材１８をリング状のブロックとすることによって、加圧部材１８を半導体素子の表面形状に合わせて半導体素子の周辺部に容易に配置することができ、半導体素子の周辺部を均一に加圧することができる。

半導体基板１０及び加圧部材１８を上部実装基板１６及び下部実装基板１４の間に挟み込み、上部実装基板１６及び下部実装基板１４を螺子等の接合部材２０によって締め付けることによって、加圧部材１８を用いて半導体基板１０に形成された半導体素子内に圧縮応力を発生させることができる。

図２に示すように、半導体基板１０に印加される荷重をＦ、加圧部材１８の先端部１８ａの曲率半径をＲ、加圧部材１８のヤング率をＥ１、加圧部材１８のポアソン比をν１、半導体基板１０のヤング率をＥ２、半導体基板１０のポアソン比をν２とすると、加圧部材１８の先端部１８ａのつぶれａは数式（２）及び（３）により表される。

すなわち、半導体素子内の応力分布は加圧部材１８の材料や形状を選定し、加圧部材１８の先端部１８ａの曲率半径Ｒ、加圧部材１８のヤング率Ｅ１、加圧部材１８のポアソン比ν１を調整することによって、半導体素子内に発生する応力の分布を制御することができる。

加圧部材１８としてリング状のブロックを用いた場合、半導体基板１０の表面内方向の応力は、図３のように、半導体基板１０の半導体素子の中心部で圧縮応力が極小値をとり、加圧部材１８のブロックの先端部１８ａが接触している半導体素子の外周部に向けて圧縮応力が大きくなるような応力分布を示す。なお、図３において、横軸は半導体素子の中心からの距離を示し、縦軸は上方向が引張応力の強さ、下方向が圧縮応力の強さを示している。

表面の面方位が（１００）面であるｎ型シリコン半導体基板に電流の主な向き（主方向）が＜１１０＞方向である半導体素子を形成した場合、半導体素子に図３に示すような応力分布を与えると、＜１１０＞方向に沿ったシリコン半導体基板の抵抗率の変化は数式（４）で表される。ここで、ρｘは応力が発生しているときの＜１１０＞方向に沿った抵抗率、ρｘ₀は応力が発生していないときの＜１１０＞方向に沿った抵抗率、Π₁₂は＜１００＞方向に応力が加わった場合の＜１１０＞方向への横ピエゾ係数、σｚは＜１００＞方向への応力の大きさである。

数式（４）では、圧縮応力（応力としての符号は負）のとき、＜１１０＞方向の抵抗率が小さくなることを意味する。半導体素子の内部の応力分布が図３に示すようなものである場合、図４に示すように、半導体基板１０の半導体素子の中心部で抵抗率が極大値をとり、加圧部材１８のブロックの先端部１８ａが接触している半導体素子の外周部に向けて抵抗率が小さくなるような分布を示す。なお、図４において、横軸は半導体素子の中心からの距離を示し、縦軸は＜１１０＞方向に沿った素子の抵抗率の大きさを示している。

このように、半導体素子の周辺部における電流が流れる方向に沿った抵抗率を低くすることによって、半導体素子の中心部における電流密度を周辺部よりも小さく抑えることができ、図５に示すように、従来構造の半導体素子では不均一であった温度分布（図５中の破線で示す）を素子の中心部から周辺部に向かってほぼ均一な温度分布（図５中の実線で示す）にすることができる。なお、図５において、横軸は半導体素子の中心からの距離を示し、縦軸は半導体素子の温度を示している。

なお、半導体基板１０の材料、半導体基板１０の表面の面方位及び半導体素子の導電型（タイプ）の組み合わせが決まれば、半導体基板１０の表面から荷重を加えたときの半導体基板１０に形成された半導体素子を流れる電流の主方向に沿った抵抗の変化率は定まる。従って、半導体基板１０の材料、半導体基板１０の表面の面方位、半導体素子を流れる電流の主方向及び半導体基板の導電型、の組み合わせのうち、半導体基板１０の表面側から荷重を加えたときの抵抗の変化率が比較的大きい条件を選択すれば半導体素子内の温度分布を均一にすることができる。ここで、半導体素子の導電型とは、ＭＯＳＦＥＴのチャネル領域等の半導体素子の電流が流れる主要な部分の導電型のことをいう。

例えば、半導体基板１０がシリコンである場合、半導体基板１０の表面の面方位、半導体素子を流れる電流の主方向及び半導体素子の導電型との関係によって、図６に示すように、抵抗変化率が定まる。半導体基板１０の厚さ方向に荷重を加えたときに抵抗率変化が正であり、かつ、抵抗率変化が比較的大きい場合に温度の均一化の効果を顕著に得ることができる。すなわち、（１）表面が（１００）面、電流の主方向＜１１０＞又は＜１（バー）１０＞及び半導体素子の導電型がｎ型であるか、（２）表面が（１１０）面、電流の主方向＜００１＞及び半導体素子の導電型がｎ型であるか、（３）表面が（１１０）面、電流の主方向＜１１０＞及び半導体素子の導電型がｐ型であるか、（４）表面が（１１１）面、電流の主方向＜１１１＞及び半導体素子の導電型がｐ型である場合に荷重印加による温度分布の制御が実質的に可能である。ここで、＜１００＞と逆向きの方向は、＜１（バー）００＞のように（バー）を付けて表すものとする。

なお、本実施の形態では、加圧部材１８の先端１８ａの形状が曲率Ｒを有するものとしたがこれに限定されるものではない。例えば、図７に示すように、加圧部材１８の先端１８ｂが平坦な形状を有するものとしてもよい。

また、本実施の形態において加圧部材１８を金属等の導電性材料で構成することによって、ワイヤボンディング等の配線の代わりに加圧部材１８を半導体基板１０に形成された半導体素子に対する電気的な配線として利用することができる。

＜変形例１＞
上記実施の形態では、加圧部材１８を上部実装基板１６で直接半導体基板１０に押し付ける構成としたがこれに限定されるものではない。半導体基板１０内の応力分布をさらに細かく制御したい場合には、図８に示すように、複数の加圧部材１８ａ〜１８ｄを設けて、加圧部材１８ａ〜１８ｄ毎に上部実装基板１６との間にそれぞればね定数Ｌ１，Ｌ２が異なるばね３０ａ〜３０ｄを配置してもよい。

各ばね３０ａ〜３０ｄのばね定数を調整することによって、各加圧部材１８ａ〜１８ｄによって半導体基板１０に与えられる荷重を独立に調整することができ、半導体基板１０内に発生させる応力の分布をより細かく制御することができる。勿論、必要に応じて、加圧部材１８及びそれに付随するばね３０の数を増減させてもよい。また、ばね３０の変わりにゴム等の別の弾性体を適用してもよい。

＜変形例２＞
また、図９に示すように、加圧部材１８のリング状のブロックの中央の空洞部や周辺部に導電性のブロック３２，３４をそれぞれ充填する構成としてもよい。導電性のブロック３２，３４を半導体基板１０の表面に接触するように配置することによって、加圧部材１８のみを導電性の材料で構成した場合に比べて半導体基板１０に対する電気的な接触面積を大きくすることができ、大電力素子の配線としてより優れた特性を得ることができる。このとき、導電性のブロック３２，３４のヤング率を加圧部材１８のヤング率よりも小さくすることによって、加圧部材１８のリング状のブロックのみが半導体基板１０の表面に荷重を加えるようにすることができる。

また、荷重の印加によって導電性のブロック３２，３４の形状の変形を防ぐために、図１０に示すように、外部のブロック３４の外周を取り囲むように障壁部材３６を設けてもよい。このとき、障壁部材３６のヤング率は、少なくともブロック３２，３４のヤング率よりも大きく、加圧部材１８への荷重の印加によって変形が生じない程度に設定することが好適である。

＜変形例３＞
上記実施の形態及び変形例１では、加圧部材１８を半導体基板１０の表面側に配置し、半導体基板１０の表面から裏面に向けて厚さ方向に荷重を加える構成としたが、図１１（ａ）の装置平面図及び図１１（ｂ）の装置断面図に示すように、半導体基板１０の裏面側に下部実装基板１４を挟んで加圧部材１８を配置し、半導体基板１０の裏面から表面に向けて厚さ方向に荷重を加える構成としてもよい。このような構成によっても、上記実施の形態及び変形例１と同様の作用・効果を得ることができる。

本発明の実施の形態における半導体装置の構成を示す平面図及び断面図である。加圧部材を用いた荷重印加を説明する図である。本発明の実施の形態における加圧部材を用いた荷重印加による応力分布を説明する図である。本発明の実施の形態における加圧部材を用いた荷重印加による抵抗率分布を説明する図である。本発明の実施の形態における加圧部材を用いた荷重印加による温度分布の変化を説明する図である。シリコン基板に対する荷重方向、通電方向、及び、抵抗率の変化の関係を示す図である。本発明の実施の形態における半導体装置の別例の構成を示す断面図である。本発明の実施の形態における半導体装置の変形例１の構成を示す断面図である。本発明の実施の形態における半導体装置の変形例２の構成を示す断面図である。本発明の実施の形態における半導体装置の変形例２の構成を示す断面図である。本発明の実施の形態における半導体装置の変形例３の構成を示す断面図である。従来の半導体装置における温度分布を示す図である。

符号の説明

１０半導体基板、１２接着層、１４下部実装基板、１６上部実装基板、１８（１８ａ-１８ｅ）加圧部材、１８ａ，１８ｂ先端部、２０接合部材、３０ばね、３２，３４ブロック、３６障壁部材。

Claims

表面に素子が形成された半導体基板と、前記半導体基板を実装する実装基板と、が接合された半導体装置であって、
前記半導体基板の表面側に荷重を印加するための加圧部材を備え、
前記加圧部材により前記素子の周辺を加圧することを特徴とする半導体装置。
表面に素子が形成された半導体基板と、前記半導体基板を実装する実装基板と、が接合された半導体装置であって、
前記半導体基板の裏面側に荷重を印加するための加圧部材を備え、
前記加圧部材により前記素子の周辺を加圧することを特徴とする半導体装置。
請求項１又は２に記載の半導体装置において、
前記加圧部材は、リング状のブロックであって、
前記加圧部材により前記素子の外周部を加圧することを特徴とする半導体装置。
請求項１〜３のいずれか１つに記載の半導体装置において、
前記加圧部材は、導電性の材料で構成された部分を含むことを特徴とする半導体装置。
請求項３に記載の半導体装置において、
前記加圧部材のリング状のブロックには空洞部が設けられており、
前記加圧部材のリング状のブロックの周辺又は空洞部には、導電性のブロックが配置されており、
前記導電性のブロックのヤング率は、前記加圧部材のリング状のブロックのヤング率より小さいことを特徴とする半導体装置。
請求項１〜５のいずれか１つに記載の半導体装置において、
前記半導体基板がシリコンであり、
前記半導体基板の表面の面方位、前記素子を流れる電流の主方向及び前記素子の導電型との関係が、（１）表面が（１００）面、電流の主方向＜１１０＞又は＜１（バー）１０＞及びｎ型素子、又は、（２）表面が（１１０）面、電流の主方向＜００１＞及びｎ型素子、又は、（３）表面が（１１０）面、電流の主方向＜１１０＞及びｐ型素子、又は、（４）表面が（１１１）面、電流の主方向＜１１１＞及びｐ型素子を満たすことを特徴とする半導体装置。