JP2007281181A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2007281181A
JP2007281181A JP2006105442A JP2006105442A JP2007281181A JP 2007281181 A JP2007281181 A JP 2007281181A JP 2006105442 A JP2006105442 A JP 2006105442A JP 2006105442 A JP2006105442 A JP 2006105442A JP 2007281181 A JP2007281181 A JP 2007281181A
Authority
JP
Japan
Prior art keywords
nitrogen
layer
semiconductor device
silicon
gate insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006105442A
Other languages
English (en)
Inventor
Takuo Ohashi
拓夫 大橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2006105442A priority Critical patent/JP2007281181A/ja
Priority to US11/697,050 priority patent/US8105959B2/en
Publication of JP2007281181A publication Critical patent/JP2007281181A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H10D64/01332—Making the insulator
    • H10D64/01336—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid
    • H10D64/01344—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid in a nitrogen-containing ambient, e.g. N2O oxidation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H10P14/6326—Deposition processes
    • H10P14/6328—Deposition from the gas or vapour phase
    • H10P14/6334—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H10P14/6336—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H10P14/6302—Non-deposition formation processes
    • H10P14/6304—Formation by oxidation, e.g. oxidation of the substrate
    • H10P14/6306—Formation by oxidation, e.g. oxidation of the substrate of the semiconductor materials
    • H10P14/6308—Formation by oxidation, e.g. oxidation of the substrate of the semiconductor materials of Group IV semiconductors
    • H10P14/6309—Formation by oxidation, e.g. oxidation of the substrate of the semiconductor materials of Group IV semiconductors of silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H10P14/6302—Non-deposition formation processes
    • H10P14/6322—Formation by thermal treatments
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H10P14/6326—Deposition processes
    • H10P14/6328—Deposition from the gas or vapour phase
    • H10P14/6334—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H10P14/6339—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE or pulsed CVD
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/69—Inorganic materials
    • H10P14/692—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses
    • H10P14/6921—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon
    • H10P14/69215—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/69—Inorganic materials
    • H10P14/692—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses
    • H10P14/6921—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon
    • H10P14/6922—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon the material containing Si, O and at least one of H, N, C, F or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H10P14/6927—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon the material containing Si, O and at least one of H, N, C, F or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/69—Inorganic materials
    • H10P14/694—Inorganic materials composed of nitrides
    • H10P14/6943—Inorganic materials composed of nitrides containing silicon
    • H10P14/69433—Inorganic materials composed of nitrides containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

【課題】シリコン基板上に窒素含有ゲート絶縁膜を形成する半導体装置の製造方法であって、ゲート絶縁膜のシリコン基板との界面付近への窒素の拡散を抑制しつつ、界面とは逆側のゲート絶縁膜の表面付近の窒素濃度を高めることにより、良好な特性を有するＦＥＴを形成する。
【解決手段】シリコン基板１１上にＳｉＯ２層１３を形成する工程と、ＳｉＯ２層１３上にＡＬＤ法を用いてＳｉＮ膜の化学量論的組成よりも窒素が少ないＳｉＮ層１４を形成する工程と、ＳｉＮ層１４を５００℃未満の基板温度でプラズマ窒化処理する工程とを有する。
【選択図】図１

Description

本発明は、半導体装置の製造方法に関し、更に詳しくは、シリコン基板上に窒素含有ゲート絶縁膜を形成する半導体装置の製造方法に関する。
モバイル製品等の普及に伴い、半導体装置の低消費電力化が要請されている。半導体装置の低消費電力化を実現するために、ＦＥＴ（Field Effect Transistor）のゲート絶縁膜に窒素を導入することによって、ゲート絶縁膜を薄膜化する手法が採用されている。ゲート絶縁膜に導入した窒素は、ゲート絶縁膜の絶縁耐性を高め、また膜を貫通しての不純物の拡散を防止する。
ゲート絶縁膜に窒素を導入する際には、シリコン基板との界面付近への窒素の拡散を抑制する必要がある。これは、ゲート絶縁膜では、シリコン基板との界面付近に窒素が蓄積し易く、蓄積した窒素が固定電荷を生じさせるためである。固定電荷の増加は、しきい値電圧Ｖｔｈの変動やばらつき、キャリアのモビリティー低下などのＦＥＴの様々な特性劣化を引き起こす。従って、ゲート絶縁膜の形成に際しては、シリコン基板との界面付近での窒素の蓄積を防ぐために、例えば、シリコン基板上にＳｉＯ２層を形成し、このＳｉＯ２層上にＳｉＮ層を形成した２層構造のゲート絶縁膜が用いられている。
シリコン基板上に順次に積層されたＳｉＯ２層及びＳｉＮ層からなる２層構造のゲート絶縁膜については、例えば特許文献１に記載されている。
特開２００２−２０３９６１号公報
ところで、ＳｉＮ層の形成に際し、ゲート絶縁膜の信頼性向上を目的として、単原子層の成膜の繰返しによって所望の厚みの層を形成する原子層蒸着（ＡＬＤ：Atomic Layer Deposition）法を用いることが考えられる。ＡＬＤ法を用いたＳｉＮ層の形成に際しては、シリコン単原子層の成膜、及び、成膜したシリコン単原子層の窒化によってＳｉＮ層を成膜し、このＳｉＮ層の成膜を繰り返すことによって所望の厚みを有するＳｉＮ層を形成する。ＡＬＤ法では、膜質が精密に制御された単原子層の成膜の繰返しによって所望の厚みの層を形成するため、膜厚や組成の制御性、及び、面内均一性に優れた良質な層を形成できる。
しかし、ＡＬＤ法を用いたＳｉＮ層の成膜をＳｉＯ２層上で行うと、ＳｉＮ層中の窒素濃度が化学量論的組成での濃度よりも大幅に少なくなることが判った。ＳｉＮ層中の窒素濃度が低下すると、ＳｉＮ層中の固定電荷が増加し、シリコン基板との界面付近に窒素が蓄積した場合と同様にＦＥＴの様々な特性劣化が生じる。従って、ＦＥＴの良好な特性を確保するためには、ゲート絶縁膜のシリコン基板との界面付近への窒素の拡散を抑制しつつ、界面とは逆側のゲート絶縁膜の表面付近のＳｉＮ層の窒素濃度を充分に高めることが必須である。
本発明は、上記に鑑み、シリコン基板上に窒素含有ゲート絶縁膜を形成する半導体装置の製造方法であって、ゲート絶縁膜のシリコン基板との界面付近への窒素の拡散を抑制しつつ、界面とは逆側のゲート絶縁膜の表面付近の窒素濃度を高めることにより、良好な特性を有するＦＥＴを形成可能な半導体装置の製造方法を提供することを目的とする。
上記目的を達成するために、本発明に係る半導体装置の製造方法は、シリコン基板上に窒素含有ゲート絶縁膜を形成する、半導体装置の製造方法であって、
ＳｉＮ膜の化学量論的組成よりも窒素が少ない窒素含有シリコン膜を形成する工程と、
前記窒素含有シリコン膜を窒化する工程とを有することを特徴とする。
本発明によれば、窒素含有シリコン膜の形成工程で、ＳｉＮ膜の化学量論的組成よりも窒素が少ない窒素含有シリコン膜を形成することによって、ゲート絶縁膜のシリコン基板との界面付近への窒素の拡散を抑制し、界面付近での窒素の蓄積を抑制できる。また、窒素含有シリコン膜の形成工程に後続して、窒素含有シリコン膜を窒化する工程を採用することによって、窒素含有シリコン膜の特に上面付近で窒化を行う。従って、ゲート絶縁膜のシリコン基板との界面付近への窒素の拡散を抑制しつつ、界面とは逆側のゲート絶縁膜の表面付近の窒素濃度を高め、良好な特性を有するＦＥＴを形成できる。
本発明の好適な態様では、前記窒化工程は、５００℃未満の基板温度を採用するプラズマ窒化法で行う。或いはこれに代えて、窒素雰囲気下で８００℃以下の基板温度で行う。基板温度を抑制することによって、ゲート絶縁膜のシリコン基板との界面付近への窒素の拡散を抑制しつつ、窒素含有シリコン膜の表面付近を局所的に窒化できる。
本発明の好適な態様では、前記窒素含有シリコン膜を形成する工程に先立って、シリコン基板上にシリコン酸化膜を形成する工程を更に有する。シリコン基板上に窒素を含まないシリコン酸化膜を形成することによって、ゲート絶縁膜のシリコン基板との界面付近での窒素の蓄積を抑制できる。
本発明の好適な態様では、前記窒素含有シリコン膜を形成する工程は、シリコン単原子層を堆積する工程と、該シリコン単原子層を窒化する工程とを繰り返し行う。膜厚や組成の制御性、及び、面内均一性に優れた良質な窒素含有シリコン膜を形成できる。
本発明の好適な態様では、前記シリコン単原子層を窒化する工程は、５００℃以上の基板温度を採用するプラズマ窒化法で行う。５００℃以上の基板温度を採用し、シリコン単原子層を少なくともシリコン単原子層の下層の全面を覆って成膜することによって、窒素の下層への拡散を抑制できる。
本発明の好適な態様では、前記窒素含有シリコン膜を窒化する工程では、シリコン基板に近い側の表面部分の窒化濃度が、シリコン基板から遠い側の表面部分の窒化濃度よりも低くなるように窒化する。
本発明では、前記窒素含有シリコン膜がＳｉＯＮ膜であってもよい。
以下に、図面を参照し、本発明の実施形態を詳細に説明する。図１は、本発明の一実施形態に係る半導体装置の製造方法で形成される、ゲート絶縁膜の層構造を示す断面図である。ゲート絶縁膜１２は、シリコン基板１１上に順次に積層されたＳｉＯ２層１３、及び、ＳｉＮ層１４からなる。ゲート絶縁膜１２上には不純物ドープポリシリコンからなる図示しないゲート電極が形成されている。ゲート電極は、ＴｉＮ又はＮｉＳｉなどで構成することも出来る。
図２は、図１のゲート絶縁膜１２を形成する手順を示すフローチャートである。シリコン基板１１の表面部分に素子分離構造（図示なし）を形成した後、シリコン基板１１上に熱酸化法によりＳｉＯ２層１３を形成する（ステップＳ１１）。引き続き、ウエハ（シリコン基板）をＡＬＤ成膜装置内に収容し、シリコン単原子層の成膜と、成膜したシリコン単原子層のプラズマ窒化処理とを交互に繰り返すＡＬＤ法によって所定厚みを有するＳｉＮ層１４を形成する（ステップＳ１２）。ステップＳ１２では、層中の窒素濃度がＳｉＮ膜の化学量論的組成比である１．３３より少ない、ＳｉリッチなＳｉＮ層１４を形成する。
図３は、図２のステップＳ１２の手順を詳細に示すフローチャートである。ＡＬＤ法によるＳｉＮ層１４の形成に際しては、先ず、シリコン単原子層を成膜する（ステップＳ２１）。シリコン単原子層の成膜に際しては、例えば、基板温度を５５０℃とし、処理時間を７０秒とする。次いで、Ｎ２ガスを用いたパージを行う（ステップＳ２２）。
引き続き、ＮＨ３プラズマを用いたプラズマ窒化処理によって、シリコン単原子層２１を窒化させ、ＳｉＮ層を形成する（ステップＳ２３）。このプラズマ窒化処理に際しては、例えば、基板温度を５５０℃とし、プラズマパワーを０．３ｋＷとし、処理時間を１４０秒とする。更に、Ｎ２ガスを用いたパージを行う（ステップＳ２４）。これらのステップＳ２１〜Ｓ２４を１サイクルとし、これを５〜３０サイクル繰り返すことによって、所定厚みを有するＳｉＮ層１４を形成する。
ステップＳ２１のシリコン単原子層の成膜に際して、シリコンの堆積に伴って、図４（ａ）に示すように、ＳｉＯ２層１３上にシリコン２１ａが島状に成長する。シリコンの堆積を継続することによって、図４（ｂ）に示すように、シリコン単原子層２１がＳｉＯ２層１３の全面を覆って成膜される。
ところで、図４（ａ）の段階でこのステップを終了すると、少なくとも最初の数サイクルでは、ＳｉＮ層が島状に成長することによって、ＳｉＯ２層１３の表面の一部が露出した状態となる。このため、ステップＳ２３のプラズマ窒化処理に際して、露出したＳｉＯ２層１３の表面から窒素がＳｉＯ２層１３中へ容易に拡散し、シリコン基板１１との界面付近に到達する問題が生じる。従って、ステップＳ２１では、窒素のＳｉＯ２層１３中への拡散を抑制するために、シリコン単原子層２１が少なくともＳｉＯ２層１３の全面を覆って成膜されるようにする。また、このために、シリコン単原子層２１の成膜に際して、基板温度を５００℃以上に設定する。
図２に戻り、ＡＬＤ法を用いてＳｉＮ層１４を形成した後、ウエハをプラズマ窒化装置内に収容し、基板温度を５００℃未満とするプラズマ窒化処理（ポストプラズマ窒化処理）を行なう（ステップＳ１３）。基板温度を５００℃未満とするポストプラズマ窒化処理によって、ゲート絶縁膜１２のシリコン基板１１との界面付近への窒素の拡散を抑制しつつ、ゲート絶縁膜１２の上面付近を局所的に窒化できる。従って、ゲート絶縁膜１２のシリコン基板１１との界面付近での窒素濃度の上昇を抑制しつつ、ＳｉＮ層１４のＮ／Ｓｉ組成比を化学量論的組成比に近づけることが出来る。ポストプラズマ窒化処理の条件は、基板温度を室温〜５００℃、圧力を４０〜１０００ｍtorr、プラズマパワーを５００〜３０００Ｗとする。
本実施形態によれば、ＡＬＤ法を用いることによって、膜厚や組成の制御性、及び、面内均一性に優れた良質なＳｉＮ層１４を形成できる。また、ＡＬＤ法を用いたＳｉＮ層１４の形成に際して、層中の窒素濃度がＳｉＮ膜の化学量論的組成比である１．３３より少ない、ＳｉリッチなＳｉＮ層１４を形成することによって、ゲート絶縁膜１２のシリコン基板１１との界面付近への窒素の拡散を抑制できる。ＡＬＤ法を用いたＳｉＮ層１４の形成では、更に、ステップＳ２１のシリコン単原子層２１の成膜に際して、シリコン単原子層２１を少なくともＳｉＯ２層１３の全面を覆って成膜することによって、ＳｉＯ２層１３中への窒素の拡散を抑制できる。
また、ＡＬＤ法を用いてＳｉＮ層１４を形成した後、基板温度を５００℃未満とするポストプラズマ窒化処理を行なうことによって、ゲート絶縁膜１２のシリコン基板１１との界面付近への窒素の拡散を抑制しつつ、ゲート絶縁膜１２の上面付近を局所的に窒化し、ＳｉＮ層１４のＮ／Ｓｉ組成比を化学量論的組成比に近づけることが出来る。これらによって、ゲート絶縁膜１２のシリコン基板１１との界面付近への窒素の拡散を抑制しつつ、ゲート絶縁膜１２の上面付近の窒素濃度を効果的に高めることが出来る。ゲート絶縁膜１２中の固定電荷を低減することによって、ＦＥＴの特性劣化を抑制し、良好な特性を有するＦＥＴを形成できる。
上記実施形態による効果を確認するために、ゲート電極を含む半導体装置であって、上記実施形態の方法に従ってゲート絶縁膜を形成した半導体装置を形成し、実施例の半導体装置とした。ステップＳ１３のポストプラズマ窒化処理の条件は、基板温度を４８０℃、圧力を５００ｍtorr、プラズマパワーを２０００Ｗとした。
また、実施例の半導体装置との比較のために、ポストプラズマ窒化処理を行わない第１〜５比較例の半導体装置を製造した。第１比較例の半導体装置の製造方法は、実施例の半導体装置の製造方法において、ステップＳ１３のポストプラズマ窒化処理を行わないことを除いては同様であって、実施例の半導体装置で、ポストプラズマ窒化処理を行う前の窒素濃度を調べるために製造した。
第２〜５比較例の半導体装置は何れも、ポストプラズマ窒化処理を行うことなく、ＡＬＤ法の改良によってＳｉＮ層１４中の窒素濃度を高めることを目的としたものである。第２比較例の半導体装置の製造に際しては、図３のステップＳ２１に際して成膜時間を短縮し、第３比較例の半導体装置の製造に際しては、図３のステップＳ２１に際して基板温度を低くし、プリカーサの分解を抑制した。第２，３比較例では、ステップＳ２１のシリコン単原子層２１の成長を抑制することによって、ＳｉＮ層１４中の窒素濃度が高まる効果を期待した。
第４比較例の半導体装置の製造に際しては、図３のステップＳ２３に際してプラズマパワーを増大させ、第５比較例の半導体装置の製造に際しては、図３のステップＳ２３に際して基板温度を高めた。第４，５比較例では、ＳｉＮ層１４のＮ／Ｓｉ組成比が化学量論的組成比とほぼ同等になる程度に、ステップＳ２３のプラズマ窒化処理を強化した。
図５に、実施例、及び、第１〜５比較例の半導体装置について、ラザフォード後方散乱分析（ＲＢＳ：Rutherford Back Scattering）法で測定されたＳｉＮ層１４のＮ／Ｓｉ組成比を示す。また、図６に、実施例、及び、第１，２，４比較例の半導体装置について、二次イオン質量分析（ＳＩＭＳ：Secondary Ion Mass Spectrometry）法で測定された膜中窒素濃度を示すグラフを示す。グラフの横軸はゲート絶縁膜１２上面からの深さを、縦軸は単位膜厚あたりの窒素量を示す。なお、図５のＮ／Ｓｉ組成比は、ＳｉＮ層１４の膜厚方向で中央付近の値を示している。
同図より、実施例の半導体装置では、第１比較例の半導体装置に比して、ＳｉＮ層１４中の窒素濃度が大幅に増加し、ＳｉＮ層１４のＮ／Ｓｉ組成比が化学量論的組成比とほぼ同等になっていることが判る。一方、シリコン基板１１との界面付近での窒素濃度は第１比較例の半導体装置とほぼ同等であった。第２〜５比較例の半導体装置については、第１比較例の半導体装置に比して、ＳｉＮ層１４中の窒素濃度は増加したものの、シリコン基板１１との界面付近の窒素濃度が顕著に増大した。
第２，３比較例の半導体装置で、シリコン基板１１との界面付近の窒素濃度が顕著に増大した理由は、下記のように考えられる。図３のステップＳ２１に際してシリコン単原子層２１の成長を抑制したため、ステップＳ２１〜Ｓ２４の少なくとも最初の数サイクルで、図４（ａ）に示したシリコン２１ａが島状に形成された状態で、ステップＳ２３のプラズマ窒化処理が行われた。これによって、ステップＳ２３のプラズマ窒化処理に際して、窒素が露出したＳｉＯ２層１３の表面からＳｉＯ２層１３中へ拡散したためと考えられる。従って、本発明では、ステップＳ２１のシリコン単原子層２１の成長に際しては、図４（ｂ）に示したように、少なくともシリコン単原子層２１をＳｉＯ２層１３の全面を覆って成膜することとした。また、このために、シリコン単原子層の成膜に際して、基板温度を５００℃以上に設定することとした。
一方、第４，５比較例の半導体装置で、シリコン基板１１との界面付近の窒素濃度が顕著に増大した理由は、図３のステップＳ２３に際してプラズマ窒化処理を強化したため、多量の窒素がＳｉＯ２層１３中へ拡散したためと考えられる。従って、本発明では、ステップＳ１２のＡＬＤ法を用いたＳｉＮ層１４の形成に際して、シリコン基板１１との界面付近への窒素の拡散を抑制するために、Ｎ／Ｓｉ組成比がＳｉＮ膜の化学量論的組成比よりも低いＳｉリッチなＳｉＮ層１４を形成することとした。また、ＡＬＤ法を用いたＳｉＮ層１４形成に後続し、ステップＳ１３の基板温度が５００℃未満のポストプラズマ窒化処理を行うことによって、シリコン基板１１との界面付近への窒素の拡散を抑制しつつ、ゲート絶縁膜１２の上面付近を局所的に窒化することとした。
実施例の半導体装置との比較のために、ゲート絶縁膜１２をＳｉＯ２層１３の単層で構成した半導体装置を更に製造し、第６比較例の半導体装置とした。実施例、及び、第１，２，４，６比較例の半導体装置について、フラットバンド電圧Ｖｆｂの値を調べた。図７に結果を示す。窒素による固定電荷は正電荷であり、同図中、フラットバンド電圧Ｖｆｂの絶対値が大きいほど固定電荷が多いことを示している。
同図より、実施例の半導体装置では、第１比較例の半導体装置に比して、フラットバンド電圧Ｖｆｂの絶対値が大幅に減少し、ゲート絶縁膜１２をＳｉＯ２層１３のみで構成した第６比較例の半導体装置とほぼ同等の値になった。従って、固定電荷が充分に抑制されているといえる。第２，４，６比較例の半導体装置については、第１比較例の半導体装置に比して、フラットバンド電圧Ｖｆｂの絶対値が減少しているものの、顕著であるとは言えない。これは、ゲート絶縁膜１２のシリコン基板１１との界面付近に窒素が蓄積しているためである。
なお、上記実施形態では、ステップＳ１３のポストプラズマ窒化処理に代えて、窒素雰囲気下でウエハをアニールする窒化処理を行うことも出来る。窒素雰囲気には、例えばＮＨ３雰囲気やＮ２雰囲気を用いる。この窒化処理では、基板温度を８００℃以下に設定することによって、上記実施形態と同様に、ゲート絶縁膜１２のシリコン基板１１との界面付近への窒素の拡散を抑制しつつ、ゲート絶縁膜１２の上面付近を局所的に窒化できる。
上記実施形態では、また、ステップＳ１１を省略して、シリコン基板１１上にＳｉＮ層１４又はＳｉＯＮ層を直接に成膜することも出来る。この場合、ステップＳ１３のポストプラズマ窒化処理によって、ＳｉＮ層１４又はＳｉＯＮ層の上面付近を局所的に窒化できる。このポストプラズマ窒化処理に際しては、ゲート絶縁膜１２のシリコン基板１１との界面付近への窒素の拡散が充分に抑制されるように、その条件を適宜に調節する。
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置の製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置の製造方法も、本発明の範囲に含まれる。
本発明の一実施形態に係る半導体装置の製造方法で形成される、ゲート絶縁膜の層構造を示す断面図である。 図１のゲート絶縁膜を形成するための手順を示すフローチャートである。 図２のステップＳ１２の手順を詳細に示すフローチャートである。 図４（ａ）は、図３のステップＳ２１の初期段階におけるゲート絶縁膜の層構造を示す断面図であり、図４（ｂ）は、図４（ａ）に後続する段階におけるゲート絶縁膜の層構造を示す断面図である。 実施例、第１〜５比較例の半導体装置について、ＲＢＳ法によって測定されたＮ／Ｓｉ組成比を示すグラフである。 実施例、第１，２，４比較例の半導体装置について、ＳＩＭＳ法によって測定された膜中窒素濃度を示すグラフである。 実施例、第１，２，４，６比較例の半導体装置について測定されたフラットバンド電圧Ｖｆｂの値を示すグラフである。
符号の説明
１１：シリコン基板
１２：ゲート絶縁膜
１３：ＳｉＯ２層
１４：ＳｉＮ層
２１：シリコン単原子層
２１ａ：シリコン

Claims (8)

  1. シリコン基板上に窒素含有ゲート絶縁膜を形成する、半導体装置の製造方法であって、
    ＳｉＮ膜の化学量論的組成よりも窒素が少ない窒素含有シリコン膜を形成する工程と、
    前記窒素含有シリコン膜を窒化する工程とを有することを特徴とする半導体装置の製造方法。
  2. 前記窒化工程は、５００℃未満の基板温度を採用するプラズマ窒化法で行う、請求項１に記載の半導体装置の製造方法。
  3. 前記窒化工程は、窒素雰囲気下で８００℃以下の基板温度で行う、請求項１に記載の半導体装置の製造方法。
  4. 前記窒素含有シリコン膜を形成する工程に先立って、シリコン基板上にシリコン酸化膜を形成する工程を更に有する、請求項１〜３の何れか一に記載の半導体装置の製造方法。
  5. 前記窒素含有シリコン膜を形成する工程は、シリコン単原子層を堆積する工程と、該シリコン単原子層を窒化する工程とを繰り返し行う、請求項１〜４の何れか一に記載の半導体装置の製造方法。
  6. 前記シリコン単原子層を窒化する工程は、５００℃以上の基板温度を採用するプラズマ窒化法で行う、請求項５に記載の半導体装置の製造方法。
  7. 前記窒素含有シリコン膜を窒化する工程では、シリコン基板に近い側の表面部分の窒化濃度が、シリコン基板から遠い側の表面部分の窒化濃度よりも低くなるように窒化する、請求項１〜６の何れか一に記載の半導体装置の製造方法。
  8. 前記窒素含有シリコン膜がＳｉＯＮ膜である、請求項１〜４の何れか一に記載の半導体装置の製造方法。
JP2006105442A 2006-04-06 2006-04-06 半導体装置の製造方法 Pending JP2007281181A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006105442A JP2007281181A (ja) 2006-04-06 2006-04-06 半導体装置の製造方法
US11/697,050 US8105959B2 (en) 2006-04-06 2007-04-05 Method for manufacturing a semiconductor device having a nitrogen-containing gate insulating film

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006105442A JP2007281181A (ja) 2006-04-06 2006-04-06 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2007281181A true JP2007281181A (ja) 2007-10-25

Family

ID=38575885

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006105442A Pending JP2007281181A (ja) 2006-04-06 2006-04-06 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US8105959B2 (ja)
JP (1) JP2007281181A (ja)

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012216631A (ja) * 2011-03-31 2012-11-08 Tokyo Electron Ltd プラズマ窒化処理方法
US8420482B2 (en) 2008-09-05 2013-04-16 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of forming the same
JP2014013928A (ja) * 2008-11-26 2014-01-23 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び基板処理装置
US9312123B2 (en) 2008-11-26 2016-04-12 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device and substrate processing apparatus
US20170103885A1 (en) 2014-06-25 2017-04-13 Hitachi Kokusai Electric Inc. Method for manufacturing semiconductor device, substrate-processing apparatus, and recording medium
US9741555B2 (en) 2015-01-14 2017-08-22 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device, substrate processing apparatus, and recording medium
WO2018089314A1 (en) * 2016-11-11 2018-05-17 Lam Research Corporation Method for reducing the wet etch rate of a sin film without damaging the underlying substrate
US10074543B2 (en) 2016-08-31 2018-09-11 Lam Research Corporation High dry etch rate materials for semiconductor patterning applications
US10134579B2 (en) 2016-11-14 2018-11-20 Lam Research Corporation Method for high modulus ALD SiO2 spacer
US10157736B2 (en) 2016-05-06 2018-12-18 Lam Research Corporation Methods of encapsulation
US10269559B2 (en) 2017-09-13 2019-04-23 Lam Research Corporation Dielectric gapfill of high aspect ratio features utilizing a sacrificial etch cap layer
US10629435B2 (en) 2016-07-29 2020-04-21 Lam Research Corporation Doped ALD films for semiconductor patterning applications
US10804099B2 (en) 2014-11-24 2020-10-13 Lam Research Corporation Selective inhibition in atomic layer deposition of silicon-containing films
US10825680B2 (en) 2015-12-18 2020-11-03 Lam Research Corporation Directional deposition on patterned structures
US10832908B2 (en) 2016-11-11 2020-11-10 Lam Research Corporation Self-aligned multi-patterning process flow with ALD gapfill spacer mask
US11404275B2 (en) 2018-03-02 2022-08-02 Lam Research Corporation Selective deposition using hydrolysis
US11832533B2 (en) 2018-08-24 2023-11-28 Lam Research Corporation Conformal damage-free encapsulation of chalcogenide materials
US12157945B2 (en) 2019-08-06 2024-12-03 Lam Research Corporation Thermal atomic layer deposition of silicon-containing films
US12237175B2 (en) 2019-06-04 2025-02-25 Lam Research Corporation Polymerization protective liner for reactive ion etch in patterning
US12412742B2 (en) 2020-07-28 2025-09-09 Lam Research Corporation Impurity reduction in silicon-containing films
US12473633B2 (en) 2021-07-09 2025-11-18 Lam Research Corporation Plasma enhanced atomic layer deposition of silicon-containing films
US12598930B2 (en) 2020-07-23 2026-04-07 Lam Research Corporation Conformal thermal CVD with controlled film properties and high deposition rate

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7910497B2 (en) * 2007-07-30 2011-03-22 Applied Materials, Inc. Method of forming dielectric layers on a substrate and apparatus therefor
US7704884B2 (en) * 2008-04-11 2010-04-27 Micron Technology, Inc. Semiconductor processing methods
KR101039142B1 (ko) * 2008-12-23 2011-06-03 주식회사 하이닉스반도체 리세스 채널을 갖는 반도체 소자의 제조방법
US9006064B2 (en) 2013-03-11 2015-04-14 International Business Machines Corporation Multi-plasma nitridation process for a gate dielectric
JP6369680B2 (ja) * 2014-05-30 2018-08-08 パナソニックＩｐマネジメント株式会社 太陽電池

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5984460A (ja) * 1982-11-04 1984-05-16 Nec Corp 半導体装置用キヤパシタの製造方法
JP2001237243A (ja) * 1999-12-23 2001-08-31 Asm America Inc インシチュ誘電体スタックの製造方法及びそのプロセス
JP2002203961A (ja) * 2000-12-28 2002-07-19 Sony Corp ゲート絶縁膜の形成方法
JP2003218106A (ja) * 2002-01-23 2003-07-31 Hitachi Kokusai Electric Inc 半導体装置の製造方法
JP2004022902A (ja) * 2002-06-18 2004-01-22 Fujitsu Ltd 半導体装置の製造方法
JP2005079308A (ja) * 2003-08-29 2005-03-24 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
JP2006073758A (ja) * 2004-09-01 2006-03-16 Hitachi Kokusai Electric Inc 半導体装置の製造方法
JP2006108493A (ja) * 2004-10-07 2006-04-20 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2007194239A (ja) * 2006-01-17 2007-08-02 Fujitsu Ltd 半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4398339A (en) * 1977-04-15 1983-08-16 Supertex, Inc. Fabrication method for high power MOS device
US6566281B1 (en) * 1997-10-15 2003-05-20 International Business Machines Corporation Nitrogen-rich barrier layer and structures formed
US6309932B1 (en) * 1999-01-14 2001-10-30 Agere Systems Guardian Corp Process for forming a plasma nitride film suitable for gate dielectric application in sub-0.25 μm technologies
JP3538081B2 (ja) * 1999-08-24 2004-06-14 松下電器産業株式会社 半導体装置の製造方法
US20030059535A1 (en) * 2001-09-25 2003-03-27 Lee Luo Cycling deposition of low temperature films in a cold wall single wafer process chamber
US6638879B2 (en) * 2001-12-06 2003-10-28 Macronix International Co., Ltd. Method for forming nitride spacer by using atomic layer deposition
KR100469126B1 (ko) * 2002-06-05 2005-01-29 삼성전자주식회사 수소 함유량이 적은 박막 형성방법
US6821868B2 (en) * 2002-12-27 2004-11-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming nitrogen enriched gate dielectric with low effective oxide thickness
US7545001B2 (en) * 2003-11-25 2009-06-09 Taiwan Semiconductor Manufacturing Company Semiconductor device having high drive current and method of manufacture therefor
US7429538B2 (en) * 2005-06-27 2008-09-30 Applied Materials, Inc. Manufacturing method for two-step post nitridation annealing of plasma nitrided gate dielectric

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5984460A (ja) * 1982-11-04 1984-05-16 Nec Corp 半導体装置用キヤパシタの製造方法
JP2001237243A (ja) * 1999-12-23 2001-08-31 Asm America Inc インシチュ誘電体スタックの製造方法及びそのプロセス
JP2002203961A (ja) * 2000-12-28 2002-07-19 Sony Corp ゲート絶縁膜の形成方法
JP2003218106A (ja) * 2002-01-23 2003-07-31 Hitachi Kokusai Electric Inc 半導体装置の製造方法
JP2004022902A (ja) * 2002-06-18 2004-01-22 Fujitsu Ltd 半導体装置の製造方法
JP2005079308A (ja) * 2003-08-29 2005-03-24 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
JP2006073758A (ja) * 2004-09-01 2006-03-16 Hitachi Kokusai Electric Inc 半導体装置の製造方法
JP2006108493A (ja) * 2004-10-07 2006-04-20 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2007194239A (ja) * 2006-01-17 2007-08-02 Fujitsu Ltd 半導体装置の製造方法

Cited By (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE46389E1 (en) 2008-09-05 2017-05-02 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of forming the same
US8420482B2 (en) 2008-09-05 2013-04-16 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of forming the same
US9384972B2 (en) 2008-11-26 2016-07-05 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device by forming a film on a substrate
US9385013B2 (en) 2008-11-26 2016-07-05 Hitachi Kokusai Electric Inc. Method and apparatus of manufacturing a semiconductor device by forming a film on a substrate
US9312123B2 (en) 2008-11-26 2016-04-12 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device and substrate processing apparatus
US9318316B2 (en) 2008-11-26 2016-04-19 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device, method of processing substrate and substrate processing apparatus for forming thin film containing at least two different elements
US9330904B2 (en) 2008-11-26 2016-05-03 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device and substrate processing apparatus
US9384967B2 (en) 2008-11-26 2016-07-05 Hitachi Kokusai Electric Inc. Method of manufacturing a semiconductor device by forming a film on a substrate
US9384968B2 (en) 2008-11-26 2016-07-05 Hitachi Kokusai Electric Inc. Method of manufacturing a semiconductor device by forming a film on a substrate
US9384971B2 (en) 2008-11-26 2016-07-05 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device by forming a film on a substrate
US9384970B2 (en) 2008-11-26 2016-07-05 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device by forming a film on a substrate
US9384969B2 (en) 2008-11-26 2016-07-05 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device by forming a film on a substrate
US9384966B2 (en) 2008-11-26 2016-07-05 Hitachi Kokusai Electric Inc. Method of manufacturing a semiconductor device by forming a film on a substrate
US9487861B2 (en) 2008-11-26 2016-11-08 Hitachi Kokusai Electric Inc. Substrate processing apparatus capable of forming films including at least two different elements
US10026607B2 (en) 2008-11-26 2018-07-17 Hitachi Kokusai Electric, Inc. Substrate processing apparatus for forming film including at least two different elements
US9443720B2 (en) 2008-11-26 2016-09-13 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device for forming film including at least two different elements
JP2015133506A (ja) * 2008-11-26 2015-07-23 株式会社日立国際電気 半導体装置の製造方法及び基板処理装置
US9478417B2 (en) 2008-11-26 2016-10-25 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device for forming film including at least two different elements
US9443719B2 (en) 2008-11-26 2016-09-13 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device for forming film including at least two different elements
JP2014013928A (ja) * 2008-11-26 2014-01-23 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び基板処理装置
JP2012216631A (ja) * 2011-03-31 2012-11-08 Tokyo Electron Ltd プラズマ窒化処理方法
US20170103885A1 (en) 2014-06-25 2017-04-13 Hitachi Kokusai Electric Inc. Method for manufacturing semiconductor device, substrate-processing apparatus, and recording medium
US10229829B2 (en) 2014-06-25 2019-03-12 Kokusai Electric Corporation Method for manufacturing semiconductor device, substrate-processing apparatus, and recording medium
US10497561B2 (en) 2014-06-25 2019-12-03 Kokusai Electric Corporation Method for manufacturing semiconductor device, substrate-processing apparatus, and recording medium
US10163625B2 (en) 2014-06-25 2018-12-25 Hitachi Kokusai Electric Inc. Method for manufacturing semiconductor device, substrate-processing apparatus, and recording medium
US10804099B2 (en) 2014-11-24 2020-10-13 Lam Research Corporation Selective inhibition in atomic layer deposition of silicon-containing films
US9741555B2 (en) 2015-01-14 2017-08-22 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device, substrate processing apparatus, and recording medium
US10825680B2 (en) 2015-12-18 2020-11-03 Lam Research Corporation Directional deposition on patterned structures
US10157736B2 (en) 2016-05-06 2018-12-18 Lam Research Corporation Methods of encapsulation
US10763107B2 (en) 2016-05-06 2020-09-01 Lam Research Corporation Methods of encapsulation
US10566186B2 (en) 2016-05-06 2020-02-18 Lam Research Corporation Methods of encapsulation
US10629435B2 (en) 2016-07-29 2020-04-21 Lam Research Corporation Doped ALD films for semiconductor patterning applications
US10074543B2 (en) 2016-08-31 2018-09-11 Lam Research Corporation High dry etch rate materials for semiconductor patterning applications
US10832908B2 (en) 2016-11-11 2020-11-10 Lam Research Corporation Self-aligned multi-patterning process flow with ALD gapfill spacer mask
WO2018089314A1 (en) * 2016-11-11 2018-05-17 Lam Research Corporation Method for reducing the wet etch rate of a sin film without damaging the underlying substrate
US10454029B2 (en) 2016-11-11 2019-10-22 Lam Research Corporation Method for reducing the wet etch rate of a sin film without damaging the underlying substrate
US10134579B2 (en) 2016-11-14 2018-11-20 Lam Research Corporation Method for high modulus ALD SiO2 spacer
US10658172B2 (en) 2017-09-13 2020-05-19 Lam Research Corporation Dielectric gapfill of high aspect ratio features utilizing a sacrificial etch cap layer
US10269559B2 (en) 2017-09-13 2019-04-23 Lam Research Corporation Dielectric gapfill of high aspect ratio features utilizing a sacrificial etch cap layer
US11404275B2 (en) 2018-03-02 2022-08-02 Lam Research Corporation Selective deposition using hydrolysis
US11832533B2 (en) 2018-08-24 2023-11-28 Lam Research Corporation Conformal damage-free encapsulation of chalcogenide materials
US12237175B2 (en) 2019-06-04 2025-02-25 Lam Research Corporation Polymerization protective liner for reactive ion etch in patterning
US12157945B2 (en) 2019-08-06 2024-12-03 Lam Research Corporation Thermal atomic layer deposition of silicon-containing films
US12598930B2 (en) 2020-07-23 2026-04-07 Lam Research Corporation Conformal thermal CVD with controlled film properties and high deposition rate
US12412742B2 (en) 2020-07-28 2025-09-09 Lam Research Corporation Impurity reduction in silicon-containing films
US12473633B2 (en) 2021-07-09 2025-11-18 Lam Research Corporation Plasma enhanced atomic layer deposition of silicon-containing films

Also Published As

Publication number Publication date
US8105959B2 (en) 2012-01-31
US20070238316A1 (en) 2007-10-11

Similar Documents

Publication Publication Date Title
JP2007281181A (ja) 半導体装置の製造方法
US7994070B1 (en) Low-temperature dielectric film formation by chemical vapor deposition
KR100640638B1 (ko) 원자층 증착법에 의한 고유전막 형성 방법 및 고유전막을 갖는 반도체소자의 제조 방법
KR101340098B1 (ko) 반도체 장치의 제조 방법
US7704858B2 (en) Methods of forming nickel silicide layers with low carbon content
US7768036B2 (en) Integrated circuitry
US7482234B2 (en) Method of fabricating a metal oxynitride thin film that includes a first annealing of a metal oxide film in a nitrogen-containing atmosphere to form a metal oxynitride film and a second annealing of the metal oxynitride film in an oxidizing atmosphere
KR20150090848A (ko) 반도체 장치의 제조 방법
US7402472B2 (en) Method of making a nitrided gate dielectric
WO2004107451A1 (ja) Ｍｉｓ型電界効果トランジスタを備える半導体装置及びその製造方法並びに金属酸化膜の形成方法
US7592234B2 (en) Method for forming a nitrogen-containing gate insulating film
KR100788361B1 (ko) 모스펫 소자의 형성 방법
US20060273411A1 (en) In-situ nitridation of high-k dielectrics
CN105336784A (zh) 半导体器件及其制造方法
JP2008235397A (ja) 半導体装置の製造方法
JP4719422B2 (ja) 半導体装置の製造方法
JP2006066706A (ja) 高誘電体膜、この高誘電体膜を用いた電界効果トランジスタおよび半導体集積回路装置ならびに高誘電体膜の製造方法
JP5141321B2 (ja) 半導体装置の製造方法
KR20080062743A (ko) 반도체소자 및 그 제조방법
JP5325759B2 (ja) 半導体装置の製造方法
JP2008041825A (ja) 半導体装置の製造方法
KR100680970B1 (ko) 반도체 소자의 게이트 형성방법
KR100745073B1 (ko) 하프늄니오븀옥사이드(ＨｆＮｂＯ) 게이트절연막을 갖는반도체소자 및 그 제조방법
JP2005285805A (ja) 半導体装置の製造方法
KR100650758B1 (ko) 반도체 소자의 게이트 형성방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090310

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090910

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20100205

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111011

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111207

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20111227