JP2007299523A - シフトレジスタ及び表示装置 - Google Patents

Abstract

【課題】レベルシフタ等を用いて、入力するパルス信号の振幅電圧を大きくするシフトレジスタの場合、高周波数で動作が困難、電源線のノイズ、レイアウト面積の増大等の問題が生じる。そこで、上記問題を解決するシフトレジスタ及びその駆動方法を提供することを課題とする。
【解決手段】シフトレジスタの電源電圧より小さな振幅電圧を有するクロックパルスをシフトレジスタに入力する。このとき、シフトレジスタの有する第２のクロックドインバータを構成するＴＦＴのゲート幅を大きく設定し、第１のクロックドインバータの漏れ電流によって起こる出力電位の変化を低減する。また、第１のクロックドインバータに、新たに追加したＴＦＴのゲート電極に電源電圧程度の振幅を有する信号を入力し、オン・オフを切り替えることによって、第１のクロックドインバータの漏れ電流を遮断する。
【選択図】図１

Description

本発明は、シフトレジスタに関する。特に、薄膜トランジスタ（以下、ＴＦＴと表記する）を用いて構成されたシフトレジスタ及びその駆動方法に関する。

クロックパルス及びスタートパルスを入力することで、順次、パルス（サンプリングパルス）を出力するシフトレジスタは、様々な回路に用いられている。中でも、マトリクス状に配置された複数の画素を有する表示装置において、シフトレジスタは、各画素を選択し、また選択された画素に信号を入力する、ソース信号線駆動回路やゲート信号線駆動回路として用いられている。

ここで、一般のシフトレジスタの構造の例を、図５に示す。シフトレジスタは、第１段〜第ｒ（ｒは、３以上の自然数）段を有している。それぞれの段は、第１のクロックドインバータＣＫＩＮＶ１と、第２のクロックドインバータＣＫＩＮＶ２と、インバータＩＮＶとによって構成されてる。

一般に、第ｉ（ｉは、ｒ以下の自然数）段をＳＲ＿ｉと表記する。第ｉ段を構成する第１のクロックドインバータ、第２のクロックドインバータ及びインバータをＣＫＩＮＶ１＿ｉ、ＣＫＩＮＶ２＿ｉ、ＩＮＶ＿ｉと表記する。

第１段ＳＲ＿１において、第１のクロックドインバータＣＫＩＮＶ１＿１の入力端子には、外部からスタートパルスＳＰが入力されており、第１のクロックドインバータＣＫＩＮＶ１＿１の出力端子は、インバータＩＮＶ＿１の入力端子、及び第２のクロックドインバータＣＫＩＮＶ２＿１の出力端子に接続されている。第２のクロックドインバータＣＫＩＮＶ２＿１の入力端子は、インバータＩＮＶ＿１の出力端子に接続されている。インバータＩＮＶ＿１の出力端子が第１段ＳＲ＿１の出力端子に相当する。

第２段ＳＲ＿２において、第１のクロックドインバータＣＫＩＮＶ１＿２の入力端子は、第１段ＳＲ＿１のインバータＩＮＶ＿１の出力端子に接続され、第１のクロックドインバータＣＫＩＮＶ１＿２の出力端子は、インバータＩＮＶ＿２の入力端子、及び第２のクロックドインバータＣＫＩＮＶ２＿２の出力端子に接続されている。第２のクロックドインバータＣＫＩＮＶ２＿２の入力端子は、インバータＩＮＶ＿２の出力端子に接続されている。インバータＩＮＶ＿２の出力端子が、第２段ＳＲ＿２の出力端子に相当する。

一般に、第ｊ（ｊは、２以上ｒ以下の自然数）段において、第１のクロックドインバータＣＫＩＮＶ１＿ｊの入力端子は、第ｊ−１段ＳＲ＿ｊ−１のインバータＩＮＶ＿ｊ−１の出力端子に接続されている。第１のクロックドインバータＣＫＩＮＶ１＿ｊの出力端子は、インバータＩＮＶ＿ｊの入力端子、及び第２のクロックドインバータＣＫＩＮＶ２＿ｊの出力端子に接続されている。第２のクロックドインバータＣＫＩＮＶ２＿ｊの入力端子は、インバータＩＮＶ＿ｊの出力端子に接続されている。インバータＩＮＶ＿ｊの出力端子が、第ｊ段の出力端子に相当する。

上記接続の第１段の回路ＳＲ＿１〜第ｒ段の回路ＳＲ＿ｒによって構成されるシフトレジスタは、第１段にスタートパルスＳＰが入力されると、それぞれの段が有する第１のクロックドインバータＣＫＩＮＶ１及び第２のクロックドインバータＣＫＩＮＶ２それぞれに入力される、クロックパルスＣＫ及びその極性が反転した反転クロックパルスＣＫＢに同期して、第１段ＳＲ＿１〜第ｒ段の回路ＳＲ＿ｒそれぞれの出力端子から、順にシフトしたパルスＳ＿１〜Ｓ＿ｒが出力される。

図５で示した構成のシフトレジスタにおいて、各段を構成する第１のクロックドインバータＣＫＩＮＶ１、第２のクロックドインバータＣＫＩＮＶ２及びインバータＩＮＶの詳細な回路図の例を図４に示す。

Ｖｄｄは高電源電位であり、Ｖｓｓは低電源電位であるとする。ここで、高電源電位Ｖｄｄの電位は、低電源電位Ｖｓｓの電位より高いとする。高電源電位Ｖｄｄと低電源電位Ｖｓｓの電位差が、シフトレジスタの電源電圧に相当する。

第１のクロックドインバータＣＫＩＮＶ１は、ｐチャネル型ＴＦＴ５０１ａ及び５０１ｂと、ｎチャネル型ＴＦＴ５０１ｄ及び５０１ｃとによって構成されている。本明細書中では、第１のクロックドインバータＣＫＩＮＶ１において、そのゲート電極に、クロックパルスＣＫもしくは反転クロックパルスＣＫＢが入力されるｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴをそれぞれ、５０１ａ、５０１ｄとする。また、ｐチャネル型ＴＦＴ５０１ｂ及びｎチャネル型ＴＦＴ５０１ｃのゲート電極は、第１のクロックドインバータＣＫＩＮＶ１の入力端子に接続されているものとする。

ここで、ｐチャネル型ＴＦＴ５０１ａのゲート電極にクロックパルスＣＫが入力される場合、ｎチャネル型ＴＦＴ５０１ｄのゲート電極に、反転クロックパルスＣＫＢが入力される。一方、ｐチャネル型ＴＦＴ５０１ａのゲート電極に、反転クロックパルスＣＫＢが入力される場合、ｎチャネル型ＴＦＴ５０１ｄのゲート電極に、クロックパルスＣＫが入力される。

ｐチャネル型ＴＦＴ５０１ａのソース電極は、高電源電位Ｖｄｄに保たれ、ドレイン電極は、ｐチャネル型ＴＦＴ５０１ｂのソース電極に接続されている。ｐチャネル型ＴＦＴ５０１ｂのドレイン電極は、ｎチャネル型ＴＦＴ５０１ｃのドレイン電極に接続され、ｎチャネル型ＴＦＴ５０１ｃのソース電極は、ｎチャネル型ＴＦＴ５０１ｄのドレイン電極に接続されている。ｎチャネル型ＴＦＴ５０１ｄのソース電極は、低電源電位Ｖｓｓに保たれている。ｐチャネル型ＴＦＴ５０１ｂ及びｎチャネル型ＴＦＴ５０１ｃのゲート電極が、第１のクロックドインバータＣＫＩＮＶ１の入力端子となり、ｐチャネル型ＴＦＴ５０１ｂ及びｎチャネル型ＴＦＴ５０１ｃのドレイン電極が、第１のクロックドインバータＣＫＩＮＶ１の出力端子となっている。

第２のクロックドインバータＣＫＩＮＶ２は、ｐチャネル型ＴＦＴ５０２ａ及び５０２ｂと、ｎチャネル型ＴＦＴ５０２ｄ及び５０２ｃとによって構成されている。本明細書中では、第２のクロックドインバータＣＫＩＮＶ２において、そのゲート電極に、クロックパルスＣＫもしくは反転クロックパルスＣＫＢが入力されているｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴをそれぞれ、５０２ａ、５０２ｄとする。また、ｐチャネル型ＴＦＴ５０２ｂ及びｎチャネル型ＴＦＴ５０２ｃのゲート電極が、インバータＩＮＶの出力端子に接続されているものとする。

ここで、各段において、第１のクロックドインバータＣＫＩＮＶ１を構成するｐチャネル型ＴＦＴ５０１ａのゲート電極に、クロックパルスＣＫが入力される場合、第２のクロックドインバータＣＫＩＮＶ２を構成するｐチャネル型ＴＦＴ５０２ａのゲート電極に、反転クロックパルスＣＫＢが入力され、ｎチャネル型ＴＦＴ５０２ｄのゲート電極に、クロックパルスＣＫが入力される。一方、各段において、第１のクロックドインバータＣＫＩＮＶ１を構成するｐチャネル型ＴＦＴ５０１ａのゲート電極に、反転クロックパルスＣＫＢが入力される場合、第２のクロックドインバータＣＫＩＮＶ２を構成するｐチャネル型ＴＦＴ５０２ａのゲート電極に、クロックパルスＣＫが入力され、ｎチャネル型ＴＦＴ５０２ｄのゲート電極に、反転クロックパルスＣＫＢが入力される。

ｐチャネル型ＴＦＴ５０２ａのソース電極は、高電源電位Ｖｄｄに保たれており、ドレイン電極は、ｐチャネル型ＴＦＴ５０２ｂのソース電極に接続されている。ｐチャネル型ＴＦＴ５０２ｂのドレイン電極は、ｎチャネル型ＴＦＴ５０２ｃのドレイン電極に接続され、ｎチャネル型ＴＦＴ５０２ｃのソース電極は、ｎチャネル型ＴＦＴ５０２ｄのドレイン電極に接続されている。ｎチャネル型ＴＦＴ５０２ｄのソース電極は、低電源電位Ｖｓｓに保たれている。ｐチャネル型ＴＦＴ５０２ｂ及びｎチャネル型ＴＦＴ５０２ｃのドレイン電極が、第２のクロックドインバータＣＫＩＮＶ２の出力端子となっている。

インバータＩＮＶは、ｐチャネル型ＴＦＴ５０３ａとｎチャネル型ＴＦＴ５０３ｂとによって構成されている。ｐチャネル型ＴＦＴ５０３ａのソース電極は、高電源電位Ｖｄｄに保たれ、ｐチャネル型ＴＦＴ５０３ａのドレイン電極は、ｎチャネル型ＴＦＴ５０３ｂのドレイン電極に接続されている。ｎチャネル型ＴＦＴ５０３ｂのソース電極は、低電源電位Ｖｓｓに保たれている。ｐチャネル型ＴＦＴ５０３ａ及びｎチャネル型ＴＦＴ５０３ｂのゲート電極が、インバータＩＮＶの入力端子となり、ｐチャネル型ＴＦＴ５０３ａ及びｎチャネル型ＴＦＴ５０３ｂのドレイン電極が、インバータＩＮＶの出力端子となる。

第ｉ（ｉは、自然数）段の第１のクロックドインバータＣＫＩＮＶ１＿ｉが有するｐチャネル型ＴＦＴ５０１ａ＿ｉのゲート電極に、クロックパルスＣＫが入力されている場合、第（ｉ−１）段の第１のクロックドインバータＣＫＩＮＶ１＿ｉ−１が有するｐチャネル型ＴＦＴ５０１ａ＿ｉ−１のゲート電極には、反転クロックパルスＣＫＢが入力されている。

一般に、第ｉ（ｉは、自然数）段の第１のクロックドインバータＣＫＩＮＶ１＿ｉを構成するｐチャネル型ＴＦＴ５０１ａ、５０１ｂをそれぞれ、５０１ａ＿ｉ、５０１ｂ＿ｉと表記し、ｎチャネル型ＴＦＴ５０１ｃ、５０１ｄをそれぞれ５０１ｃ＿ｉ、５０１ｄ＿ｉと表記する。同様に、第ｉ段の第２のクロックドインバータＣＫＩＮＶ２＿ｉを構成するｐチャネル型ＴＦＴ５０２ａ、５０２ｂをそれぞれ、５０２ａ＿ｉ、５０２ｂ＿ｉと表記し、ｎチャネル型ＴＦＴ５０２ｃ、５０２ｄをそれぞれ、５０２ｃ＿ｉ、５０２ｄ＿ｉと表記する。また、第ｉ段のインバータＩＮＶ＿ｉを構成するｎチャネル型ＴＦＴ５０３ａ、ｐチャネル型ＴＦＴ５０３ｂをそれぞれ、５０３ａ＿ｉ、５０３ｂ＿ｉと表記する。

図７に、図４及び図５に示した構成のシフトレジスタの理想的な駆動方法を示すタイミングチャートを示し、その具体的な動作について以下に説明する。

シフトレジスタには、クロックパルスＣＫ及びクロックパルスの極性が反転した反転クロックパルスＣＫＢ、スタートパルスＳＰが入力される。第１段ＳＲ＿１の第１のクロックドインバータＣＫＩＮＶ１＿１において、ｐチャネル型ＴＦＴ５０１ａ＿１のゲート電極には、反転クロックパルスＣＫＢが入力され、ｎチャネル型ＴＦＴ５０１ｄ＿１のゲート電極には、クロックパルスＣＫが入力されている。第１のクロックドインバータＣＫＩＮＶ１＿１のｐチャネル型ＴＦＴ５０１ｂ＿１及びｎチャネル型ＴＦＴ５０１ｃ＿１のゲート電極に、スタートパルスＳＰが入力される。

スタートパルスＳＰと、クロックパルスＣＫ及び、反転クロックパルスＣＫＢの関係は、図７のタイミングチャートに示した通りである。

その入力端子にスタートパルスＳＰが入力された、つまりスタートパルスＳＰによって「Ｈｉ」の電位が入力され、クロックパルスＣＫ及び反転クロックパルスＣＫＢが入力された第１段ＳＲ＿１の第１のクロックドインバータＣＫＩＮＶ１＿１において、ｎチャネル型ＴＦＴ５０１ｃ＿１及び５０１ｄ＿１がオンの状態となる。こうして、第１のクロックドインバータＣＫＩＮＶ１の出力端子は、低電源電位Ｖｓｓの電位となる。すなわち、第１段の第１のクロックドインバータＣＫＩＮＶ１＿１の出力ＳＢ＿１は、「Ｌｏ」の電位となる。このとき、同じ段の第２のクロックドインバータＣＫＩＮＶ２＿１のｐチャネル型ＴＦＴ５０２ａ＿１及びｎチャネル型ＴＦＴ５０２ｄ＿１は、そのゲート電極に入力されたクロックパルスＣＫ及び反転クロックパルスＣＫＢによって、オフの状態にある。

一方、第２段の第１のクロックドインバータＣＫＩＮＶ１＿２のｐチャネル型ＴＦＴ５０１ａ＿２及びｎチャネル型ＴＦＴ５０１ｄ＿２は、それらのゲート電極に入力されているクロックパルスＣＫ及び反転クロックパルスＣＫＢによって、どちらもオフの状態となっている。

また、第２のクロックドインバータＣＫＩＮＶ２＿２のｐチャネル型ＴＦＴ５０２ａ＿２及びｎチャネル型ＴＦＴ５０２ｄ＿２は、それらのゲート電極に入力されているクロックパルスＣＫ及び反転クロックパルスＣＫＢによって、どちらもオンの状態であり、且つ、第２のクロックドインバータＣＫＩＮＶ２＿２の入力端子に、「Ｌｏ」の電位が入力されているため、第２のクロックドインバータＣＫＩＮＶ２＿２の出力端子は、高電源電位Ｖｄｄが出力される。すなわち、「Ｈｉ」の電位が出力される。

次に、クロックパルスＣＫ及び反転クロックパルスＣＫＢによって、第１段ＳＲ＿１の第１のクロックドインバータＣＫＩＮＶ１＿１において、ｎチャネル型ＴＦＴ５０１ｄ＿１がオフの状態に変化する。一方、第２のクロックドインバータＣＫＩＮＶ２＿１において、ｎチャネル型ＴＦＴ５０２ｄ＿１がオンの状態となる。

また、第２のクロックドインバータＣＫＩＮＶ２＿１の入力端子には、第１のクロックドインバータＣＫＩＮＶ１＿１の出力ＳＢ＿１が、インバータＩＮＶ＿１を介して入力されている。すなわち、第２のクロックドインバータＣＫＩＮＶ２＿１の入力端子には、第１のクロックドインバータＣＫＩＮＶ１＿１の出力ＳＢ＿１の極性が反転した信号が入力されている。この入力信号により、第２のクロックドインバータＣＫＩＮＶ２＿１のｎチャネル型ＴＦＴ５０２ｃ＿１がオンの状態となる。こうして、第２のクロックドインバータＣＫＩＮＶ２＿１の出力端子は、低電源電位Ｖｓｓとなる。すなわち、第２のクロックドインバータＣＫＩＮＶ２＿１の出力ＳＢ＿１は、「Ｌｏ」の電位となる。

一方、第２段の第１のクロックドインバータＣＫＩＮＶ１＿２の入力端子に、第１段ＳＲ＿１から「Ｈｉ」の電位が入力されている。また、クロックパルスＣＫ及び反転クロックパルスＣＫＢにより、ｎチャネル型ＴＦＴ５０１ｄ＿２がオンの状態にある。こうして、第２段の第１のクロックドインバータＣＫＩＮＶ１＿２の出力端子は、低電源電位Ｖｓｓの電位となり、第２段の第１のクロックドインバータの出力ＳＢ＿２は、「Ｌｏ」の電位となる。

再び、クロックパルスＣＫ及び反転クロックパルスＣＫＢによって、第１段の第１のクロックドインバータのｐチャネル型ＴＦＴ５０１ａ＿１がオンの状態となる。このとき、スタートパルスＳＰは入力されていないので、第１のクロックドインバータのｐチャネル型ＴＦＴ５０１ｂ＿１もオンの状態である。こうして、第１段の第１のクロックドインバータＣＫＩＮＶ１＿１の出力端子は、高電源電位Ｖｄｄの電位となり、第１のクロックドインバータの出力ＳＢ＿１は、「Ｈｉ」となる。

上記の様に、第１のクロックドインバータＣＫＩＮＶ１および第２のクロックドインバータＣＫＩＮＶ２の出力が変化する。こうして各段の出力Ｓが、クロックパルスＣＫの半周期分ずつ順に、入力されたスタートパルスＳＰからシフトして出力される。こうして、図４で示したシフトレジスタはパルスを出力する。

また、図４で示した構成のシフトレジスタに対して、隣り合う段の出力信号ＳをＮＡＮＤ演算したものを出力パルスとするシフトレジスタの例を図１０に示す。図１０において、図４と同じ部分は同じ符号を用いて示し、説明は省略する。

第（ｉ＋１）（ｉ＋１は、ｒ以下の自然数）段の回路ＳＲ＿ｉ＋１と、第ｉ段の回路ＳＲ＿ｉ、それぞれの出力Ｓ＿ｉ、Ｓ＿ｉ＋１が、第ｉのＮＡＮＤ回路ＮＡＮＤ＿ｉに入力される。この第ｉのＮＡＮＤ回路ＮＡＮＤ＿ｉから、第ｉのパルスＳＭＰ＿ｉが出力される。このパルスＳＭＰ＿ｉが、シフトレジスタの出力パルスとなる。

図１０で示したシフトレジスタの駆動方法を示すタイミングチャートを、図１１に示す。第１段の回路ＳＲ＿１から第ｒ段の回路ＳＲ＿ｒの出力端子から、順にシフトしたパルスＳ＿１〜Ｓ＿ｒが出力されるまでの動作は、図７において示した動作と同様である。隣り合う段の出力がそれぞれＮＡＮＤ回路ＮＡＮＤ＿１〜ＮＡＮＤ＿ｒ−１に入力され、パルスＳＭＰ＿１〜ＳＭＰ＿ｒ−１が順に出力される。こうして、図１０で示したシフトレジスタはパルスを出力する。

図４、図５及び図１０で示した構成のシフトレジスタは、回路を構成する素子が少なくてすむので、負荷容量が小さくてすみ、高周波数での動作が比較的容易である。

シフトレジスタは一般に、電源電圧と、クロックパルス及びスタートパルスの信号の振幅電圧とが、ほぼ等しい状態で動作させる。通常、シフトレジスタの電源電圧は、１０Ｖ程度に設定されることが多い。

ここで、シフトレジスタに入力するクロックパルスやスタートパルス等のパルス信号は、通常、単結晶ＩＣ基板上に形成された、パルス信号制御回路によって出力されている。パルス信号制御回路は、通常、振幅電圧が３．３Ｖ程度のコントロール信号を出力する。よって、パルス信号発生回路の出力するパルス信号の振幅電圧は、通常は、レベルシフタ等によって、シフトレジスタの電源電圧程度まで大きくして、シフトレジスタに入力される。

ここで、仮にレベルシフタ等によって、シフトレジスタに入力されるパルス信号の信号電圧を大きくしなかった場合について考える。つまりこれは、図４において、シフトレジスタを構成する素子の電源電圧（高電源電位Ｖｄｄと低電源電位Ｖｓｓの電位差に相当する）、つまりシフトレジスタの電源電位が、スタートパルスＳＰや、クロックパルスＣＫの振幅電圧より大きい場合に該当する。

このときのシフトレジスタの動作について、図６のタイミングチャートを用いて説明する。また、シフトレジスタの回路構成は、図４を参照する。ここで、説明のため、シフトレジスタの電源電圧を１０Ｖ（高電源電位Ｖｄｄを１０Ｖ、低電源電位Ｖｓｓを０Ｖ）とし、クロックパルスやスタートパルス等のパルス信号の振幅電圧を３．０Ｖとする。このとき、パルス信号の「Ｌｏ」に対応する電位（最低電位）を３．５Ｖ、「Ｈｉ」に対応する電位（最高電位）を６．５Ｖとする。

第１のクロックドインバータＣＫＩＮＶ１に注目する。クロックパルスＣＫ、反転クロックパルスＣＫＢが入力され、ｐチャネル型ＴＦＴ５０１ａのゲート電極には、「Ｈｉ」に対応する電位、この場合は、６．５Ｖが入力され、同時に、ｎチャネル型ＴＦＴ５０１ｄのゲート電極には、「Ｌｏ」に対応する電位、この場合は３．５Ｖが入力されている場合を考える。このとき、理想的には、ｐチャネル型ＴＦＴ５０１ａ及び、ｎチャネル型ＴＦＴ５０１ｄは、どちらもオフの状態であることが望まれる。しかし、電源電圧より、クロックパルスＣＫ及び反転クロックパルスＣＫＢの振幅電圧が小さいため次のような問題が生じる。

ｐチャネル型ＴＦＴ５０１ａにおいて、そのソース電極の電位が、そのゲート電極の電位より大きくなる。この例では、ｐチャネル型ＴＦＴ５０１ａのソース電極の電位は、高電源電位Ｖｄｄの１０Ｖであり、ゲート電極の電位は、クロックパルスＣＫまたは反転クロックパルスＣＫＢの「Ｈｉ」の電位、６．５Ｖが入力されており、その電位差は３．５Ｖである。もし、ｐチャネル型ＴＦＴ５０１ａの閾値電圧（ｐチャネル型ＴＦＴにおいて、ソース電極の電位に対するゲート電極の電位を示すものとする）が−３．５Ｖ以上であったら、つまり、ｐチャネル型ＴＦＴ５０１ａの閾値電圧の絶対値が、３．５Ｖより小さい場合、ｐチャネル型ＴＦＴ５０１ａはオンの状態となって、そのソース・ドレイン間が導通状態となってしまう。

同様に、ｎチャネル型ＴＦＴ５０１ｄにおいて、そのソース電極の電位が、そのゲート電極の電位より小さくなる。この例では、ｎチャネル型ＴＦＴ５０１ｄのソース電極の電位は、低電源電位Ｖｓｓの０Ｖであり、ゲート電極の電位は、クロックパルスＣＫもしくは、反転クロックパルスＣＫＢの「Ｌｏ」の電位、３．５Ｖが入力されており、その電位差は３．５Ｖである。もし、ｎチャネル型ＴＦＴ５０１ｄの閾値電圧（ｎチャネル型ＴＦＴにおいて、ソース電極の電位に対するゲート電極の電位を示すものとする）が３．５Ｖ以下であったら、ｎチャネル型ＴＦＴ５０１ｄはオンの状態となってしまう。

タイミングチャートにおいて、破線で示した部分は、上記した問題によってオフとなるべきＴＦＴがオンの状態となった場合の動作を示す。

ここで、第１段ＳＲ＿１の第１のクロックドインバータＣＫＩＮＶ１＿１においては、その入力端子に、タイミングチャートに示すようにスタートパルスＳＰが入力されている場合、クロックパルスＣＫ及び反転クロックパルスＣＫＢに同期して、信号ＳＢ＿１を出力する。

一方、第２段ＳＲ＿２の第１のクロックドインバータＣＫＩＮＶ１＿２においては、第１段目ＳＲ＿１のインバータＩＮＶ＿１からの出力（図中、Ｓ＿１と表記）が入力されている。

第１段ＳＲ＿１から出力されたパルス信号Ｓ＿１が、第２段ＳＲ＿２の第１のクロックドインバータＣＫＩＮＶ１＿２の入力端子に入力されている場合、前述した問題によって、本来オフの状態にあるはずのｎチャネル型ＴＦＴ５０１ｄ＿２がオンの状態となると、ｎチャネル型ＴＦＴ５０１ｃ＿２及びｎチャネル型ＴＦＴ５０１ｄ＿２を介して漏れ電流が流れる。この漏れ電流が流れ続ける間に、第１のクロックドインバータＣＫＩＮＶ１＿２の出力電位ＳＢ＿２が、高電源電位Ｖｄｄに対して低くなっていく。（図６中、破線４０１ｎで示す。）

一方、第１段ＳＲ＿１から出力されたパルス信号Ｓ＿１が、第２段ＳＲ＿２の第１のクロックドインバータＣＫＩＮＶ１＿２の入力端子に入力されていない場合、前述した問題によって、本来オフの状態にあるはずのｐチャネル型ＴＦＴ５０１ａ＿２がオンの状態となると、ｐチャネル型ＴＦＴ５０１ａ＿２及びｐチャネル型ＴＦＴ５０１ｂ＿２を介して漏れ電流が流れる。この漏れ電流が流れ続ける間に、第１のクロックドインバータＣＫＩＮＶ１＿２の出力電位ＳＢ＿２が、低電源電位Ｖｓｓに対して高くなっていく。（図６中、破線４０１ｐで示す。）

同様に、第３段ＳＲ＿３以降も、その段の有する第１のクロックドインバータＣＫＩＮＶ１の出力電位ＳＢは、漏れ電流のために、図７のタイミングチャートに示したような理想的な動作をする場合と比較して、変動する。

上記の様に、本来オフの状態であるはずのｐチャネル型ＴＦＴ５０１ａ及びｎチャネル型ＴＦＴ５０１ｄが、オンの状態となった場合に、第１のクロックドインバータＣＫＩＮＶ１の入力端子に、パルスが入力されると、ｎチャネル型ＴＦＴ５０１ｃ及び５０１ｄを介して電流（以下、これをｎチャネル型ＴＦＴの漏れ電流と呼ぶ）が流れ、本来出力されるべき出力電位Ｖｄｄより低い電位が出力される。

また、本来オフの状態であるはずのＴＦＴ５０１ａ及びＴＦＴ５０１ｄが、オンの状態となった場合に、第１のクロックドインバータＣＫＩＮＶ１の入力端子に、パルスが入力されていない場合、５０１ａ及び５０１ｂを介して電流（以下、これをｐチャネル型ＴＦＴの漏れ電流と呼ぶ）が流れ、本来出力されるべき出力電位Ｖｓｓより高い電位が出力される。

上記漏れ電流が大きくなると、出力ＳＢのパルスがシフトしなくなる。

このように、本来オフの状態であることを求められるＴＦＴがオンの状態となってしまうためにシフトレジスタ内の出力が、正常に行われず、誤作動を起す可能性が高い。

上記理由による誤作動を配慮して、従来のシフトレジスタでは、クロックパルスＣＫ、スタートパルスＳＰ等のパルス信号は、レベルシフタを介して、その振幅電圧をシフトレジスタの電源電圧程度に大きくした後、入力されている。

ここで、レベルシフタを有するシフトレジスタを用いた駆動回路を備えた表示装置を例に挙げる。この際のレベルシフタは、シフトレジスタを用いた駆動回路と、この駆動回路から出力される信号によって表示を行う画素部とが形成された基板（パネル基板）上や、パネル基板とは別の単結晶ＩＣ基板上に形成される。

パネル基板とは別の基板上に、レベルシフタを形成する場合、表示装置内で画素部以外の周辺回路が占める面積が増大する。また、レベルシフタとパネル上の回路の接続部分の配線容量及び配線抵抗が大きくなるため、消費電力が増大する。

また、パネル基板上にレベルシフタを形成する場合、次のような問題点がある。クロックパルスＣＫやスタートパルスＳＰなどが入力される信号線は、負荷容量が大きい。そのため、レベルシフト後のバッファ出力は、クロックパルスＣＫやスタートパルスＳＰなどのパルス信号がなまって出力され、信号遅延によるタイミングずれを引き起こす。また、パルス信号のなまりを防ぐために、バッファの電流供給能力を大きくする必要が生じる。

このように、パネル基板上にレベルシフタを有するシフトレジスタでは、高周波数で動作が困難、電源線のノイズ、レイアウト面積の増大等の問題が生じる。

このように、パネル基板上やパネル基板とは別の基板上のレベルシフタ等を用いて、入力するパルス信号の振幅電圧を大きくするシフトレジスタの場合、消費電力の増大、高周波数で動作が困難、電源線のノイズ、レイアウト面積の増大等の問題が生じる。そこで、上記問題を解決するシフトレジスタ及びその駆動方法を提供することを課題とする。

シフトレジスタの電源電圧より小さな振幅電圧を有する、クロックパルス、スタートパルスをシフトレジスタに入力する。これによって、パネル基板外にクロックパルスやスタートパルスの振幅電圧を昇圧するためのレベルシフタを形成し電源電圧程度の振幅電圧を有する様にレベルシフトしたクロックパルスやスタートパルスをパネルに入力する必要がないので、パネル上の回路とレベルシフタの間の配線容量及び配線抵抗による、消費電力の増大の問題を解決することができる。

また、パネル基板上にクロックパルスやスタートパルスの振幅電圧を昇圧するためのレベルシフタを形成しレベルシフトしたクロックパルスやスタートパルスを信号線に入力する必要がないので、信号線の負荷によるなまりの影響を抑え、シフトレジスタを高周波数で動作させることが可能となる。また、電源線のノイズの影響を抑えることができる。

加えて、レベルシフタが必要ない分、シフトレジスタのレイアウト面積を縮小することができる。

こうして、低消費電力・高周波数で動作し、電源線のノイズ、レイアウト面積の増大等の問題を解決するシフトレジスタの駆動方法が提供される。

上記駆動方法を用いる場合に、シフトレジスタを構成する第２のクロックドインバータの電流能力が高ければ、第１のクロックドインバータにおいて、オフになるべきＴＦＴがオンになってしまうために流れる電流（漏れ電流）によって起こる、第１のクロックドインバータの出力電位の変化を低減することができる。
そこで、第２のクロックドインバータを構成するＴＦＴのゲート幅を、大きく設定する。

ここで従来のシフトレジスタでは、各段において、第２のクロックドインバータＣＫＩＮＶ２は、第１のクロックドインバータＣＫＩＮＶ１より出力された信号を保持するだけの役割を有する。そのため、第２のクロックドインバータによる負荷を小さくするために、第１のクロックドインバータＣＫＩＮＶ１を構成するｐチャネル型ＴＦＴ５０１ａ及び５０１ｂと、ｎチャネル型ＴＦＴ５０１ｃ及び５０１ｄとに対して、第２のクロックドインバータＣＫＩＮＶ２を構成するｐチャネル型ＴＦＴ５０２ａ及び５０２ｂと、ｎチャネル型ＴＦＴ５０２ｃ及び５０２ｄとは、それぞれの極性のＴＦＴに関してそのゲート幅を十分に小さくしていることが多かった。例えば、第１のクロックドインバータを構成するＴＦＴのゲート幅に対して、第２のクロックドインバータを構成するＴＦＴのゲート幅が、１／１０程に設定されていた。なお、これらのＴＦＴのゲート長は、すべて同じであるとする。

一方本発明では、シフトレジスタの電源電圧より小さな振幅電圧を有する、クロックパルス、スタートパルスをシフトレジスタに入力するため、漏れ電流が問題となる。そこで、第２のクロックドインバータを構成するＴＦＴのゲート幅を、従来と比較して大きく設定することで漏れ電流を低減する。

例えば、シフトレジスタが有する第１のクロックドインバータを構成するｎチャネル型ＴＦＴのソース電極の電位と、そのゲート電極に入力されるクロックパルスまたは反転クロックパルスの最低電位（「Ｌｏ」に対応する電位）の電位差の絶対値が、ｎチャネル型ＴＦＴの閾値電圧の絶対値より大きな場合を考える。
本来オフの状態になるはずのｎチャネル用ＴＦＴがオンになってしまうために流れる電流（漏れ電流）によって起こる、第１のクロックドインバータの出力電位の変化を、第２のクロックドインバータを構成するｐチャネル型ＴＦＴのゲート幅を大きく設定することによって抑制することができる。

また、シフトレジスタが有する第１のクロックドインバータを構成するｐチャネル型ＴＦＴのソース電極の電位と、そのゲート電極に入力されるクロックパルスまたは反転クロックパルスの最高電位（「Ｈｉ」に対応する電位）の電位差の絶対値が、ｐチャネル型ＴＦＴの閾値電圧の絶対値より大きな場合を考える。本来オフの状態になるはずのｐチャネル用ＴＦＴがオンになってしまうために流れる電流（漏れ電流）によって起こる、第１のクロックドインバータの出力電位の変化を、第２のクロックドインバータを構成するｎチャネル型ＴＦＴのゲート幅を大きく設定することによって抑制することができる。

また、第１のクロックドインバータに、新たにＴＦＴを追加する。この追加したＴＦＴのソース・ドレイン間を介して、電源電位を第１のクロックドインバータの出力端子に出力する構成とする。追加したＴＦＴのゲート電極には、シフトレジスタの電源電圧程度の振幅電圧を有する信号が入力される。漏れ電流が問題となる場合に、追加したＴＦＴをオフする構成とする。これによって、第１のクロックドインバータを流れる電流（漏れ電流）を遮断する。

こうして、誤作動を起さないシフトレジスタが提供される。

上記構成によって、誤作動を起さず、高周波数で、また、低電源電圧での動作が可能なシフトレジスタ及びその駆動方法が提供される。

シフトレジスタの電源電圧より小さな振幅電圧を有する、クロックパルス、スタートパルスをシフトレジスタに入力する。こうして、低消費電力・高周波数で動作し、電源線のノイズ、レイアウト面積の増大等の問題を解決するシフトレジスタの駆動方法が提供される。

また上記駆動方法を用いる場合に、第２のクロックドインバータを構成するＴＦＴのゲート幅を、従来と比較して大きく設定することで漏れ電流を低減する。

さらに、第１のクロックドインバータに、新たにＴＦＴを追加する。この追加したＴＦＴのソース・ドレイン間を介して、電源電位を第１のクロックドインバータの出力端子に出力する構成とする。追加したＴＦＴのゲート電極には、シフトレジスタの電源電圧程度の振幅電圧を有する信号が入力される。漏れ電流が問題となる場合に、追加したＴＦＴをオフする構成とする。これによって、第１のクロックドインバータを流れる電流（漏れ電流）を遮断する。

上記構成によって、シフトレジスタにおいて高周波数・低電源電圧動作、また、小型化を実現することができる。

（第１の実施の形態）
第１の実施の形態で説明する、本発明のシフトレジスタは、従来例において図４で示した回路図と同等の回路図によって示すことができる。以下、図４と同じ部分は同じ符号を用い、説明は省略する。

本発明のシフトレジスタでは、その電源電圧（高電源電位Ｖｄｄと低電源電位Ｖｓｓの電位差に相当する）より小さな振幅電圧の、スタートパルスＳＰや、クロックパルスＣＫを入力する。

このとき、シフトレジスタの各段を構成する第２のクロックドインバータＣＫＩＮＶ２が有するｐチャネル型ＴＦＴ５０２ａ及び５０２ｂのゲート幅は、第１のクロックドインバータが有するｐチャネル型ＴＦＴ５０１ａ及び５０１ｂのゲート幅の１／２以上に設定する。

ここで、ＴＦＴのゲート幅は、ＴＦＴの半導体活性層と重なるゲート電極部分の、キャリアの移動方向に垂直な方向の長さを示すものとする。図２６を用いて、ゲート幅Ｗについて説明する。ここで、図２６（Ａ）のａ―ａ'の断面が図２６（Ｂ）に相当する。３０００は絶縁表面を有する基板、３００５は半導体活性層、３００４はゲート電極、３００１はゲート絶縁膜である。半導体活性層３００５は、ソース領域及びドレイン領域として機能する領域３００２ａ、３００２ｂ、チャネル領域３００６を有する。図中ゲート幅をＷで示す。

また、シフトレジスタの各段を構成する第２のクロックドインバータが有するｎチャネル型ＴＦＴ５０２ｃ及び５０２ｄのゲート幅は、第１のクロックドインバータが有するｎチャネル型ＴＦＴ５０１ｃ及び５０１ｄのゲート幅の１／２以上に設定する。

こうして、各段の回路の有する、第２のクロックドインバータＣＫＩＮＶ２の電流能力を高める。これによって、シフトレジスタの電源電圧より小さな振幅電圧の、スタートパルスＳＰや、クロックパルスＣＫを入力するシフトレジスタにおいて、第２のクロックドインバータＣＫＩＮＶ２の「Ｈｉ」の電位（高電源電位Ｖｄｄ）の出力によって、第１のクロックドインバータＣＫＩＮＶ１のｎチャネル型ＴＦＴの漏れ電流による出力電位ＳＢの変動を抑制することができる。

同様に、第２のクロックドインバータＣＫＩＮＶ２の「Ｌｏ」の電位（低電源電位Ｖｓｓ）の出力によって、第１のクロックドインバータＣＫＩＮＶ１のｐチャネル型ＴＦＴの漏れ電流による出力電位ＳＢの変動を抑制することができる。

上記構成のシフトレジスタの動作について、図３のタイミングチャートを用いて説明する。破線は、漏れ電流による出力電位ＳＢの変化を示す。図３中破線３０１ｎは、第２段の第１のクロックドインバータＣＫＩＮＶ１＿２のｎチャネル型ＴＦＴ５０１ｃ及び５０１ｄを介して流れる漏れ電流による出力電位ＳＢ＿２の変化を示す。また、破線３０１ｐは、第２段の第１のクロックドインバータＣＫＩＮＶ１＿２のｐチャネル型ＴＦＴ５０１ａ及び５０１ｂを介して流れる漏れ電流による出力電位ＳＢ＿２の変化を示す。

第２のクロックドインバータＣＫＩＮＶ２のｐチャネル型ＴＦＴのゲート幅を大きくすることによって、従来例において、図６において示した漏れ電流による出力電位ＳＢ＿２の変化４０１ｎに対して、３０１ｎを小さく抑えることができる。

また、第２のクロックドインバータＣＫＩＮＶ２のｎチャネル型ＴＦＴのゲート幅を大きくすることによって、従来例において、図６において示した漏れ電流による出力電位ＳＢ＿２の変化４０１ｐに対して、３０１ｐを小さく抑えることができる。

上記構成によって、第１のクロックドインバータの漏れ電流による、出力電圧の変動を抑えることができる。

なお、図４において従来例において示したように、シフトレジスタの各段が有する第１のクロックドインバータの、クロックパルスＣＫまたは反転クロックパルスＣＫＢがゲート電極に入力されているｐチャネル型ＴＦＴ５０１ａと、ゲート電極が第１のクロックドインバータの入力端子に相当するｐチャネル型ＴＦＴ５０１ｂとは、その配置を入れ替えることができる。

ここで、上記のＴＦＴの配置の入れ替えについてその意味を定義する。例えば、ＴＦＴ１とＴＦＴ２を有する第１の構成において、ＴＦＴ１とＴＦＴ２の配置を入れ替えて得られる第２の構成について説明する。第２の構成は、ＴＦＴ１とＴＦＴ２それぞれのゲート電極に入力される信号は第１の構成と同じであって、ＴＦＴ１のソース電極の電気的接続関係を第１の構成のＴＦＴ２のソース電極の電気的接続関係となるように配線し、ＴＦＴ２のソース電極の電気的接続関係を第１の構成のＴＦＴ１のソース電極の電気的接続関係となるように配線し、ＴＦＴ１のドレイン電極の電気的接続関係を第１の構成のＴＦＴ２のドレイン電極の電気的接続関係となるように配線し、ＴＦＴ２のドレイン電極の電気的接続関係を第１の構成のＴＦＴ１のドレイン電極の電気的接続関係となるように配線した構成を示すものとする。

また、第１のクロックドインバータの、クロックパルスＣＫまたは反転クロックパルスＣＫＢがゲート電極に入力されているｎチャネル型ＴＦＴ５０１ｄと、ゲート電極が第１のクロックドインバータの入力端子に相当するｎチャネル型ＴＦＴ５０１ｃとは、その配置を入れ替えることができる。

同様に、シフトレジスタの各段が有する第２のクロックドインバータの、クロックパルスＣＫまたは反転クロックパルスＣＫＢがゲート電極に入力されているｐチャネル型ＴＦＴ５０１ａと、ゲート電極が第２のクロックドインバータの入力端子に相当するｐチャネル型ＴＦＴ５０１ｂとは、その配置を入れ替えることができる。また、第２のクロックドインバータの、クロックパルスＣＫまたは反転クロックパルスＣＫＢがゲート電極に入力されているｎチャネル型ＴＦＴ５０１ｄと、ゲート電極が第２のクロックドインバータの入力端子に相当するｎチャネル型ＴＦＴ５０１ｃとは、その配置を入れ替えることができる。

また、図４において、シフトレジスタの各段が有する、第１のクロックドインバータＣＫＩＮＶ１、第２のクロックドインバータＣＫＩＮＶ２及びインバータＩＮＶを構成するＴＦＴは、シングルゲート構造としたが、これに限定されない。ダブルゲート構造や、更に多くのゲート電極を有するマルチゲート構造であっても良い。

（第２の実施の形態）
第２の実施の形態におけるシフトレジスタの構成を示す回路図を図１に示す。
なお、図４と同じ部分は同じ符号を用いて表現し、説明は省略する。

本発明のシフトレジスタでは、その電源電圧（高電源電位Ｖｄｄと低電源電位Ｖｓｓの電位差に相当する）より小さな振幅電圧の、スタートパルスＳＰや、クロックパルスＣＫを入力する。この際問題となる、第１のクロックドインバータの漏れ電流を以下の構成によって低減する。

図１において、シフトレジスタを構成する第３段以降の各段の第１のクロックドインバータＣＫＩＮＶ１に、新たに、ｎチャネル型ＴＦＴ１０１を追加する。
ここで、第ｋ（ｋは、３以上ｒ以下の自然数）段のｎチャネル型ＴＦＴ１０１を１０１＿ｋと表記する。

ｎチャネル型ＴＦＴ１０１＿ｋのゲート電極は、第ｋ−２段の第１のクロックドインバータＣＫＩＮＶ１＿ｋ−２の出力端子に接続されている。また、ｎチャネル型ＴＦＴ１０１＿ｋのソース電極は、低電源電位Ｖｓｓに接続され、ドレイン電極は、クロックドインバータＣＫＩＮＶ１＿ｋの有するｎチャネル型ＴＦＴ５０１ｄ＿ｋのソース電極に接続されている。

上記構成によって、第ｋ段の第１のクロックドインバータＣＫＩＮＶ１＿ｋにおいて、ｎチャネル型ＴＦＴ１０１＿ｋのゲート電極には、ＳＢ＿ｋ−２の信号が入力される。ｎチャネル型ＴＦＴ５０１ｄ−ｋがオフの状態になることを望まれる際に、ＳＢ＿ｋ−２の信号は、「Ｌｏ」の電位となる。この信号ＳＢ＿ｋ−２の「Ｌｏ」の電位は、低電源電位Ｖｓｓ程度の電位である。そのため、信号ＳＢ＿ｋ−２の「Ｌｏ」の電位がゲート電極に入力されたｎチャネル型ＴＦＴ５０１ｄ−ｋは、ゲート電圧（ゲート・ソース間電圧Ｖ_gs）を０Ｖ程度にすることができ、確実にオフすることができる。こうして、第ｋ段の回路の第１のクロックドインバータＣＫＩＮＶ１＿ｋにおいて、ｎチャネル型ＴＦＴの漏れ電流が流れるのを防ぐことができる。

図１のシフトレジスタを駆動させた場合のタイミングチャートを、図２に示す。

ここで、タイミングチャートに示すようにスタートパルスを入力すれば、漏れ電流による第１段の第１のクロックドインバータの出力ＳＢ＿１の変動は問題とならない。つまり、第１段の第１のクロックドインバータにおいて、入力されたスタートパルスＳＰの極性が反転した信号が、第１段の第１のクロックドインバータＣＫＩＮＶ１＿１の出力ＳＢ＿１となるような場合、漏れ電流による第１段の第１のクロックドインバータの出力ＳＢ＿１の変動は問題とならない。

なお、第２段の第１のクロックドインバータの出力ＳＢ＿２は、漏れ電流によって変動する。一方、本実施の形態の構成によって、第３段以降の第１のクロックドインバータの出力ＳＢの、ｎチャネル型ＴＦＴの漏れ電流による変動を防ぐことができる。この際、第３段以降の出力を正規出力とするシフトレジスタとすればよい。

この様に、第３段以降の第１のクロックドインバータＣＫＩＮＶ１に、新たに、ｎチャネル型ＴＦＴ１０１を設けることによって、漏れ電流を防ぎ、シフトレジスタを正常に動作させることができる。

ここで、図１に示した部分の電位に対応する各段の出力Ｓにおいて、その隣り合う段の出力ＳのＮＡＮＤをとった信号を出力信号とするタイプのシフトレジスタを、図１２に示す。図１と同じ部分は同じ符号を用いて示し、説明は省略する。

タイミングチャートに示すようにスタートパルスＳＰを入力すれば、漏れ電流による第１段の第１のクロックドインバータＣＫＩＮＶ１＿１の出力ＳＢ＿１の変動は問題とならない。また、第２段の第１のクロックドインバータの出力ＳＢ＿２は、漏れ電流によって変動するが、第１段及び第２段の出力Ｓ＿１とＳ＿２のＮＡＮＤをとったものが、サンプリングパルスＳＭＰ＿１として出力されるため、シフトレジスタの動作上、問題ない。第３段以降の第１のクロックドインバータＣＫＩＮＶ１に、新たに、ｎチャネル型ＴＦＴ１０１を設けることによって、漏れ電流を防ぎ、シフトレジスタを正常に動作させることができる。

なお、本実施の形態において、ｐチャネル型ＴＦＴの漏れ電流を確実に防ぐために、新たなｐチャネル型ＴＦＴ等は設けなかった。一般に、ｎチャネル型ＴＦＴは、ｐチャネル型ＴＦＴより特性が良いため、特にｎチャネル型ＴＦＴの漏れ電流を確実に防止することが重要である。そのため、上記構成による漏れ電流防止の構造は有効である。

なお、本実施の形態のシフトレジスタの第１段及び第２段において、それぞれ有する第１のクロックドインバータＣＫＩＮＶ１のｐチャネル型ＴＦＴ５０１ａと、ｐチャネル型ＴＦＴ５０１ｂとは、その配置を入れ替えることができる。つまり、図１及び図１２に示すように、高電源電位Ｖｄｄにそのソース電極が接続されたｐチャネル型ＴＦＴを５０１ａとして、ｐチャネル型ＴＦＴ５０１ａ、５０１ｂの順に直列に接続し、ｐチャネル型ＴＦＴ５０１ｂのドレイン電極を第１のクロックドインバータＣＫＩＮＶ１の出力端子とした構成であっても良いし、高電源電位Ｖｄｄにそのソース電極が接続されたｐチャネル型ＴＦＴを５０１ｂとして、ｐチャネル型ＴＦＴ５０１ｂ、５０１ａの順に直列に接続し、ｐチャネル型ＴＦＴ５０１ａのドレイン電極を第１のクロックドインバータＣＫＩＮＶ１の出力端子とした構成であっても良い。

また、また上記の様に、第１のクロックドインバータＣＫＩＮＶ１内において、ｐチャネル型ＴＦＴ５０１ａ及び５０１ｂの配置が２とおり存在するが、このそれぞれにおいて、ｎチャネル型ＴＦＴ５０１ｄと、５０１ｃとは、その配置を入れ替えることができる。つまり、図１及び図１２に示すように、低電源電位Ｖｓｓにそのソース電極が接続されたｎチャネル型ＴＦＴを５０１ｄとして、ｎチャネル型ＴＦＴ５０１ｄ、５０１ｃの順に直列に接続し、ｎチャネル型ＴＦＴ５０１ｃのドレイン電極を第１のクロックドインバータＣＫＩＮＶ１の出力端子とした構成であっても良いし、低電源電位Ｖｓｓにそのソース電極が接続されたｎチャネル型ＴＦＴを５０１ｃとして、ｎチャネル型ＴＦＴ５０１ｃ、５０１ｄの順に直列に接続し、ｎチャネル型ＴＦＴ５０１ｄのドレイン電極を第１のクロックドインバータＣＫＩＮＶ１の出力端子とした構成であっても良い。

第１段及び第２段の回路において、第１のクロックドインバータＣＫＩＮＶ１と同様に、第２のクロックドインバータＣＫＩＮＶ２のｐチャネル型ＴＦＴ５０１ａと、５０１ｂとは、その配置を入れ替えることができる。また、第２のクロックドインバータＣＫＩＮＶ２のｎチャネル型ＴＦＴ５０１ｄと、５０１ｃとは、その配置を入れ替えることができる。

なお、本実施の形態のシフトレジスタの第３段以降の回路において、それぞれ有する第１のクロックドインバータＣＫＩＮＶ１のｐチャネル型ＴＦＴ５０１ａと、ｐチャネル型ＴＦＴ５０１ｂとは、その配置を入れ替えることができる。つまり、図１及び図１２に示すように、高電源電位Ｖｄｄにそのソース電極が接続されたＴＦＴをｐチャネル型ＴＦＴ５０１ａとして、ｐチャネル型ＴＦＴ５０１ａ、５０１ｂの順に直列に接続し、ｐチャネル型ＴＦＴ５０１ｂのドレイン電極を第１のクロックドインバータＣＫＩＮＶ１の出力端子とした構成であっても良いし、高電源電位Ｖｄｄにそのソース電極が接続されたＴＦＴをｐチャネル型ＴＦＴ５０１ｂとし、ｐチャネル型ＴＦＴ５０１ｂ、５０１ａの順に直列に接続し、ｐチャネル型ＴＦＴ５０１ａのドレイン電極を第１のクロックドインバータＣＫＩＮＶ１の出力端子とした構成であっても良い。

また、また上記の様に、第１のクロックドインバータＣＫＩＮＶ１内において、ｐチャネル型ＴＦＴ５０１ａ及び５０１ｂの配置が２とおり存在するが、このそれぞれにおいて、ｎチャネル型ＴＦＴ１０１と、５０１ｄと、５０１ｃとは、その配置を入れ替えることができる。つまり、図１及び図１２に示すように、低電源電位Ｖｓｓにそのソース電極が接続されたＴＦＴをｎチャネル型ＴＦＴ１０１とし、ｎチャネル型ＴＦＴ１０１、５０１ｄ、５０１ｃの順に直列に接続し、ｎチャネル型ＴＦＴ５０１ｃのドレイン電極を第１のクロックドインバータＣＫＩＮＶ１の出力端子とした構成であっても良いがその他に、低電源電位Ｖｓｓにそのソース電極が接続されたＴＦＴをｎチャネル型ＴＦＴ１０１とし、ｎチャネル型ＴＦＴ１０１、５０１ｃ、５０１ｄの順に直列に接続し、ｎチャネル型ＴＦＴ５０１ｄのドレイン電極を第１のクロックドインバータＣＫＩＮＶ１の出力端子とした構成であっても良いし、低電源電位Ｖｓｓにそのソース電極が接続されたＴＦＴをｎチャネル型ＴＦＴ５０１ｄとし、ｎチャネル型ＴＦＴ５０１ｄ、１０１、５０１ｃの順に直列に接続し、ｎチャネル型ＴＦＴ５０１ｃのドレイン電極を第１のクロックドインバータＣＫＩＮＶ１の出力端子とした構成であっても良いし、低電源電位Ｖｓｓにそのソース電極が接続されたＴＦＴをｎチャネル型ＴＦＴ５０１ｃとし、ｎチャネル型ＴＦＴ５０１ｃ、１０１、５０１ｄの順に直列に接続し、ｎチャネル型ＴＦＴ５０１ｄのドレイン電極を第１のクロックドインバータＣＫＩＮＶ１の出力端子とした構成であっても良いし、低電源電位Ｖｓｓにそのソース電極が接続されたＴＦＴをｎチャネル型ＴＦＴ５０１ｄとし、ｎチャネル型ＴＦＴ５０１ｄ、５０１ｃ、１０１の順に直列に接続し、ｎチャネル型ＴＦＴ１０１のドレイン電極を第１のクロックドインバータＣＫＩＮＶ１の出力端子とした構成であっても良いし、低電源電位Ｖｓｓにそのソース電極が接続されたＴＦＴをｎチャネル型ＴＦＴ５０１ｃとし、ｎチャネル型ＴＦＴ５０１ｃ、５０１ｄ、１０１の順に直列に接続し、ｎチャネル型ＴＦＴ１０１のドレイン電極を第１のクロックドインバータＣＫＩＮＶ１の出力端子とした構成であっても良い。

第１段及び第２段における第２のクロックドインバータＣＫＩＮＶ２と同様に、第３段以降の第２のクロックドインバータＣＫＩＮＶ２のｐチャネル型ＴＦＴ５０１ａと、５０１ｂとは、その配置を入れ替えることができる。また、第２のクロックドインバータＣＫＩＮＶ２のｎチャネル型ＴＦＴ５０１ｄと、５０１ｃとは、その配置を入れ替えることができる。

なお、図１及び図１２において、シフトレジスタの各段が有する、第１のクロックドインバータＣＫＩＮＶ１、第２のクロックドインバータＣＫＩＮＶ２及びインバータＩＮＶを構成するＴＦＴは、シングルゲート構造としたが、これに限定されない。ダブルゲート構造や、更に多くのゲート電極を有するマルチゲート構造であっても良い。

本実施の形態は、第１の実施の形態と自由に組み合わせて実施することが可能である。

（第３の実施の形態）
本実施の形態では、第２の実施の形態において、図１で示した構成とは異なる構成のシフトレジスタについて図８を用いて説明する。図８において、図１と同じ部分は同じ符号を用いて表現し、説明は省略する。

本発明のシフトレジスタでは、その電源電圧（高電源電位Ｖｄｄと低電源電位Ｖｓｓの電位差に相当する）より小さな振幅電圧の、スタートパルスＳＰや、クロックパルスＣＫを入力する。この際問題となる、第１のクロックドインバータの漏れ電流を以下の構成によって低減する。

図８において、シフトレジスタを構成する第２段以降の各段の第１のクロックドインバータＣＫＩＮＶ１に、新たに、ｎチャネル型ＴＦＴ１０１を追加する。
ここで、第ｋ（ｋは、２以上ｒ以下の自然数）段目のｎチャネル型ＴＦＴ１０１を１０１＿ｋと表記する。

ｎチャネル型ＴＦＴ１０１＿ｋのゲート電極は、第ｋ−２段目の第１のクロックドインバータＣＫＩＮＶ１＿ｋ−２の出力端子に接続されている。また、ｎチャネル型ＴＦＴ１０１＿ｋのソース電極は、低電源電位Ｖｓｓに接続され、ドレイン電極は、クロックドインバータＣＫＩＮＶ１＿ｋの有するｎチャネル型ＴＦＴ５０１ｄ＿ｋのソース電極に接続されている。

また、第２段に追加したｎチャネル型ＴＦＴ１０１＿２のソース電極は、低電源電位Ｖｓｓに接続され、ドレイン電極は、第１のクロックドインバータＣＫＩＮＶ１＿２が有する第１のｎチャネル型ＴＦＴ５０１ｄ＿２のソース電極に接続されている。

図８においては、第２段のｎチャネル型ＴＦＴ１０１＿２のゲート電極には、遅延回路１１０を介して、第１段のインバータＩＮＶ＿１の出力が入力されている。遅延回路１１０としては、複数の縦列接続されたインバータ回路によって構成することができる。しかしこれに限定されず、遅延回路１１０として、公知の構成の回路を自由に用いることができる。

上記構成によって、第２段の第１のクロックドインバータＣＫＩＮＶ１＿２において、ｎチャネル型ＴＦＴがオフの状態になることを望まれる際に、ｎチャネル型ＴＦＴ１０１＿２のゲート電極には、第１段の出力（第１段のインバータＩＮＶ＿１の出力）Ｓ＿１を遅延させた信号が入力される。この遅延の度合いは、クロックパルスの半周期程度に設定する。これによって、第２段の回路の第１のクロックドインバータＣＫＩＮＶ１＿２において、ｎチャネル型ＴＦＴの漏れ電流が流れるのを防ぐことができる。

ここで、ｎチャネル型ＴＦＴ１０１＿２のゲート電極に入力される信号は、第１段のインバータＩＮＶ＿１の出力Ｓ＿１を、クロックパルスの半周期程度遅延させた信号に限定されない。例えば、第１段の第１のクロックドインバータＣＫＩＮＶ１＿１の出力ＳＢ＿１の極性を反転させ、遅延させた信号であっても構わない。

なお、ｎチャネル型ＴＦＴの漏れ電流が問題となる際に、ｎチャネル型ＴＦＴ１０１＿２をオフの状態とし、第２段のｎチャネル型ＴＦＴ５０１ｃ及び５０１ｄが共にオンの状態を選択される場合に、ｎチャネル型ＴＦＴ１０１＿２をオンの状態にする信号であれば、上記に限定されない。

また、第３段以降の回路において、第ｋ段の第１のクロックドインバータにおいて、ｎチャネル型ＴＦＴ５０１ｄ＿ｋがオフの状態になることを望まれる際に、ｎチャネル型ＴＦＴ１０１＿ｋのゲート電極に入力されたＳＢ＿ｋ−２の信号によって、ｎチャネル型ＴＦＴ１０１＿ｋをオフにする。こうして、第ｋ段の回路の第１のクロックドインバータＣＫＩＮＶ１＿ｋにおいて、ｎチャネル型ＴＦＴの漏れ電流が流れるのを防ぐことができる。

ここで、タイミングチャートに示すようにスタートパルスを入力すれば、漏れ電流による第１段の第１のクロックドインバータの出力ＳＢ＿１の変動は問題とならない。つまり、第１段の第１のクロックドインバータにおいて、入力されたスタートパルスＳＰの極性が反転した信号が、第１段の第１のクロックドインバータＣＫＩＮＶ１＿１の出力ＳＢ＿１となるような場合、漏れ電流による第１段の第１のクロックドインバータの出力ＳＢ＿１の変動は問題とならない。

こうして、第２段以降の第１のクロックドインバータＣＫＩＮＶ１に、新たに、ｎチャネル型ＴＦＴ１０１を設けることによって、漏れ電流を防ぎ、シフトレジスタを正常に動作させることができる。

本実施の形態のシフトレジスタの駆動方法について、図９のタイミングチャートを用いて説明する。図９において、遅延回路１１０を介してＴＦＴ１０１＿２のゲート電極に入力される信号Ｓ＿１Ｒを示す。この信号Ｓ＿１Ｒによって、ＴＦＴ１０１＿２をオフにし、第２段の第１のクロックドインバータＣＫＩＮＶ１＿２の漏れ電流を防ぐことができる。

なお、ｐチャネル型ＴＦＴの漏れ電流を確実に防ぐために、新たなｐチャネル型ＴＦＴ等は設けなかった。一般に、ｎチャネル型ＴＦＴは、ｐチャネル型ＴＦＴより特性が良いため、特にｎチャネル型ＴＦＴの漏れ電流を確実に防止することが重要である。そのため、上記構成による漏れ電流防止の構造は有効である。

なお、本実施の形態のシフトレジスタの第１段において、第１のクロックドインバータＣＫＩＮＶ１＿１のｐチャネル型ＴＦＴ５０１ａと、ｐチャネル型ＴＦＴ５０１ｂとは、その配置を入れ替えることができる。つまり、図８のように、高電源電位Ｖｄｄにそのソース電極が接続されたｐチャネル型ＴＦＴを５０１ａとして、ｐチャネル型ＴＦＴ５０１ａ、５０１ｂの順に直列に接続し、ｐチャネル型ＴＦＴ５０１ｂのドレイン電極を第１のクロックドインバータＣＫＩＮＶ１＿１の出力端子とした構成であっても良いし、高電源電位Ｖｄｄにそのソース電極が接続されたｐチャネル型ＴＦＴを５０１ｂとして、ｐチャネル型ＴＦＴ５０１ｂ、５０１ａの順に直列に接続し、ｐチャネル型ＴＦＴ５０１ａのドレイン電極を第１のクロックドインバータＣＫＩＮＶ１＿１の出力端子とした構成であっても良い。

また、また上記の様に、第１のクロックドインバータＣＫＩＮＶ１＿１内において、ｐチャネル型ＴＦＴ５０１ａ及び５０１ｂの配置が２とおり存在するが、このそれぞれにおいて、ｎチャネル型ＴＦＴ５０１ｄと、５０１ｃとは、その配置を入れ替えることができる。つまり、図８のように低電源電位Ｖｓｓにそのソース電極が接続されたｎチャネル型ＴＦＴを５０１ｄとして、ｎチャネル型ＴＦＴ５０１ｄ、５０１ｃの順に直列に接続し、ｎチャネル型ＴＦＴ５０１ｃのドレイン電極を第１のクロックドインバータＣＫＩＮＶ１＿１の出力端子とした構成であっても良いし、低電源電位Ｖｓｓにそのソース電極が接続されたｎチャネル型ＴＦＴを５０１ｃとして、ｎチャネル型ＴＦＴ５０１ｃ、５０１ｄの順に直列に接続し、ｎチャネル型ＴＦＴ５０１ｄのドレイン電極を第１のクロックドインバータＣＫＩＮＶ１＿１の出力端子とした構成であっても良い。

第１段の回路において、第１のクロックドインバータＣＫＩＮＶ１＿１と同様に、第２のクロックドインバータＣＫＩＮＶ２＿１のｐチャネル型ＴＦＴ５０１ａと、５０１ｂとは、その配置を入れ替えることができる。また、第２のクロックドインバータＣＫＩＮＶ２＿１のｎチャネル型ＴＦＴ５０１ｄと、５０１ｃとは、その配置を入れ替えることができる。

なお、本実施の形態のシフトレジスタの第２段以降の回路において、それぞれ有する第１のクロックドインバータＣＫＩＮＶ１のｐチャネル型ＴＦＴ５０１ａと、ｐチャネル型ＴＦＴ５０１ｂとは、その配置を入れ替えることができる。つまり、図８のように高電源電位Ｖｄｄにそのソース電極が接続されたＴＦＴをｐチャネル型ＴＦＴ５０１ａとして、ｐチャネル型ＴＦＴ５０１ａ、５０１ｂの順に直列に接続し、ｐチャネル型ＴＦＴ５０１ｂのドレイン電極を第１のクロックドインバータＣＫＩＮＶ１の出力端子とした構成であっても良いし、高電源電位Ｖｄｄにそのソース電極が接続されたＴＦＴをｐチャネル型ＴＦＴ５０１ｂとし、ｐチャネル型ＴＦＴ５０１ｂ、５０１ａの順に直列に接続し、ｐチャネル型ＴＦＴ５０１ａのドレイン電極を第１のクロックドインバータＣＫＩＮＶ１の出力端子とした構成であっても良い。

また、また上記の様に、第１のクロックドインバータＣＫＩＮＶ１内において、ｐチャネル型ＴＦＴ５０１ａ及び５０１ｂの配置が２とおり存在するが、このそれぞれにおいて、ｎチャネル型ＴＦＴ１０１と、５０１ｄと、５０１ｃとは、その配置を入れ替えることができる。つまり、図８のように低電源電位Ｖｓｓにそのソース電極が接続されたＴＦＴをｎチャネル型ＴＦＴ１０１とし、ｎチャネル型ＴＦＴ１０１、５０１ｄ、５０１ｃの順に直列に接続し、ｎチャネル型ＴＦＴ５０１ｃのドレイン電極を第１のクロックドインバータＣＫＩＮＶ１の出力端子とした構成であっても良いがその他に、低電源電位Ｖｓｓにそのソース電極が接続されたＴＦＴをｎチャネル型ＴＦＴ１０１とし、ｎチャネル型ＴＦＴ１０１、５０１ｃ、５０１ｄの順に直列に接続し、ｎチャネル型ＴＦＴ５０１ｄのドレイン電極を第１のクロックドインバータＣＫＩＮＶ１の出力端子とした構成であっても良いし、低電源電位Ｖｓｓにそのソース電極が接続されたＴＦＴをｎチャネル型ＴＦＴ５０１ｄとし、ｎチャネル型ＴＦＴ５０１ｄ、１０１、５０１ｃの順に直列に接続し、ｎチャネル型ＴＦＴ５０１ｃのドレイン電極を第１のクロックドインバータＣＫＩＮＶ１の出力端子とした構成であっても良いし、低電源電位Ｖｓｓにそのソース電極が接続されたＴＦＴをｎチャネル型ＴＦＴ５０１ｃとし、ｎチャネル型ＴＦＴ５０１ｃ、１０１、５０１ｄの順に直列に接続し、ｎチャネル型ＴＦＴ５０１ｄのドレイン電極を第１のクロックドインバータＣＫＩＮＶ１の出力端子とした構成であっても良いし、低電源電位Ｖｓｓにそのソース電極が接続されたＴＦＴをｎチャネル型ＴＦＴ５０１ｄとし、ｎチャネル型ＴＦＴ５０１ｄ、５０１ｃ、１０１の順に直列に接続し、ｎチャネル型ＴＦＴ１０１のドレイン電極を第１のクロックドインバータＣＫＩＮＶ１の出力端子とした構成であっても良いし、低電源電位Ｖｓｓにそのソース電極が接続されたＴＦＴをｎチャネル型ＴＦＴ５０１ｃとし、ｎチャネル型ＴＦＴ５０１ｃ、５０１ｄ、１０１の順に直列に接続し、ｎチャネル型ＴＦＴ１０１のドレイン電極を第１のクロックドインバータＣＫＩＮＶ１の出力端子とした構成であっても良い。

第１段の回路における第２のクロックドインバータＣＫＩＮＶ２＿１と同様に、第２段以降の第２のクロックドインバータＣＫＩＮＶ２のｐチャネル型ＴＦＴ５０１ａと、５０１ｂとは、その配置を入れ替えることができる。また、第２のクロックドインバータＣＫＩＮＶ２のｎチャネル型ＴＦＴ５０１ｄと、５０１ｃとは、その配置を入れ替えることができる。

なお、図８において、シフトレジスタの各段が有する、第１のクロックドインバータＣＫＩＮＶ１、第２のクロックドインバータＣＫＩＮＶ２及びインバータＩＮＶを構成するＴＦＴは、シングルゲート構造としたが、これに限定されない。ダブルゲート構造や、更に多くのゲート電極を有するマルチゲート構造であっても良い。

本実施の形態は、第１の実施の形態と自由に組み合わせて実施することが可能である。

（第４の実施の形態）
本実施の形態では、実施の形態２や実施の形態３とは異なる構成のシフトレジスタについて説明する。

本実施の形態のシフトレジスタは、図１に示した構成のシフトレジスタにおいて、第１のクロックドインバータＣＫＩＮＶ１にｎチャネル型ＴＦＴ１０１を有する第３段以降の段では、クロックパルスＣＫまたは反転クロックパルスＣＫＢが入力されるｎチャネル型ＴＦＴ５０１ｄを省略した構成である。この構成を図１８に示す。なお、図１と同じ部分は同じ符号を用いて示し説明は省略する。例えば、図１８における第３段の第１のクロックドインバータＣＫＩＮＶ１では、図１に対してｎチャネル型ＴＦＴ５０１ｄ＿３が省略されている。図１８に示す構成のシフトレジスタは、図１と同様のタイミングでパルスを出力することができる。

図１８に示すような構成では、シフトレジスタを構成するＴＦＴの数は従来のシフトレジスタに対して増加しない。しかし、その電源電圧より小さな振幅電圧を有するクロックパルス、スタートパルスを入力する場合にも、漏れ電流による第１のクロックドインバータの出力電位の変化を低減することができる。こうして、低消費電力・高周波数で動作し、電源線のノイズ、レイアウト面積の増大等の問題を解決するシフトレジスタが提供される。

また同様に、図８に示した構成のシフトレジスタにおいて、第１のクロックドインバータＣＫＩＮＶ１にｎチャネル型ＴＦＴ１０１を有する第２段以降の段では、クロックパルスＣＫまたは反転クロックパルスＣＫＢが入力されるｎチャネル型ＴＦＴ５０１ｄを省略した構成である。この構成を図１９に示す。なお、図８と同じ部分は同じ符号を用いて示し説明は省略する。例えば、図１９における第２段の第１のクロックドインバータＣＫＩＮＶ１では、図８に対してｎチャネル型ＴＦＴ５０１ｄ＿２が省略されている。図１９に示す構成のシフトレジスタは、図８と同様のタイミングでパルスを出力することができる。

図１９に示すような構成でも、シフトレジスタを構成するＴＦＴの数は従来のシフトレジスタに対して増加しない。しかし、その電源電圧より小さな振幅電圧を有するクロックパルス、スタートパルスを入力する場合にも、漏れ電流による第１のクロックドインバータの出力電位の変化を低減することができる。こうして、低消費電力・高周波数で動作し、電源線のノイズ、レイアウト面積の増大等の問題を解決するシフトレジスタが提供される。

本実施の形態は、実施の形態１〜実施の形態３と自由に組み合わせて実施することができる。

（第５の実施の形態）
本実施の形態では、その電源電圧（高電源電位Ｖｄｄと低電源電位Ｖｓｓの電位差に相当する）より小さな振幅電圧の、スタートパルスＳＰや、クロックパルスＣＫを入力するシフトレジスタであって、この際問題となる、第１のクロックドインバータの漏れ電流を以下の構成によって低減したシフトレジスタの例を示す。

なお、本実施の形態に示すシフトレジスタでは、第１のクロックドインバータのｐチャネル型ＴＦＴ５０１ａや５０１ｂを介して流れる漏れ電流を低減する構成である。

本実施の形態のシフトレジスタの構成を図２１に示す。また、図２１のシフトレジスタのタイミングチャートを図２０に示す。ここで、スタートパルスＳＰ、クロックパルスＣＫの入力のタイミングは実施の形態１において図１で示した構成と同様であるので詳細な説明は省略する。

但し、実施の形態１において図１で示した構成のシフトレジスタに入力されるスタートパルスに対して、本実施の形態の図２１で示した構成のシフトレジスタに入力されるスタートパルスの極性は反転している。入力されるクロックパルスＣＫ、反転クロックパルスＣＫＢについては、図１の構成のシフトレジスタ、図２１の構成のシフトレジスタ共に同じである。

図２１に示すシフトレジスタでは、第３段以降の各段の第１のクロックドインバータＣＫＩＮＶ１は、ｐチャネル型ＴＦＴ１１０１を有する。ここで、第ｋ（ｋは、３以上ｎ以下の自然数）段のｐチャネル型ＴＦＴ１１０１を１１０１＿ｋと表記する。なお、ｐチャネル型ＴＦＴ１１０１のゲート電極の電気的接続については、図２１に示した通りである。つまり、ある段におけるｐチャネル型ＴＦＴ１１０１のゲート電極には、２つ前の段の第１のクロックドインバータＣＫＩＮＶ１の出力が入力されている。

図２１に示した構成のシフトレジスタによって、第１のクロックドインバータのｐチャネル型ＴＦＴ５０１ａや５０１ｂを介して流れる漏れ電流を低減することができる。こうして、低消費電力・高周波数で動作し、電源線のノイズ、レイアウト面積の増大等の問題を解決するシフトレジスタが提供される。

なお、図２１に示した構成において、さらに第２段の第１のクロックドインバータＣＫＩＮＶ１に、新たにｐチャネル型ＴＦＴ１１０１を追加する構成としてもよい。この構成を、図２２に示す。なお、図２２に示した構成において、図２１と同じ部分は同じ符号を用いて示し説明は省略する。ここで、１１０は遅延回路である。第２段の第１のクロックドインバータＣＫＩＮＶ１に追加されたｐチャネル型ＴＦＴ１１０１＿２のゲート電極には、第１段の第１のクロックドインバータＣＫＩＮＶ１の出力が遅延回路１１０を介して入力される。遅延回路１１０により信号を遅延させる度合いは、クロックパルスの半周期程度に設定する。

図２２に示した構成のシフトレジスタによって、第１のクロックドインバータのｐチャネル型ＴＦＴ５０１ａや５０１ｂを介して流れる漏れ電流を低減することができる。こうして、低消費電力・高周波数で動作し、電源線のノイズ、レイアウト面積の増大等の問題を解決するシフトレジスタが提供される。

また、図２１や図２２に示した構成のシフトレジスタにおいて、新たにｐチャネル型ＴＦＴ１１０１が追加された第１のクロックドインバータＣＫＩＮＶ１では、クロックパルスＣＫまたは反転クロックパルスＣＫＢが入力されるｐチャネル型ＴＦＴ５０１ａを省略した構成とすることができる。

つまり、図２１において、新たにｐチャネル型ＴＦＴ１１０１が追加された第３段以降の第１のクロックドインバータＣＫＩＮＶ１では、クロックパルスＣＫまたは反転クロックパルスＣＫＢが入力されるｐチャネル型ＴＦＴ５０１ａを省略することができる。この構成を図２３に示す。例えば、図２３における第３段の第１のクロックドインバータＣＫＩＮＶ１では、図２１に対してｐチャネル型ＴＦＴ５０１ａ＿３が省略されている。

また図２２において、新たにｐチャネル型ＴＦＴ１１０１が追加された第２段以降の第１のクロックドインバータＣＫＩＮＶ１では、クロックパルスＣＫまたは反転クロックパルスＣＫＢが入力されるｐチャネル型ＴＦＴ５０１ａを省略することができる。この構成を図２４に示す。例えば、図２４における第２段の第１のクロックドインバータＣＫＩＮＶ１では、図２２に対してｐチャネル型ＴＦＴ５０１ａ＿２が省略されている。

図２３や図２４において、シフトレジスタを構成するＴＦＴの数は従来のシフトレジスタに対して増加しない。しかし、その電源電圧より小さな振幅電圧を有するクロックパルス、スタートパルスを入力する場合にも、漏れ電流による第１のクロックドインバータの出力電位の変化を低減することができる。こうして、低消費電力・高周波数で動作し、電源線のノイズ、レイアウト面積の増大等の問題を解決するシフトレジスタが提供される。

また、図２１〜図２４に示したようなシフトレジスタの各段の出力Ｓにおいて、その隣り合う段の出力のＮＯＲをとった信号を出力信号とするタイプのシフトレジスタでもよい。図２１に示したようなシフトレジスタにおいて、その隣り合う段の出力のＮＯＲをとった信号を出力信号とするタイプのシフトレジスタを図２５に示す。

なお図２５において、図２１に示したタイミングチャートに示すようにスタートパルスＳＰを入力すれば、漏れ電流による第１段の第１のクロックドインバータＣＫＩＮＶ１＿１の出力ＳＢ＿１の変動は問題とならない。また、第２段の第１のクロックドインバータの出力ＳＢ＿２は、漏れ電流によって変動するが、第１段及び第２段の出力Ｓ＿１とＳ＿２のＮＯＲをとったものが、サンプリングパルスＳＭＰ＿１として出力されるため、シフトレジスタの動作上、問題ない。第３段以降の第１のクロックドインバータＣＫＩＮＶ１に、新たに、ｐチャネル型ＴＦＴ１１０１を設けることによって、漏れ電流を防ぎ、シフトレジスタを正常に動作させることができる。

本実施の形態は、実施の形態１〜実施の形態４と自由に組み合わせて実施することが可能である。

（第６の実施の形態）
本発明のシフトレジスタ及びその駆動方法は、表示装置の駆動回路に用いることができる。

例えば、エレクトロルミネッセンス（ＥＬ）素子を用いたＥＬ表示装置や、液晶素子を用いた液晶表示装置等の駆動回路に、本発明のシフトレジスタ及びその駆動方法を用いることができる。これにより、消費電力が少なく、また、小型化可能で、信頼性の高い表示装置が提供される。

なおＥＬ素子とは、一対の電極（陽極と陰極）間にＥＬ層を挟んだ構成の素子で、一対の電極間に電圧を印加することによって発光する素子を示すものとする。なお、ＥＬ層は、有機化合物によって形成されていてもよいし、無機物によって構成されていてもよいし、有機化合物と無機物の混合物によって形成されていてもよい。ここで、ＥＬ層が有機化合物を主成分として形成される素子を特にＯＬＥＤ（Organic Light Emitting Diode）と呼ぶことにする。ＯＬＥＤを用いた表示装置をＯＬＥＤ表示装置と呼ぶ。

ＯＬＥＤのＥＬ層を有機化合物層と呼ぶことにする。有機化合物層は通常、積層構造となっている。代表的には、コダック・イーストマン・カンパニーのTangらが提案した「正孔輸送層／発光層／電子輸送層」という積層構造が挙げられる。また他にも、陽極上に正孔注入層／正孔輸送層／発光層／電子輸送層、または正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層の順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。上述した正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等は、全て有機化合物層に含まれる。そして、上記構造でなる有機化合物層に一対の電極（陽極と陰極）
から所定の電圧をかけ、それにより発光層においてキャリアの再結合が起こって発光する。

なお、有機化合物層は、明確な積層構造を有している必要は無い。各層を構成する物質が混合した構造を有していてもよい。

また本明細書中において、ＯＬＥＤとは、１重項励起子からの発光（蛍光）と、３重項励起子からの発光（燐光）の一方または両方を用いるものを示すものとする。

図１３に、表示装置の構成の例を示すブロック図を示す。図１３において、表示装置７００は、ソース信号線駆動回路７０１、ゲート信号線駆動回路７０２、画素部７０３によって構成されている。ソース信号線駆動回路７０１は、シフトレジスタ７０４、第１のラッチ回路７０５、第２のラッチ回路７０６によって構成されている。また、ゲート信号線駆動回路７０２は、シフトレジスタ７０７によって構成されている。

画素部７０３には、ソース信号線駆動回路７０１からの信号が入力される複数のソース信号線が列方向に配置され、ゲート信号線駆動回路７０２からの信号が入力される複数のゲート信号線が行方向に配置されている。これらのソース信号線及びゲート信号線の交点毎に、画素が配置されている。

表示装置がＯＬＥＤ表示装置では、画素はそれぞれＯＬＥＤを有し、表示装置が液晶表示装置では液晶素子を有する。

ゲート信号線駆動回路７０２は、シフトレジスタ７０７からの信号によって、ゲート信号線に順に信号を出力し、画素部７０３が有する画素行を選択する。ソース信号線駆動回路７０１は、シフトレジスタ７０４からの信号によって、第１のラッチ回路７０５が順にビデオ信号を保持し、第１のラッチ回路７０５において保持されたビデオ信号は、第２のラッチ回路７０６に転送されて、ソース信号線に入力される。こうして、１行の画素に信号を入力する。これを全ての画素行について繰り返し、１つの画像が表示される。

例えば、ＯＬＥＤ表示装置の画素の構成としては、ゲート信号線の信号によって、画素にソース信号線の信号を入力するかどうかを選択するスイッチとして働く、スイッチング用ＴＦＴ及び、スイッチング用ＴＦＴがオンの状態となり、ソース信号線から入力された信号に応じて、画素のＯＬＥＤを流れる電流を制御するＯＬＥＤ駆動用ＴＦＴを配置する構成の画素を用いることができる。

なお、画素の構成としては公知のものを自由に用いることができる。

本発明のシフトレジスタ及びその駆動方法は、ソース信号線駆動回路７０１が有するシフトレジスタ７０４及び、ゲート信号線駆動回路７０２が有するシフトレジスタ７０７に用いることができる。

本実施の形態は、本発明の実施の形態１〜実施の形態５と自由に組み合わせて実施することが可能である。

（第７の実施の形態）
本実施の形態では、本発明のシフトレジスタを実際に作製した際の上面図を示す。図１５において、図１におけるシフトレジスタの第３段以降のある１段に相当する部分の上面図を示す。ここで、第ｋ（ｋは３以上の自然数）段ＳＲ＿ｋの上面図を示す。

第１のクロックドインバータＣＫＩＮＶ１＿ｋ、第２のクロックドインバータＣＫＩＮＶ２＿ｋ及びインバータＩＮＶ＿ｋが配置されている。なお、図１において示した部分と同じ部分は、同じ符号を用いて示す。

第１のクロックドインバータＣＫＩＮＶ１＿ｋを構成するｐチャネル型ＴＦＴ５０１ａ＿ｋ及び５０１ｂ＿ｋを、図中ｐｃｈＴＦＴ ５０１ａ＿ｋ，５０１ｂ＿ｋで示す。また、第１のクロックドインバータＣＫＩＮＶ１＿ｋを構成するｎチャネル型ＴＦＴ５０１ｃ＿ｋ、５０１ｄ＿ｋ及び漏れ電流対策として配置したＴＦＴ１０１＿ｋを、図中ｎｃｈＴＦＴ ５０１ｃ＿ｋ，５０１ｂ＿ｋ，１０１＿ｋで示す。

ＣＫ、ＣＫＢは、それぞれクロックパルス及びクロックパルスの極性が反転した反転クロックパルスが入力される配線である。また、Ｖｄｄは、高電源電位が入力される電源線であり、Ｖｓｓは、低電源電位が入力される電源線である。

図中、Ａ、Ｂで示した配線は、前段（第ｋ−１段）のＡ'、Ｂ'にそれぞれ接続される。但し、前後の段（第ｋ−１段及び第ｋ＋１段）の回路では、ＴＦＴ５０１ｄのゲート電極に信号を入力する配線ＣＫｉｎ１が配線ＣＫＢに接続され、ＴＦＴ５０１ａのゲート電極に信号を入力する配線ＣＫｉｎ２が配線ＣＫに接続されている。

第ｋ段の第１のクロックドインバータＣＫＩＮＶ１＿ｋに追加した、ｎチャネル型ＴＦＴ１０１＿ｋのゲート電極には、前々段（第ｋ−２段）の第１のクロックドインバータＣＫＩＮＶ１＿ｋ−２の出力に相当する、ＳＢ＿ｋ−２で示す信号が入力されている。（なお、出力される信号と同じ符号をもって、その信号が出力される端子や配線を示すこととする）。図１５中ＳＢ＿ｋ―２は、第ｋ―２段の第１のクロックドインバータの出力端子及び第ｋ―２段の第２のクロックドインバータの出力端子に相当する。

図１６に、シフトレジスタの３段分の構成を示す上面図を示す。なお、図１５と同じ部分は同じ符号を用いて示し説明は省略する。

図１６において、シフトレジスタの第ｋ段〜第ｋ＋２段、ＳＲ＿ｋ〜ＳＲ＿ｋ＋２を示す。第ｋ＋２段ＳＲ＿ｋ＋２の第１のクロックドインバータＣＫＩＮＶ１＿ｋ＋２のｎチャネル型ＴＦＴ１０１＿ｋ＋２のゲート電極に入力される信号は、第ｋ段ＳＲ＿ｋの第１のクロックドインバータＣＫＩＮＶ１＿ｋの出力端子から出力される信号ＳＢ＿ｋである。図１５中ＳＢ＿ｋは、第ｋ段の第１のクロックドインバータの出力端子及び第ｋ段の第２のクロックドインバータの出力端子に相当する。

図１５及び図１６において示した構成のシフトレジスタでは、電源電圧より小さな振幅電圧を有するパルス信号（クロックパルス、反転クロックパルス及びスタートパルス）を入力しても、ｎチャネル型ＴＦＴ１０１によって、漏れ電流による出力電位の変動を抑えることができる。

本実施の形態は、実施の形態１〜実施の形態６と自由に組み合わせて実施することが可能である。

（第８の実施の形態）
本実施の形態では、本発明のシフトレジスタを実際に作製した際の断面図を示す。

ここでは、図１５のａ〜ａ'の部分の断面図を図１７に示す。なお、図１５と同じ部分は同じ符号を用いて示し、説明は省略する。

絶縁表面を有する基板８００上に、ｐチャネル型ＴＦＴ（図中、ｐｃｈＴＦＴと表記）５０１ａ＿ｋ、５０１ｂ＿ｋ、ｎチャネル型ＴＦＴ（図中、ｎｃｈＴＦＴと表記）５０１ｃ＿ｋ、５０１ｄ＿ｋ、１０１＿ｋが形成されている。なお、８０１はゲート絶縁膜、８０２は層間絶縁膜である。

ｐチャネル型ＴＦＴ５０１ａ＿ｋは活性層中に、ソース領域として機能する不純物領域８８１及び８８５、チャネル領域として機能する８９１及び８９４を有する。なお、不純物領域８８２及び８８４はドレイン領域として機能する。なお、不純物領域８８５は、配線８１０によって、電源線Ｖｄｄと電気的に接続されている。ｐチャネル型ＴＦＴ５０１ａ＿ｋは、活性層と重ならない部分で電気的に接続されたゲート電極８０３と８０６を有するダブルゲート型のＴＦＴである。ゲート電極８０３は、配線ＣＫｉｎ２によって配線ＣＫＢと接続されている。

ｐチャネル型ＴＦＴ５０１ｂ＿ｋは活性層中に、ソース領域として機能する不純物領域８８２及び８８４、ドレイン領域として機能する不純物領域８８３、チャネル領域として機能する８９２及び８９３を有する。ｐチャネル型ＴＦＴ５０１ｂ＿ｋは、活性層と重ならない部分で電気的に接続されたゲート電極８０４と８０５を有するダブルゲート型のＴＦＴである。ゲート電極８０４は、端子Ｓ＿ｋ―１と電気的に接続されている。また、ドレイン領域として機能する不純物領域８８３は、端子ＳＢ＿ｋに接続されている。

ｐチャネル型ＴＦＴ５０１ａ＿ｋのドレイン領域とｐチャネル型ＴＦＴ５０１ｂ＿ｋのソース領域とは、活性層によって直接接続されている。

ｎチャネル型ＴＦＴ５０１ｃ＿ｋは活性層中に、ドレイン領域として機能する不純物領域８８６、ソース領域として機能する不純物領域８８７、チャネル領域として機能する８９５を有する。なお、ドレイン領域として機能する不純物領域８８６は、配線８１１によって、端子ＳＢ＿ｋと接続されている。ゲート電極８０７は、端子Ｓ＿ｋ―１と接続されている。

ｎチャネル型ＴＦＴ５０１ｄ＿ｋは活性層中に、ドレイン領域として機能する不純物領域８８７、ソース領域として機能する不純物領域８８８、チャネル領域として機能する８９６を有する。ゲート電極８０８は、配線ＣＫｉｎ１によって配線ＣＫと接続されている。

ｎチャネル型ＴＦＴ１０１＿ｋは活性層中に、ドレイン領域として機能する不純物領域８８８、ソース領域として機能する不純物領域８８９、チャネル領域として機能する８９７を有する。ゲート電極８０９は、端子ＳＢ＿ｋ−２と接続されている。ソース領域として機能する不純物領域８８９は、電源線Ｖｓｓと電気的に接続されている。

ｎチャネル型ＴＦＴ５０１ｃ＿ｋのソース領域とｎチャネル型ＴＦＴ５０１ｄ＿ｋのドレイン領域は、活性層によって直接接続されている。また、ｎチャネル型ＴＦＴ５０１ｄ＿ｋのソース領域とｎチャネル型ＴＦＴ１０１＿ｋのドレイン領域は、活性層によって直接接続されている。

以上が、本発明のシフトレジスタを実際に作製した際の断面図についての説明であった。本発明のシフトレジスタでは、電源電圧より小さな振幅電圧を有するパルス信号（クロックパルス、反転クロックパルス及びスタートパルス）を入力しても、ｎチャネル型ＴＦＴ１０１によって、漏れ電流による出力電位の変動を抑えることができる。

本実施の形態は、実施の形態１〜実施の形態７と自由に組み合わせて実施することが可能である。

（第９の実施の形態）
本実施の形態では、本発明のシフトレジスタ用いた駆動回路を有する表示装置を利用した電子機器について図１１を用いて説明する。

図１１（Ａ）に本発明の表示装置を用いた携帯情報端末の模式図を示す。携帯情報端末は、本体２７０１ａ、操作スイッチ２７０１ｂ、電源スイッチ２７０１ｃ、アンテナ２７０１ｄ、表示部２７０１ｅ、外部入力ポート２７０１ｆによって構成されている。本発明の表示装置は、表示部２７０１ｅに用いることができる。

図１１（Ｂ）に本発明の表示装置を用いたパーソナルコンピュータの模式図を示す。パーソナルコンピュータは、本体２７０２ａ、筐体２７０２ｂ、表示部２７０２ｃ、操作スイッチ２７０２ｄ、電源スイッチ２７０２ｅ、外部入力ポート２７０２ｆによって構成されている。本発明の表示装置は、表示部２７０２ｃに用いることができる。

図１１（Ｃ）に本発明の表示装置を用いた画像再生装置の模式図を示す。画像再生装置は、本体２７０３ａ、筐体２７０３ｂ、記録媒体２７０３ｃ、表示部２７０３ｄ、音声出力部２７０３ｅ、操作スイッチ２７０３ｆによって構成されている。本発明の表示装置は、表示部２７０３ｄに用いることができる。

図１１（Ｄ）に本発明の表示装置を用いたテレビの模式図を示す。テレビは、本体２７０４ａ、筐体２７０４ｂ、表示部２７０４ｃ、操作スイッチ２７０４ｄによって構成されている。本発明の表示装置は、表示部２７０４ｃに用いることができる。

図１１（Ｅ）に本発明の表示装置を用いたヘッドマウントディスプレイの模式図を示す。ヘッドマウントディスプレイは、本体２７０５ａ、モニター部２７０５ｂ、頭部固定バンド２７０５ｃ、表示部２７０５ｄ、光学系２７０５ｅによって構成されている。本発明の表示装置は、表示部２７０５ｄに用いることができる。

図１１（Ｆ）に本発明の表示装置を用いたビデオカメラの模式図を示す。ビデオカメラは、本体２７０６ａ、筐体２７０６ｂ、接続部２７０６ｃ、受像部２００６ｄ、接眼部２７０６ｅ、バッテリー２７０６ｆ、音声入力部２７０６ｇ、表示部２７０６ｈによって構成されている。本発明の表示装置は、表示部２７０６ｈに用いることができる。

本発明は、上記応用電子機器に限定されず、様々な電子機器に応用することができる。

本実施の形態は、実施の形態１〜実施の形態８と自由に組み合わせて実施することが可能である。

（第１０の実施の形態）
本実施の形態では、同一基板上に従来型及び本発明のシフトレジスタの各々を搭載したパネルを作製し、動作させたときの測定結果について述べる。より詳しくは、入力する信号電圧を０〜３Vとして、電源電圧の振幅を増加していき、何Ｖまで正常に動作するのかを測定した結果について述べる。なおこのときの周波数は５MHzとした。

従来型のシフトレジスタは、電源電圧が−１．５V〜５．５Vの範囲において正常に動作し、その振幅は７．０Vであった。一方、本発明のシフトレジスタでは、電源電圧が−５．０〜７．５Vの範囲において正常に動作し、その振幅は１２．５Vであった。

以上の結果より、本発明のシフトレジスタを用いると、従来型のシフトレジスタよりも電源電圧にマージンが生じるため、TFTの特性バラツキの影響を抑制することができる。さらに、シフトレジスタから他の回路に対して正確に信号を供給することができる。

（第１１の実施の形態）
本発明のシフトレジスタについて、上面から撮影した写真を図２７に示す。具体的な仕様としては、入力信号の振幅電圧電圧は３．０Ｖ、電源電圧は８．０Ｖとした。

また、本発明のシフトレジスタを周波数５MHzで動作させたときの波形を図２８に示す。図２８において、上から順にスタートパルス、クロック信号、シフトレジスタが出力する信号の波形を示す。なお、シフトレジスタが出力する信号において、１段目の波形が半パルス分大きくなっているが、これは２段目のＮＡＮＤをとるためであるので、特に問題はない。

本発明のシフトレジスタの構成を示す回路図。 本発明のシフトレジスタの駆動方法を示すタイミングチャートを示す図。 本発明のシフトレジスタの駆動方法を示すタイミングチャートを示す図。 シフトレジスタの構成を示す図。 シフトレジスタの構成を示す図。 従来のシフトレジスタの駆動方法を示すタイミングチャートを示す図。 理想的なシフトレジスタの駆動方法を示すタイミングチャートを示す図。 本発明のシフトレジスタの構成を示す回路図。 本発明のシフトレジスタの駆動方法を示すタイミングチャートを示す図。 シフトレジスタの構成を示す回路図。 本発明のシフトレジスタの駆動方法を示すタイミングチャートを示す図。 本発明のシフトレジスタの構成を示す回路図。 本発明のシフトレジスタを用いた駆動回路を有する表示装置のブロック図。 本発明のシフトレジスタを用いた駆動回路を有する表示装置を応用した電子機器を示す図。 本発明のシフトレジスタの作製例を示す上面図。 本発明のシフトレジスタの作製例を示す上面図。 本発明のシフトレジスタの作製例を示す断面図。 本発明のシフトレジスタの構成を示す回路図。 本発明のシフトレジスタの構成を示す回路図。 本発明のシフトレジスタの駆動方法を示すタイミングチャートを示す図。 本発明のシフトレジスタの構成を示す回路図。 本発明のシフトレジスタの構成を示す回路図。 本発明のシフトレジスタの構成を示す回路図。 本発明のシフトレジスタの構成を示す回路図。 本発明のシフトレジスタの構成を示す回路図。 ＴＦＴのゲート幅を示す図。 本発明のシフトレジスタの上面写真。 本発明のシフトレジスタを周波数５MHzで動作させたときの波形を示す図。

Claims (10)

1. クロックに同期して第１のパルスを順に出力する複数の段と、
   高電源電位が与えられる第１の電源線と低電源電位が与えられる第２の電源線とを有し、
   前記複数の段はそれぞれ、前記クロック、前段から出力される前記第１のパルス、及び２段前の段から出力される前記第１のパルスの極性を反転した第２のパルスに応じて前記高電源電位または前記低電源電位を選択的に出力する回路を有し、
   前記回路は前記回路の出力端子と前記第２の電源線との間に接続されたｎチャネル型トランジスタを有し、
   前記ｎチャネル型トランジスタのゲートに前記第２のパルスを入力することによって、前記ｎチャネル型トランジスタの導通または非導通が制御され、前記回路の出力端子と前記第２の電源線の電気的接続が制御されることを特徴とするシフトレジスタ。
2. クロックに同期して第１のパルスを順に出力する複数の段と、
   高電源電位が与えられる第１の電源線と低電源電位が与えられる第２の電源線とを有し、
   前記複数の段はそれぞれ、前記クロック、前段から出力される前記第１のパルス、及び２段前の段から出力される前記第１のパルスの極性を反転した第２のパルスに応じて前記高電源電位または前記低電源電位を選択的に出力する回路を有し、
   前記回路は前記回路の出力端子と前記第１の電源線との間に接続されたｐチャネル型トランジスタを有し、
   前記ｐチャネル型トランジスタのゲートに前記第２のパルスを入力することによって、前記ｐチャネル型トランジスタの導通または非導通が制御され、前記回路の出力端子と前記第１の電源線の電気的接続が制御されることを特徴とするシフトレジスタ。
3. クロックに同期して第１のパルスを順に出力する複数の段と、
   高電源電位が与えられる第１の電源線と低電源電位が与えられる第２の電源線とを有し、
   前記複数の段はそれぞれ、前記クロック、前段から出力される前記第１のパルス、及び２段前の段から出力される前記第１のパルスの極性を反転した第２のパルスに応じて前記高電源電位または前記低電源電位を選択的に出力する第１の回路と、
   前記第１の回路の出力の極性を反転させる第２の回路と、
   前記第２の回路の出力が入力され、前記クロックに同期して前記高電源電位または前記低電源電位を選択的に出力する第３の回路とを有し、
   前記第３の回路の出力は前記第２の回路に入力され、
   前記第１の回路は前記第１の回路の出力端子と前記第２の電源線との間に接続されたｎチャネル型トランジスタを有し、
   前記ｎチャネル型トランジスタのゲートに前記第２のパルスを入力することによって、前記ｎチャネル型トランジスタの導通または非導通が制御され、前記第１の回路の出力端子と前記第２の電源線の電気的接続が制御されることを特徴とするシフトレジスタ。
4. クロックに同期して第１のパルスを順に出力する複数の段と、
   高電源電位が与えられる第１の電源線と低電源電位が与えられる第２の電源線とを有し、
   前記複数の段はそれぞれ、前記クロック、前段から出力される前記第１のパルス、及び２段前の段から出力される前記第１のパルスの極性を反転した第２のパルスに応じて前記高電源電位または前記低電源電位を選択的に出力する第１の回路と、
   前記第１の回路の出力の極性を反転させる第２の回路と、
   前記第２の回路の出力が入力され、前記クロックに同期して前記高電源電位または前記低電源電位を選択的に出力する第３の回路とを有し、
   前記第３の回路の出力は前記第２の回路に入力され、
   前記第１の回路は前記第１の回路の出力端子と前記第１の電源線との間に接続されたｐチャネル型トランジスタを有し、
   前記ｐチャネル型トランジスタのゲートに前記第２のパルスを入力することによって、前記ｐチャネル型トランジスタの導通または非導通が制御され、前記第１の回路の出力端子と前記第１の電源線の電気的接続が制御されることを特徴とするシフトレジスタ。
5. シフトレジスタを有し、
   前記シフトレジスタは、
   クロックに同期して第１のパルスを順に出力する複数の段と、
   高電源電位が与えられる第１の電源線と低電源電位が与えられる第２の電源線とを有し、
   前記複数の段はそれぞれ、前記クロック、前段から出力される前記第１のパルス、及び２段前の段から出力される前記第１のパルスの極性を反転した第２のパルスに応じて前記高電源電位または前記低電源電位を選択的に出力する回路を有し、
   前記回路は前記回路の出力端子と前記第２の電源線との間に接続されたｎチャネル型トランジスタを有し、
   前記ｎチャネル型トランジスタのゲートに前記第２のパルスを入力することによって、前記ｎチャネル型トランジスタの導通または非導通が制御され、前記回路の出力端子と前記第２の電源線の電気的接続が制御され、
   前記クロックの振幅電圧が前記高電源電位と前記低電源電位との電位差よりも小さいことを特徴とする表示装置。
6. シフトレジスタを有し、
   前記シフトレジスタは、
   クロックに同期して第１のパルスを順に出力する複数の段と、
   高電源電位が与えられる第１の電源線と低電源電位が与えられる第２の電源線とを有し、
   前記複数の段はそれぞれ、前記クロック、前段から出力される前記第１のパルス、及び２段前の段から出力される前記第１のパルスの極性を反転した第２のパルスに応じて前記高電源電位または前記低電源電位を選択的に出力する回路を有し、
   前記回路は前記回路の出力端子と前記第１の電源線との間に接続されたｐチャネル型トランジスタを有し、
   前記ｐチャネル型トランジスタのゲートに前記第２のパルスを入力することによって、前記ｐチャネル型トランジスタの導通または非導通が制御され、前記回路の出力端子と前記第１の電源線の電気的接続が制御され、
   前記クロックの振幅電圧が前記高電源電位と前記低電源電位との電位差よりも小さいことを特徴とする表示装置。
7. シフトレジスタを有し、
   前記シフトレジスタは、
   クロックに同期して第１のパルスを順に出力する複数の段と、
   高電源電位が与えられる第１の電源線と低電源電位が与えられる第２の電源線とを有し、
   前記複数の段はそれぞれ、前記クロック、前段から出力される前記第１のパルス、及び２段前の段から出力される前記第１のパルスの極性を反転した第２のパルスに応じて前記高電源電位または前記低電源電位を選択的に出力する第１の回路と、
   前記第１の回路の出力の極性を反転させる第２の回路と、
   前記第２の回路の出力が入力され、前記クロックに同期して前記高電源電位または前記低電源電位を選択的に出力する第３の回路とを有し、
   前記第３の回路の出力は前記第２の回路に入力され、
   前記第１の回路は前記第１の回路の出力端子と前記第２の電源線との間に接続されたｎチャネル型トランジスタを有し、
   前記ｎチャネル型トランジスタのゲートに前記第２のパルスを入力することによって、前記ｎチャネル型トランジスタの導通または非導通が制御され、前記第１の回路の出力端子と前記第２の電源線の電気的接続が制御され、
   前記クロックの振幅電圧が前記高電源電位と前記低電源電位との電位差よりも小さいことを特徴とする表示装置。
8. シフトレジスタを有し、
   前記シフトレジスタは、
   クロックに同期して第１のパルスを順に出力する複数の段と、
   高電源電位が与えられる第１の電源線と低電源電位が与えられる第２の電源線とを有し、
   前記複数の段はそれぞれ、前記クロック、前段から出力される前記第１のパルス、及び２段前の段から出力される前記第１のパルスの極性を反転した第２のパルスに応じて前記高電源電位または前記低電源電位を選択的に出力する第１の回路と、
   前記第１の回路の出力の極性を反転させる第２の回路と、
   前記第２の回路の出力が入力され、前記クロックに同期して前記高電源電位または前記低電源電位を選択的に出力する第３の回路とを有し、
   前記第３の回路の出力は前記第２の回路に入力され、
   前記第１の回路は前記第１の回路の出力端子と前記第１の電源線との間に接続されたｐチャネル型トランジスタを有し、
   前記ｐチャネル型トランジスタのゲートに前記第２のパルスを入力することによって、前記ｐチャネル型トランジスタの導通または非導通が制御され、前記第１の回路の出力端子と前記第１の電源線の電気的接続が制御され、
   前記クロックの振幅電圧が前記高電源電位と前記低電源電位との電位差よりも小さいことを特徴とする表示装置。
9. 請求項５乃至請求項８のいずれか一において、
   単結晶ＩＣ基板上に形成されたパルス信号制御回路を有し、
   前記シフトレジスタは絶縁表面を有する基板上に形成され、
   前記パルス信号制御回路は前記クロックを前記シフトレジスタへ出力することを特徴とする表示装置。
10. 請求項５乃至請求項９のいずれか一において、
    前記表示装置を利用した携帯情報端末、パーソナルコンピュータ、画像再生装置、テレビ、ヘッドマウントディスプレイまたはカメラ。

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