JP2008021996A - 電源一体型パッケージ基板 - Google Patents

Abstract

【課題】 低電圧・大電流をＩＣ側へ供給することができると共に電源の低背化を図ることのできる小型化電源一体型パッケージ基板を提供する。
【解決手段】 銅線７４Ｃの表面に磁性層７４Ｂを施すことで、磁気飽和し難くなり、インダクタ７４に十分なインダクタンス分を持たせることができる。このインダクタ７４を複数本並行に配列し、樹脂７２で固定してなるインダクタアレー７０とすることで、少ないスペースに多くのインダクタを設けることができ、電源を分割することが可能となる。電源を分割することで、給電線５２の本数を増やし、１本当たりの電流量を少なくすることで、大電流をＩＣチップ４０側へ供給することが可能となる。更に、電源モジュール５０をパッケージ基板３０に内蔵することで、電源とＩＣチップ４０との間の距離が短くなり、給電線５２での発熱・電圧降下を小さくし、大電流をＩＣチップ４０側へ供給することが容易になる。
【選択図】 図４

Description

本発明は、ＩＣを搭載するパッケージ基板に関し、特に、該ＩＣに電力を供給する電源を内蔵する電源一体型パッケージ基板に関するものである。

ＬＳＩは、高速化と低電力消費化を同時に達成するために、駆動電圧を下げる設計がなされ、近年１Ｖ近くまで低下している。このようなＬＳＩへ電力を供給するためには、電源電圧を下げて、電力を供給する必要がる。電源電圧を下げるために、変換効率が高いスイッチング素子を用いたＤＣ−ＤＣコンバータが用いられるが、スイッチング素子の出力中の脈流を平滑フィルタによって抑制する必要がある。この平滑フィルタは、主にインダクタとキャパシタにより構成され、一般的にディスクリートな素子として表面実装されるが、かかるインダクタとキャパシタを実装すると、実装面積が広がり、実装高さが高くなる。

特許文献１には、基板にノイズ除去機能を持たせた半導体装置が開示されている。特許文献２及び特許文献３には、インダクタンス素子の構成が開示されている。
特開平１０−２３３４６９号公報 特開平７−２０１６１０号公報 特開平７−２６３２４１号公報

ＭＰＵなどの大規模集積回路素子は、近年の高性能化と低消費電力化に伴い、駆動電圧が１Ｖ程度まで低下し、対応して電流値が大幅に上がる傾向にある。一方で、電源と負荷である大規模集積回路間の配線に寄生する成分に因る電圧変動が、大規模集積回路素子内部の素子駆動の閾値電圧と同等となり、大規模集積回路が誤動作を起こす可能性が有る。

このような電源電圧変動への対策として、電源と負荷の距離を出来る限り短くする事が求められており、その為に、電源自体の体積を可能な限り小さくして、大規模集積回路素子のパッケージと一体化する事により、電源と負荷の距離を可能な限り縮めることが、非常に有効な手段と認められる。しかし、これによって、種々の問題が発生することが判明した。また、その為には、電源内部の素子も可能な限り小型低背化する必要があり、特にインダクタは、低電圧かつ大電流への対応が必須であることから大型化する傾向にあり、電源と負荷の距離を縮めるに当たっての、大きな現題となっている。

本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、低電圧・大電流を電圧変動を抑制しながらＩＣ側へ供給することができると共に電源の低背化を図ることのできる電源一体型パッケージ基板を提供することにある。

上記目的を達成するためには、電源をパッケージ基板に一体に設けると共に、電源自体を１／１０〜１／５０に小型化する必要がある。請求項１の電源一体型パッケージ基板は、導体線の表面に磁性層を施したインダクタを複数本並行に配列し、樹脂で固定してなるインダクタアレーを内蔵したことを主たる特徴とする。

請求項２は、ＩＣを搭載し、該ＩＣに電力を供給する電源を内蔵する電源一体型パッケージ基板であって、
前記電源が、スイッチング素子、コントロールＩＣ、及び、該スイッチング素子の出力を平滑化するインダクタ並びにキャパシタからなるフィルタを有し、
前記インダクタが、表面に磁性層を施した導体線から成り、該インダクタを複数本並列に配列し、樹脂で固定してなる小型低背インダクタアレーを備えることより、電源の小型化を実現したことを主たる特徴とする。

請求項１の電源一体型パッケージ基板では、導体線の表面に磁性層を施すことで、磁気飽和し難くなり、インダクタに十分なインダクタンス分を持たせることができる。このインダクタを複数本並行に配列し、樹脂で固定してなるインダクタアレーとすることで、少ないスペースに多くのインダクタを設けることができ、電源を分割することが可能となる。電源を分割することで、給電線の導体断面積を増やし、１本当たりの電流量を少なくすることで、給電線での発熱・電圧降下が小さくなり、大電流をＩＣ側へ供給することが可能となる。

請求項２の電源一体型パッケージ基板では、導体線の表面に磁性層を施すことで、磁気飽和し難くなり、インダクタに十分なインダクタンス分を持たせることができる。このインダクタを複数本並行に配列し、樹脂で固定してなるインダクタアレーとすることで、少ないスペースに多くのインダクタを設けることができ、電源を分割することが可能となる。電源を分割することで、給電線の導体断面積を増やし、１本当たりの電流量を少なくすることで、大電流をＩＣ側へ供給することが可能となる。更に、電源をパッケージ基板に内蔵することで、電源とＩＣとの間の距離が短くなり、給電線での発熱・電圧降下を小さくし、大電流をＩＣ側へ供給することが容易になる。

請求項３の電源一体型パッケージ基板では、必要とされる電流量を給電線の許容電流値で割った数分のスイッチング素子及びフィルタから成る。給電線の許容電流値以下に電流値を抑えながら、必要とされる大電流をＩＣ（負荷）へ供給することができるといった観点から、スイッチング素子及びフィルタの個数は、それぞれ２〜１０００個が望ましい。

請求項４の電源一体型パッケージ基板では、キャパシタが、パッケージ基板に形成させたスルーホールの側壁に設けられた誘電体を挟持する電極層から成る。このため、キャパシタを別体に設ける必要がないので、電源を更に小型化してＩＣ近傍への配置することで、給電線での発熱・電圧降下を小さくして、大電流をＩＣ側へ供給することが可能となる。

請求項５の電源一体型パッケージ基板では、インダクタアレーが、パッケージ基板を介在させたＩＣの直下、即ち、ＩＣ近傍への配置する。これにより、給電線を短くすることで、給電線での発熱・電圧降下が小さくなり、大電流をＩＣ側へ供給することが可能となる。

請求項６の電源一体型パッケージ基板では、導体線表面の磁性層が湿式電気めっきにより施されているため、インダクタを磁気飽和し難くでき、インダクタアレーを構成する各インダクタに十分なインダクタンス分を持たせることができる。

請求項７の電源一体型パッケージ基板では、導体線表面の磁性層がＦe、Ｃo、Ｎiの内の２以上を主成分とする磁性体であるため、インダクタを磁気飽和し難くでき、通電時にもインダクタアレーを構成する各インダクタに十分なインダクタンス分を持たせることができる。

請求項８の電源一体型パッケージ基板では、インダクタをモールドさせる樹脂が、磁性材料を含むため、インダクタ相互でのクロストークが抑制され、ノイズの重畳を防ぐことができる。

なお、パッケージ基板を構成する材料は、パイレックス（パイレックスは登録商標である）ガラス、ジルコニア、窒化アルミニウム、窒化珪素、炭化珪素、アルミナ、ムライト等の無機材料、または、エポキシ、フェノール、ポリイミド、液晶ポリマー等の有機材料のいずれでも良いが、高絶縁性能を保持する材料が望ましい。一方、Ｓｉは加工精度を上げやすいことから、基板材料に好適であるが、高絶縁性を付与する為の絶縁層の付加が望ましい。有機モノマー（エポキシ、フェノール頭）及び、ガラス、ガラスクロス等の無機フィラーを内含するカーボン材料も好適である。

[第１実施形態]
本発明の第１実施形態に掛かる電源一体型パッケージ基板について図１〜図７を参照して説明する。図１は、第１実施形態に係る電源一体型パッケージ基板の断面図であり、図２は、図１の電源一体型パッケージ基板のＡ矢視、即ち、底面図である。
電源一体型パッケージ基板９０は、パッケージ基板３０に電源モジュール５０を内蔵して成る。パッケージ基板３０には、バンプ３２を介してＩＣ（負荷）４０が搭載されている。該ＩＣ（負荷）４０の上側には、放熱用のヒートシンク４４が載置されている。パッケージ基板３０の底面外周側には、図示しないマザーボードへの接続用のピン３６を備えるピンソケット３４が配置されている。

パッケージ基板３０のＩＣ（負荷）４０直下には、ＩＣ（負荷）４０への給電を行う電源モジュール５０が取り付けられている。電源モジュール５０は、給電線の分配してＩＣチップへの給電できるようにする給電分配層６０と、平滑フィルタのインダクタをアレー状に配置してなるインダクタアレーからなるインダクタ層７０と、スイッチング素子を収容してなるスイッチング素子層８０との３層構造になっている。

図７（Ａ）は、ＩＣ（負荷）４０への給電を行う電源モジュール（ＤＣ−ＤＣコンバータ）５０の動作原理を示す回路図であり、図７（Ｂ）は電源モジュール５０の入力側の電圧Ｖin・電流Ｉinの波形図、図７（Ｃ）はスイッチＳのオン・オフの波形図、図７（Ｄ）は、電源モジュール５０の出力側の電圧Ｖout・電流Ｉoutの波形図である。
図７（Ｂ）に示すように、電源モジュール５０の入力側には、一定の電圧Ｖin・電流Ｉinが供給される。スイッチＳを図７（Ｃ）に示すように周期Ｔの内のｔon時間オンすることで、図７（Ｃ）に示すように出力電圧Ｖoutを降圧し、出力電流Ｉoutを平均電流Ｉavgにする。出力電圧Ｖoutには電圧リプル分Ｖrippleが含まれる。同様に、出力電流にも電流変動Δiが含まれる。この出力ノイズ（電圧リプル分Ｖripple、電流変動Δi）をＩＣ（負荷）４０側の要求する許容値内にするために、平滑フィルタを構成するインダクタＬ及びキャパシタＣの値が設定される。

図３は、電源モジュール５０とＩＣ（負荷）４０との接続を説明するための模式図である。パッケージ基板３０は厚さ５０〜１００μｍのシリコン基板（インターポーザー）１０から成る。シリコン基板１０には、スルーホール孔を構成する貫通孔１０ａが設けられ、全体に絶縁層１２が被覆されている。貫通孔１０ａの内壁、貫通孔の底部、シリコン基板１０上面には下部電極層１４が設けられている。該下部電極層１４の上面には誘電体層１６が形成され、該誘電体層１６の上面には、上部電極層１８が形成されている。この誘電体層１６を下部電極層１４及び上部電極層１８で挟持することで、図７（Ａ）を参照して上述したキャパシタＣが構成される。第１実施形態では、シリコン基板を用いるが、この代わりに樹脂基板を用いることもできる。

シリコン基板１０の最外層、及び、貫通孔１０ａの上部電極層１８の内周側には、絶縁樹脂層２０が設けられている。貫通孔１０ａの中心部には、スルーホール導体２２が形成されている。スルーホール導体２２の上側には、ニッケル層２４ａの表層にアルミニューム層２４ｂを被覆してなるパッド２４が設けられ、バンプ３２を介してＩＣ（負荷）４０に接続されている。上述した下部電極層１４はスルーホール導体２２に接続されている。他方、上部電極層１８は絶縁樹脂層２０によりスルーホール導体２２から分離され、アースＥに接続されている。

電源モジュール５０を構成する給電分配層６０には、スルーホール導体２２と接続する給電線５２が設けられている。該給電線５２と接続するように、インダクタ層７０のインダクタ７４が接続されている。該インダクタ７４は、図７（Ａ）を参照して上述したインダクタＬを構成する。

図４を参照して、インダクタ層７０を構成するインダクタアレーの構成を説明する。図４（Ａ）はインダクタアレーの斜視図であり、図４（Ｂ）はインダクタの距離を示す説明図であり、図４（Ｃ）はインダクタの構造を示す断面図である。
図４（Ｃ）に示すようにインダクタアレー７０は、直径６９μｍの銅線７４Ｃの外周に厚さ１０μｍの絶縁層７４Ａを設け、該絶縁層７４Ａの外周に厚さ１０μｍの磁性層７４Ｂを設けてなる。該磁性層７４Ｂは、比透磁率６００以上、飽和磁化１．６Ｔ以上（好ましくは２Ｔ以上）の主としてＦe、Ｃo、Ｎiの内の少なくとも２以上を主成分とする磁性体（磁性鍍金）からなり、導線７４Ｃに電解めっき又は無電解めっき（湿式電気めっき）により施されてなる。ここでは、導線として、銅線を用いたが、この代わりに、アルミニュウム線、銀線を用いることも可能である。

図４（Ａ）に示すように、インダクタアレー７０は、銅線７４Ｃの表面に磁性層７４Ｂを施した長さ１０mmのインダクタ７４を３０本並行に配列し、樹脂で固定してなる。樹脂には、磁性材料が混入されている。インダクタアレー７０は、幅Ｗ１が２０mm、奥行きＤ１が１０mm、厚みＨ１が０．４mmに構成されている。図４（Ｂ）に示すように、インダクタ７４の直径ｄ１に対して、インダクタ相互の距離ｄ２は、１倍超で、３倍以下であることが望ましい。図１１に改変例に係るインダクタアレーを示している。図４（Ａ）を参照したインダクタアレーでは、インダクタを１段で配置したが、これを図１１に示す改変例のように２段、又は、３段以上に配設してもよい。この場合、実装面積を低減することができる。

図５は、インダクタ７４を構成する銅線７４Ｃの直径を６９μｍ、１５０μｍ、２５０μｍと変え、また、磁性層７４Ｂの厚さを２０μｍに変えた際のインダクタンス変化を、インダクタンスアナライザを用いて測定した結果を示すグラフであり、縦軸にリニアにインダクタンス[μＨ]を、横軸に対数表示で電流[Ａ]を取ってある。電源周波数を３００ＭＨｚとし、インダクタ７４の長さを１０mmに設定してある。図中で、０６９＿１０＿１０と有るのは、第１実施形態の直径６９μｍの銅線７４Ｃの外周に厚さ１０μｍの絶縁層７４Ａを設け、該絶縁層７４Ａの外周に厚さ１０μｍの磁性層７４Ｂを設けててなるインダクタを意味している。この測定結果からも、０６９＿１０＿１０で長さ１０mmのインダクタであれば、３Ａ程度までなら磁気飽和を起こさず、インダクタンスの低下が十分小さいことが分かる。なお、図４（Ｂ）に示すように、３本のインダクタ（０６９＿１０＿１０）を間隔ｄ２（４００μｍ）置いてそれぞれをインダクタンスを測定した結果、図中右側、中央、左側でインダクタンス特性が同等であることが分かった。この結果からもインダクタ７４をインダクタアレーにすることが可能であることが分かった。

図６は、図１中の電源モジュール５０を構成するスイッチング素子層８０に設けられる電源の構成を示す回路図である。
１個の電流制御ＩＣチップ８２により、３組のスイッチング回路８４ａ、８４ｂ、８４ｃが制御される。スイッチング回路８４ａは、スイッチング素子Ｓ１、Ｓ２を備え、図４を参照して上述したインダクタ７４と、図３を参照して上述した誘電体層１６を下部電極層１４及び上部電極層１８で挟持して成るキャパシタＣとに接続されている。同様に、スイッチング回路８４ｂは、スイッチング素子Ｓ３、Ｓ４を備え、インダクタ７４とキャパシタＣとに接続され、スイッチング回路８４ｃは、スイッチング素子Ｓ５、Ｓ６を備え、インダクタ７４とキャパシタＣとに接続されている。電流制御ＩＣチップ８２は、３組のスイッチング回路８４ａ、８４ｂ、８４ｃを時分割式に制御し、３Ｖの入力電圧を１．１Ｖの電圧に変換し、９Ａの電流を出力し得る。第１実施形態では、１０組の電流制御ＩＣチップ８２及びスイッチング回路８４ａ、８４ｂ、８４ｃによって、１．１Ｖの電圧で９０Ａの電流（約１００Ｗ）をＣＰＵ（ＩＣチップ）４０側へ供給できるように構成されている。

第１実施形態の電源一体型パッケージ基板９０では、銅線７４Ｃの表面に磁性層７４Ｂを施すことで、磁気飽和し難くなり、インダクタ７４に十分なインダクタンス分を持たせることができる。このインダクタ７４を複数本並行に配列し、樹脂７２で固定してなるインダクタアレー７０とすることで、少ないスペースに多くのインダクタを設けることができ、電源を分割することが可能となる。即ち、実装面積を小さくすると共に実装高さを低くすることができる。そして、電源を分割することで、給電線５２の本数を増やし、１本当たりの電流量を少なくすることで、大電流をＩＣ（負荷）４０側へ供給することが可能となる。更に、電源モジュール５０をパッケージ基板３０に内蔵することで、電源とＩＣ（負荷）４０との間の距離が短くなり（即ち、シリコン基板１０の厚み分の５０μｍになる）、給電線５２での発熱・電圧降下を小さくし、大電流をＩＣ（負荷）４０側へ供給することが容易になる。

また、第１実施形態の電源一体型パッケージ基板９０では、給電線５２及びスルーホール導体２２の許容電流が３Ａに設計されている。そして、ＩＣチップが９０Ａの電流量を必要としている。この必要とされる電流量を給電線５２の許容電流値（３Ａ）で割った数分、即ち、３０組のスイッチング素子（Ｓ１−Ｓ２、Ｓ３−Ｓ４、Ｓ５−Ｓ６）及びフィルタ（インダクタ７４及びキャパシタＣ）が設けられている。このため、給電線の許容電流値以下に電流値を抑えながら、必要とされる大電流をＩＣ（負荷）４０へ供給することができる。

更に、第１実施形態の電源一体型パッケージ基板９０では、キャパシタＣが、パッケージ基板３０に形成させたスルーホール孔１０ａの側壁に設けられた誘電体層１６を挟持する上部電極層１８、下部電極層１４から成る。このため、キャパシタを別体に設ける必要がないので、電源モジュール５０を小型化してＩＣ（負荷）４０近傍への配置することで、給電線５２での発熱・電圧降下を小さくして、大電流をＩＣ（負荷）４０側へ供給することが可能となる。

第１実施形態の電源一体型パッケージ基板９０では、インダクタアレー７０が、パッケージ基板３０を介在させたＩＣ（負荷）４０の直下、即ち、ＩＣ（負荷）４０近傍への配置する。これにより、給電線５２を短くすることで、給電線５２での発熱・電圧降下が小さくなり、大電流をＩＣ（負荷）４０側へ供給することが可能となる。

第１実施形態では、銅線７４Ｃ表面の磁性層７４Ｂが湿式電気めっきにより施されているため、インダクタ７４を磁気飽和し難くできる。また、銅線７４Ｃ表面の磁性層７４ＢがＦe、Ｃo、Ｎiのいずれかを主成分とする磁性体であるため、インダクタ７４を磁気飽和し難くできる。これにより、インダクタアレー７０を構成する各インダクタ７４に十分なインダクタンス分を持たせることができる。

また更に、第１実施形態の電源一体型パッケージ基板９０では、インダクタ７４をモールドさせる樹脂７２が、磁性材料を含むため、インダクタ相互でのクロストークが抑制され、ノイズの重畳を防ぐことができる。

上述した第１実施形態では、本発明の電源一体型パッケージ基板をＭＰＵなどの負荷を搭載するパッケージ基板へ適用する例について記した。また、第１実施形態の例では、電源の実装面積及び実装体積は、従来技術と比較して、それぞれ、約１／６と約１／３４となった。

[第２実施形態]
第２実施形態では、直径２５０μｍの銅線に１０μｍの絶縁被覆を施した線材を１２mmに切り揃え、両端１mmの絶縁層を剥離した後に、ＮiＦeＣoの電析による磁性膜を１０μｍの厚さで堆積させた。このＮiＦeＣoを主成分とする磁性膜は、比透磁率約６００、飽和磁化は２Ｔ程度であった。

磁性膜を被覆した導線を４００μｍピッチで並列に５０本配置した後、磁性材料と樹脂の混合物をすきま無く充填して固定し、インダクタアレーを形成する。インダクタアレーの厚みは４５０μｍであった。なお、各導線の絶縁層を剥離した両端１mmは、該インダクタアレーの外側に出してはんだ鍍金を施した。

第２実施形態では、絶縁層の厚みを変えてインダクタンスをインピーダンスアナライザを用いて測定した。また、このときに、直流電流を重畳させて、直流重畳特性も評価した。この結果を図８中のグラフに示す。絶縁層の厚みとインダクタンスとの間には、正の相関関係が認められる。直流重畳特性は、例えば、インダクタンスが１０％低下する電流値で見た場合、絶縁層の厚みに関わらず同程度の電流値（３Ａ）であった。

第２実施形態のインダクタアレーは、パッケージ基板用の電源の他、５０Ａ以上の大電流を要する適用箇所、例えば、モータの駆動にも適用可能である。

[第３実施形態]
第３実施形態の電源一体型パッケージ基板は、第２実施形態と同様のインダクタアレー７０を作製し、図９に示すようにパッケージ基板３０のコア１２０内部に電源半導体と重ねる形で実装した基板コア内蔵型電源である。第３実施形態は、第１実装形態と比較して、より電源と負荷の距離が短くなっているという長所がある。

[第４実施形態]
第４実施形態では、第２実施形態と同様に直径２５０μｍの銅線に１０μｍの絶縁被覆を施した線材を、第２実施形態の１／１０の長さである１．２mmに切り揃え、第２実施形態と同様にＮiＦeＣoの電析による磁性膜を１０μｍの厚さで堆積させた。ＮiＦeＣoを主成分とする磁性膜は、第２実施形態と同じく比透磁率約６００、飽和磁化は２Ｔ程度であった。

磁性膜を被覆した導線を１００μｍピッチで並列に１０本配置した後、磁性材料と樹脂の混合物をすきま無く充填して固定し、インダクタアレーを形成する。インダクタアレーの厚みは約４００μｍであった。

第４実施形態では、絶縁層の厚みを変えてインダクタンスをインダクタンスアナライザを用いて測定した。また、このときに、直流電流を重畳させて、直流重畳特性も評価した。この結果を図１０中のグラフに示す。絶縁層の厚みとインダクタンスとの間には、正の相関関係が認められる。直流重畳特性は、例えば、インダクタンスが１０％低下する電流値で見た場合、絶縁層の厚みに関わらず同程度の電流値（０．８Ａ）であった。

第４実施形態のインダクタアレーは、１Ａ以下の電流値を要する適用箇所、例えば、携帯機器の集積回路、小型精密モータの駆動、インターフェイス等に適用可能である。

本発明の第１実施形態に係る電源一体型パッケージ基板の断面図である。 第１実施形態の電源一体型パッケージ基板の底面図である。 電源モジュールとＩＣチップとの接続を説明するための模式図である。 図４（Ａ）はインダクタアレーの斜視図であり、図４（Ｂ）はインダクタの距離を示す説明図であり、図４（Ｃ）はインダクタの構造を示す断面図である。 インダクタを構成する銅線の直径を１５０μｍ、２５０μｍと変え、また、磁性層の厚さを２０μｍに変えた際のインダクタンス変化を測定した結果を示すグラフである。 電源モジュールを構成するスイッチング素子層に設けられるスイッチング素子の構成を示す回路図である。 図７（Ａ）はＩＣチップへの給電を行う電源モジュールの動作原理を示す回路図であり、図７（Ｂ）は電源モジュールの入力側の電圧・電流の波形図、図７（Ｃ）はスイッチＳのオン・オフの波形図、図７（Ｄ）は、電源モジュールの出力側の電圧・電流の波形図である。 第２実施形態に係るインダクタの磁性層の厚みを変えた際のインダクタンス変化を測定した結果を示すグラフである。 本発明の第３実施形態に係る電源一体型パッケージ基板の断面図である。 第４実施形態に係るインダクタの磁性層の厚みを変えた際のインダクタンス変化を測定した結果を示すグラフである。 改変例に係るインダクタアレーの斜視図である。

符号の説明

１０ シリコン基板
１４ 下部電極層
１６ 誘電体層
１８ 上部電極層
３０ 電源一体型パッケージ基板
４０ ＩＣチップ（負荷）
５０ 電源モジュール
５２ 給電線
６０ 再配線層
７０ インダクタ層（インダクタアレー）
７２ 樹脂
７４ インダクタ
７４Ｃ 銅線
７４Ａ 絶縁層
８０ スイッチング素子層
９０ 電源一体型パッケージ基板
１２０ コア基板
Ｓ１、Ｓ２ スイッチング素子
Ｃ キャパシタ

Claims (9)

1. 導体線の表面に磁性層を施したインダクタを複数本並行に配列し、樹脂で固定してなるインダクタアレーを内蔵したことを特徴とする電源一体型パッケージ基板。
2. ＩＣを搭載し、該ＩＣに電力を供給する電源を一体で備え、
   前記電源が、スイッチング素子、コントロールＩＣ、及び、該スイッチング素子の出力を平滑化するインダクタ並びにキャパシタからなるフィルタを有し、
   前記インダクタが、表面に磁性層を施した導体線から成り、該インダクタを複数本並行に配列し、樹脂で固定してなるインダクタアレーを備えることを特徴とする電源一体型パッケージ基板。
3. 前記電源が、複数個の前記スイッチング素子及びフィルタから成り、
   前記複数個が、必要とされる電流量を給電線の許容電流値で割った数分であることを特徴とする請求項２の電源一体型パッケージ基板。
4. 前記キャパシタが、前記パッケージ基板に形成させたスルーホールの側壁に設けられた誘電体を挟持する電極層から成ることを特徴とする請求項２の電源一体型パッケージ基板。
5. 前記インダクタアレーが、パッケージ基板を介在させた負荷ＩＣの直下に配置されることを特徴とする請求項４の電源一体型パッケージ基板。
6. 前記磁性層は湿式電気めっきにより施されてなることを特徴とする請求項１又は請求項２の電源一体型パッケージ基板。
7. 前記磁性層は、Ｆe、Ｃo、Ｎiの内の少なくとも２以上を主成分とする磁性体であることを特徴とする請求項１又は請求項２の電源一体型パッケージ基板。
8. 前記樹脂は、磁性材料を含むことを特徴とする請求項１又は請求項２の電源一体型パッケージ基板。
9. 前記電源は、コア基板内に収容されていることを特徴とする請求項２の電源一体型パッケージ基板。

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