JP2008176830A - 半導体微少電流判定方法および手段、半導体メモリ - Google Patents

半導体微少電流判定方法および手段、半導体メモリ Download PDF

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Abstract

【課題】微細化された大容量のフラッシュメモリやEEPROMなどの不揮発性メモリにおけるビット線リーク電流判定に関しては、ビット線を選択的に外部パッドに直接引き出しテスト装置の電流測定オプションで測定しており、測定一回あたり数msから数10msと比較的低速であるため、メモリアレイを構成する数千本のビット線のすべてを測定するには数10秒程度のテスト時間が必要となり、テストコストに多大なる影響を与えている。
【解決手段】判定電流と被測定電流の大小関係を比較する半導体微少電流判定手段において、被測定電流の導通、または非導通を制御するスイッチ手段と、判定電流を発生する電流発生手段と、被測定電流の値が判定電流の値よりも大きい場合に被測定電流と判定電流の差電流と取り出す手段と、差電流を電圧に変換する電圧変換手段と、電圧変換手段の出力電圧を用いて判定電流と被測定電流の大小関係を判定する判定手段とを少なくとも備える。
【選択図】図２

Description

本発明は半導体微少電流（たとえばフラッシュメモリなどの半導体メモリにおけるビット線リーク電流）の判定方法および装置に関するものである。
近年フラッシュメモリやEEPROMなどの不揮発性メモリは、微細化されたメモリセルを用いた大容量のメモリアレイ構成となってきた。
近年の不揮発性メモリが直面する課題のひとつとして、メモリアレイの大容量化に伴うビット線のリーク電流の増大の問題がある。これは微細化プロセスによりメモリセルあたりのリーク電流（ビット線リーク電流）が増加したことに加え、ビット線あたりのメモリセル数が増加したことに起因している。ビット線リーク電流が増加するとメモリセルの読み出し動作に影響し、メモリセルのしきい値制御の精度を損ないデータ保持特性等の信頼性を劣化させる。
不揮発性メモリセルに対する書き込みおよび消去動作は、書き込みおよび消去のバイアス印加によりメモリセルのしきい値を変化させる動作と、しきい値の判定つまりセル電流の判定をおこなうベリファイ動作の繰り返しで制御される。ベリファイ動作においてビット線リーク電流は、リーク電流分だけセル電流を誤判定させ、過書き込みや消去不足等を誘発し、メモリセルの正常なしきい値制御を阻害することになる。
メモリの高信頼性を実現するためには、デバイステストにおいてリークが規定値以上となるビット線は冗長置き換えの対象とするか、不良デバイスとして除外する必要がある。従来これらビット線リーク電流判定に関しては、数μAレベルのものに関しては読み出し動作に使うセンスアンプで判定していた。
センスアンプによるビット線リーク電流の判定に関しては特許文献１に記載されている。またリーク電流の直接測定法については特許文献２に、セルのしきい値測定に関しては特許文献３に、オンチップの電流測定に関して特許文献４に記載されている。
特開平6-251593号公報 米国特許第6,201,747号明細書 米国特許第6,370,061号明細書 特開2005-302809号公報 特願2005-370915
しかしながら、メモリセルの微細化によるセル電流の減少、書き換え回数の向上要求や、しきい値の多値化等のためにしきい値制御の精度向上が必須となり、より微少なμAレベル以下の電流判定が要求されるようになってきた。従来このような微少電流の測定は、ビット線を選択的に外部パッドに直接引き出しテスト装置の電流測定オプションで測定していた。
図２０に、従来のビット線リーク電流測定機能を備えたメモリの構成を示している。メモリ１００は、データの書き込みおよび読み出しをおこなうためのデータ記憶部１０２と、ビット線の電流を測定するためにデータ記憶部１０２内の選択ビット線をノード１０８を介して外部端子１１０に接続するスイッチ２０００と、データ記憶部１０２およびスイッチ２０００を制御するコントロール回路１０４とを備えている。
ビット線のリーク電流を判定する場合には、コントロール回路１０４からの制御により、データ記憶部１０２内のメモリセルは非選択状態に設定される。また、スイッチ２０００は、選択されたビット線が接続されるノード１０８を外部端子１１０に接続する。そして、外部端子１１０に接続したテスト装置の電流測定オプションで電流値を測定する。
大容量メモリに適した仮想接地アレイ(VGA)構成をデータ記憶部１０２に適用した場合におけるメモリ１００の主要部回路構成例を図２１に示している。
メモリセルアレイ８０１はマトリクス状に配置されたメモリセルから構成され、同一行のメモリセルのゲートは共通接続され、ワード線WL0,WL1に接続されており、同一列のメモリセルのソースは共通接続され、ソース電位を与えるソースビット線BL0,BL2に接続され、同一列のメモリセルのドレインは共通接続され、ドレイン電位を与えるドレインビット線BL1に接続されている。
メモリセルの記憶データ読み出しにおいては、メモリセルのドレイン側の電流もしくはレベルを判定するドレイン読み出し方式と、メモリセルのソース側の電流もしくはレベルを判定するソース読み出し方式があるが、メモリセルのリーク電流の影響が小さくかつ消費電流を少なく抑えることができるためソース読み出し方式が主流となっており、図２１はこのソース読み出し方式での構成例を示している。
カラム選択ゲート(D)８０４は、メモリセルのドレインが接続されるドレインビット線を選択するための選択ゲートであり、選択信号YGD1に接続される選択ゲートにより選択されたドレインビット線に、バイアス用トランジスタ８０８を介して、電位VBLRに応じた読み出し電圧（1.3V程度）を与える。カラム選択ゲート(S)８０２は、メモリセルのソースが接続されるソースビット線を選択するための選択ゲートであり、選択信号YGS1,YGS2に接続される選択ゲートにより選択されたソースビット線を、センスアンプ８１０、リセット用トランジスタ８０６およびスイッチ２０００が共通接続されたノード１０８に選択的に接続する。
メモリセルに記憶されたデータの読み出し動作タイミング波形を図２２に示している。信号SENが"H"レベルである時刻t1までの期間においては、トランジスタ８０６が導通状態とされ、ノード１０８の電位VBLはGNDレベルを維持している。時刻t1において信号SENが"L"レベルとされると、トランジスタ８０６が遮断状態とされ、選択されたメモリセルの電流によってノード１０８が充電される。選択メモリセルがオン状態（オンセル）の場合には(VBL_1)のようにノード１０８の電位が上昇するが、選択メモリセルがオフ状態（オフセル）の場合には(VBL_2)のようにノード１０８の電位が接地電位に維持される。センスアンプ８１０の他方の入力であるリファレンスノードには、図示していない回路により、オン状態のメモリセルのおよそ1/2の読み出しリファレンス電流が流れ込み、これによりリファレンスノードが充電され、図２２に示すようにリファレンスノードの電位VREFは(VBL_1)と(VBL_2)の中間電位となる。
メモリセルのソースノードの電位VBLとリファレンスノードの電位VREFの電位差が充分に拡大する時刻t2において、センスアンプ８１０での判定出力Soutをメモリセルからの読み出しデータとして確定させ、読み出し動作を完了した後に信号SENを"H"レベルとしてノード１０８をディスチャージする。
メモリセルのソースが接続されるソースビット線BL0またはBL2にリーク電流が存在する場合には、メモリセル電流にリーク電流が上乗せされ、(VBL_1)および(VBL_2)の電位が高くなるため、選択メモリセルがオフの場合の電位(VBL_2)とリファレンスノードの電位(VREF)との電位差が小さくなり、読み出しマージンが減少してしまう。
したがって、製造工程における製品検査時に、各ビット線のリーク電流値を判定し、規格値以上のリークが存在する場合には、冗長置き換えの対象とするか、不良デバイスとして除外する必要がある。
このため、ビット線リーク電流判定用として、VBLノード１０８を外部端子１１０へ接続するスイッチ２０００を備えている。ビット線リーク判定時には、コントロール回路１０４からの制御により、すべてのワード線WL0,WL1には非選択となる接地電位が与えられ、カラム選択ゲート(D)８０４およびカラム選択ゲート(S)８０２はそれぞれ、リークを判定するためのドレインビット線およびソースビット線を選択して、判定対象となるカラム単位でのメモリセル群を選択する。
選択されたドレインビット線に、バイアス用トランジスタ８０８を介して読み出し時と同様に、1.3V程度の読み出し電圧を与え、選択されたソースビット線が出力されるノード１０８を、スイッチ２０００を介して外部端子１１０へ接続する。外部端子１１０へテスト装置の電流測定オプションを接続して、選択されたビット線のリーク電流を測定する。
テスト装置の電流測定性能は電流測定一回あたり数msから数10msと比較的低速であるため、メモリアレイを構成する数千本のビット線のすべてを測定するには数10秒程度のテスト時間が必要となり、テストコストに多大なる影響を与えている。またテスト装置においては、スループットの向上あるいはテストコスト低減のため並列テストにより実質的なテスト時間を短縮する手法が用いられることが多い。しかしながらこれらの並列測定にはテスト装置にデバイス毎に独立したテストリソースが必要であり高価なテスト装置が要求される。
このような課題を回避するために、特許文献５において本発明者等により、外部から印加する基準電流と、選択ビット線のリーク電流を、容量により積分した電圧値で比較することにより、オンチップでビット線リーク電流を判定する手段の提案がなされている。
しかしながら、特許文献５に示すビット線リーク判定手段においては以下の課題があることが判明した。図２１に示すようなソース読み出し方式を用いた仮想接地アレイ構成のメモリでのソースビット線リーク電流は、図２３に示すように、メモリセルのソースに印加される電位の依存性が極めて大きい。つまり、ソースビット線リーク電流は、ソース電位が上昇するとその値が急激に減少する。
したがって、特許文献５記載の方式をソース読み出し方式を用いた仮想接地アレイ構成のメモリに適用する場合には、リーク電流の積分電圧がメモリセルのソースに印加されることになり、電圧に応じてリーク電流の値が減少してしまうことになって、精度良くビット線リーク電流を判定することが困難であった。
以上述べてきたように、微細プロセスで構成された不揮発性メモリにおいては、高信頼性を実現するためにビット線リーク電流の判定が必要であり、テスト装置の電流測定オプションを用いて判定する場合には、テスト時間やテスト装置のコスト、スループットといったテストコストを増大させるといった課題がある。また、オンチップでビット線リーク電流を判定する手段においては、精度よく判定することができないといった課題がある。
本発明の目的は、規定値以上のビット線リーク電流判定をオンチップで精度良く実行する半導体微少電流判定方法および手段、さらには、ビット線リーク判定手段を備えた半導体メモリを提供することである。
上記課題を解決するためこの発明の第１の観点に係る半導体微少電流判定方法は、判定電流と被測定電流の大小関係を比較する半導体微少電流判定方法において、被測定電流の導通、または非導通を制御するステップ（ａ）と、判定電流を発生するステップ（ｂ）と、前記被測定電流の値が前記判定電流の値よりも大きい場合に前記被測定電流と判定電流との差電流を取り出すステップ（ｃ）と、前記差電流を検知して前記被測定電流の値と前記判定電流の値との大小関係を判定するステップ（ｄ）とを少なくとも備える。
好ましくは、前記ステップ（ｄ）は、前記差電流を電圧に変換するステップ（ｄ１）と、前記ステップ（ｄ１）により変換された電圧を判定電圧と比較するステップ（ｄ２）とを備える。
この発明の第２の観点に係る半導体微少電流判定手段は、判定電流と被測定電流の大小関係を比較する半導体微少電流判定手段において、前記被測定電流の導通、または非導通を制御するスイッチ手段と、判定電流を発生する電流発生手段と、前記被測定電流の値が前記判定電流の値よりも大きい場合に前記被測定電流と判定電流との差電流を取り出す手段と、前記差電流を電圧に変換する電圧変換手段と、前記電圧変換手段の出力電圧を用いて前記判定電流と前記被測定電流の大小関係を判定する判定手段とを少なくとも備える。
この発明の第３の観点に係る半導体微少電流判定手段は、判定電流と被測定電流の大小関係を比較する半導体微少電流判定手段において、第１の電流が流れる第１のノードと第２の電流が流れる第２のノードとの導通または遮断を制御する第１のスイッチ手段と、第２のノードと第１のスイッチ手段の接続点に接続された電圧変換手段と、電圧変換手段に接続された比較器とを少なくとも備える。
好ましくは、この発明の第２および第３の観点に係る半導体微少電流判定手段における電圧変換手段が、差電流が流れ込む抵抗手段を備える。
また好ましくは、この発明の第２および第３の観点に係る半導体微少電流判定手段における電圧変換手段が、差電流を積分する手段を備える。
好ましくは、差電流を積分する手段が、差電流が流れ込む容量を備える。
好ましくは、この発明の第３の観点に係る半導体微少電流判定手段における電流発生手段が、外部端子に印加された電流を基にして判定電流を発生する手段を備える。
好ましくは、外部端子に印加された電流を基にして判定電流を発生するが、外部端子に印加された電流を係数倍する手段を備える。
この発明の第４の観点に係る半導体メモリは、複数のワード線と、複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置された複数のメモリセルと、前記メモリセルの記憶内容を読み出すためのセンスアンプと、前記複数のワード線が非選択状態時の前記複数のビット線のリーク電流の大小を判定するビット線リーク判定手段とを備えた半導体メモリにおいて、前記複数のビット線から任意のビット線を選択するビット線選択手段と、前記ビット線選択手段により選択される選択ビット線のリーク電流の導通、または非導通を制御するスイッチ手段と、判定電流を発生する電流発生手段と、前記選択ビット線のリーク電流の値が前記判定電流の値よりも大きい場合に前記選択ビット線のリーク電流と前記判定電流との差電流を取り出す手段と、前記差電流を電圧に変換する電圧変換手段と、前記電圧変換手段の出力電圧を用いて前記判定電流と前記選択ビット線のリーク電流との大小関係を判定する判定手段とを少なくとも備える。
好ましくは、ビット線選択手段が、メモリセルのドレインが接続されるビット線を選択する第１のビット線選択手段と、メモリセルのソースが接続されるビット線を選択する第２のビット線選択手段を備える。
好ましくは、センスアンプが第２のビット線選択手段の出力に接続されている。
好ましくは、電流発生手段が、外部端子に印加された電流を基にして判定電流を発生する手段を備える。
好ましくは、電圧変換手段が、差電流が流れ込む抵抗手段を少なくとも備えている。
また好ましくは、電圧変換手段が、差電流を積分する手段を少なくとも備えている。
好ましくは、差電流を積分する手段が、差電流が流れ込む容量を備える。
好ましくは、電流発生手段が、外部端子に印加された電流を基にして判定電流を発生する手段を備える。
好ましくは、外部端子に印加された電流を基にして判定電流を発生する手段が、外部端子に印加された電流を係数倍する手段を少なくとも備える。
好ましくは、判定手段が、電圧変換手段の出力電圧と判定電圧を比較する比較器を少なくとも備える。
この発明の第５の観点に係る半導体メモリは、複数のワード線と、複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置された複数のメモリセルと、前記メモリセルの記憶内容を読み出すためのセンスアンプと、前記複数のワード線が非選択状態時の前記複数のビット線のリーク電流の大小を判定するビット線リーク判定手段とを備えた半導体メモリにおいて、前記複数のビット線から任意のビット線を選択するビット線選択手段と、前記ビット線選択手段により選択される選択ビット線のリーク電流の導通、または非導通を制御するスイッチ手段と、判定電流を発生する電流発生手段と、前記選択ビット線のリーク電流の値が前記判定電流の値よりも大きい場合に前記選択ビット線のリーク電流と前記判定電流との差電流を取り出す手段と、前記差電流を電圧に変換する第１の電圧変換手段と、前記第１の電圧変換手段の出力を変換する第２電圧変換手段と、前記第２の電圧変換手段の出力電圧用いて前記判定電流と前記選択ビット線のリーク電流との大小関係を判定する判定手段とを少なくとも備える。
好ましくは、判定手段が、電圧変換手段の出力電圧と判定電圧を比較する比較器を少なくとも備える。
この発明の第６の観点に係る半導体メモリは、複数のワード線と、複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置された複数のメモリセルと、前記メモリセルの記憶内容を読み出すためのセンスアンプと、前記複数のワード線が非選択状態時の前記複数のビット線のリーク電流の大小を判定するビット線リーク判定手段とを備えた半導体メモリにおいて、前記複数のビット線から任意のビット線を選択するビット線選択手段と、前記ビット線選択手段により選択される選択ビット線のリーク電流の導通、または非導通を制御するスイッチ手段と、判定電流を発生する電流発生手段と、前記選択ビット線のリーク電流の値が前記判定電流の値よりも大きい場合に前記選択ビット線のリーク電流と前記判定電流との差電流を取り出す手段と、前記差電流を電圧に変換する第１の電圧変換手段と、前記第１の電圧変換手段の出力を変換する第２電圧変換手段と、前記センスアンプの比較電圧を切り換える切り換え手段と、前記第２の電圧変換手段の出力電圧を用いて前記判定電流と前記選択ビット線のリーク電流との大小関係を判定する判定手段とを少なくとも備える。
好ましくは、この発明の第５および第６の観点に係る半導体メモリにおけるビット線選択手段が、メモリセルのドレインが接続されるビット線を選択する第１のビット線選択手段と、メモリセルのソースが接続されるビット線を選択する第２のビット線選択手段を少なくとも備える。
好ましくは、センスアンプが第２のビット線選択手段の出力に接続される。
好ましくは、この発明の第５および第６の観点に係る半導体メモリにおける第１の電圧変換手段が、差電流を第１の容量により積分する手段を備え、第２の電圧変換手段が、第２の容量に蓄えられた電荷を第１の容量の電荷と再配分する手段を備える。
好ましくは、この発明の第５および第６の観点に係る半導体メモリにおける電流発生手段が、外部端子に印加された電流を基にして判定電流を発生する手段を備える。
好ましくは、外部端子に印加された電流を基にして判定電流を発生する手段が、外部端子に印加された電流を係数倍する手段を少なくとも備える。
好ましくは、この発明の第６の観点に係る半導体メモリにおける切り換え手段がバイアス印加手段と、バイアス印加手段からのバイアスまたは読み出しリファレンスを選択的にセンスアンプの比較電圧として与える手段とを備える。
この発明の第７の観点に係る方法は、半導体メモリのビット線リーク電流を判定する方法である。前記半導体メモリは、複数のワード線と、複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置された複数のメモリセルを備えた仮想接地アレイ構成のメモリセルアレイと、前記メモリセルのドレインが接続されるビット線を選択する第１のビット線選択手段と、前記メモリセルのソースが接続されるビット線を選択する第２のビット線選択手段と、前記第２のビット線選択手段の出力に接続された前記メモリセルの記憶内容を読み出すためのセンスアンプと、前記複数のワード線が非選択状態時の前記複数のビット線のリーク電流の大小を判定するビット線リーク判定手段とを備える。前記方法は、前記第１のビット線選択手段により前記メモリセルのドレインが接続されるビット線を入力アドレスに応じて選択する第１のビット線選択ステップと、前記第２のビット線選択手段により前記メモリセルのソースが接続されるビット線を前記入力アドレスに応じて選択する第２のビット線選択ステップと、前記第２のビット線選択ステップにより選択されるビット線を接地するステップと、前記第１のビット線選択ステップにより選択されたビット線に流れるリーク電流の大小を判定するステップとを少なくとも備える。
好ましくは、リーク電流の大小を判定するステップが、第１の容量および第２の容量を充電するステップと、ビット線リーク電流を第１の容量に蓄えられた電荷から供給している間に判定電流を第２の容量に蓄えられた電荷から供給するステップと、第１の容量端電位と第２の容量端電位を比較するステップとを少なくとも備える。
また好ましくは、リーク電流の大小を判定するステップが、第３の容量を判定電流により充電するステップと、ビット線リーク電流を第３の容量から供給するステップと、第３の容量端の電位を判定するステップとを少なくとも備える。
この発明の第８の観点に係る半導体メモリは、複数のワード線と、複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置された複数のメモリセルを備えた仮想接地アレイ構成のメモリセルアレイと、前記複数のワード線が非選択状態時の前記複数のビット線のリーク電流の大小を判定するビット線リーク判定手段とを備えた半導体メモリにおいて、前記メモリセルのドレインが接続されるビット線を入力アドレスに応じて選択する第１のビット線選択手段と、前記メモリセルのソースが接続されるビット線を入力アドレスに応じて選択する第２のビット線選択手段と、前記第２のビット線選択手段の出力に接続された前記メモリセルの記憶内容を読み出すためのセンスアンプと、前記第２のビット線選択手段により選択されるビット線を接地する手段と、前記第１のビット線選択手段により選択されたビット線に流れるリーク電流の大小を判定する手段とを少なくとも備える。
好ましくは、リーク電流の大小を判定する手段が、第１のビット線選択手段により選択されたビット線と電源電位との電流経路の導通または非導通を切り換える第１のスイッチと、第１のスイッチに接続された第１の容量と、判定電流発生手段と、判定電流発生手段と電源電位との電流経路の導通または非導通を切り換える第２のスイッチと、第２のスイッチに接続された第２の容量と、第１の容量端電位と第２の容量端電位を比較する比較手段とを少なくとも備える。
また好ましくは、リーク電流の大小を判定する手段が、判定電流発生手段と、判定電流発生が第３のスイッチを介して接続される第３の容量と、第１のビット線選択手段により選択されたビット線の電流供給元を電源電位あるいは第３の容量に蓄えられた電荷とするかを切り換える第４のスイッチと、第３の容量端の電位を比較する比較手段とを少なくとも備える。
好ましくは、判定電流発生手段が、外部端子に印加された電流を基にして判定電流を発生する手段を備える。
好ましくは、外部端子に印加された電流を基にして判定電流を発生する手段が、外部端子に印加された電流を係数倍する手段を少なくとも備える。
好ましくは、電流を係数倍する手段が、カレントミラーを備える。
この発明の第１の観点に係る半導体微少電流判定方法においては、非測定電流の値と判定電流の値の比較ではなく、非測定電流が判定電流よりも大きい場合にのみ、非測定電流と判定電流の差電流を取り出して、微少電流の判定をおこなうため、高精度な微少電流の判定を可能とする。
この発明の第２の観点に係る半導体微少電流判定手段においては、非測定電流の値と判定電流の値の比較ではなく、非測定電流が判定電流よりも大きい場合にのみ、非測定電流と判定電流の差電流を取り出して、微少電流の判定をおこなうため、簡単な構成で高精度な微少電流の判定を可能とする。
この発明の第３の観点に係る半導体微少電流判定手段においては、第１のノードの電流値と第２のノードの電流値の比較ではなく、第１のノードの電流値と第２のノードの電流値との差電流を取り出して、微少電流の判定をおこなうため、簡単な構成で高精度な微少電流の判定を可能とする。
この発明の第４の観点に係る半導体メモリにおいては、ビット線リーク電流と判定電流の差電流を電圧変換して判定することにより、判定のための電圧値を低く抑えることができるので、高精度なビット線リーク判定を可能とする。
この発明の第５の観点に係る半導体メモリにおいては、ビット線リーク電流と判定電流の差電流を変換した電圧のレベルを、判定回路が安定に動作する電圧レベルに変換することにより、安定な動作で高精度のリーク電流判定を実現することができる。
この発明の第６の観点に係る半導体メモリにおいては、記憶データ読み出し用のセンスアンプを用いてビット線リーク判定を行うことを可能とし、複数のビット線に対しての高速なリーク電流判定を実現することができる。
この発明の第７の観点に係る半導体メモリのビット線リーク電流判定方法においては、ソース読み出しをおこなう仮想接地アレイ構成を用いたメモリにおいて、リーク電流判定のための電圧による影響を抑制した高精度なビット線リーク判定をおこなうメモリを可能とする。
この発明の第８の観点に係る半導体メモリにおいては、ソース読み出しをおこなう仮想接地アレイ構成を用いたメモリにおいて、リーク電流判定のための電圧による影響を抑制するとともに、微少なリーク電流を高精度に判定することができるメモリに実現を可能とする。
以下、本発明の実施の形態について図面を参照しながら説明する。なお本実施の形態はあくまで一例であり、必ずしもこの形態に限定されるものではない。また、図面において実質的に同一の構成要素には同じ参照符号を付けている。
（実施の形態１）
図１は本発明の実施の形態１における半導体メモリの概略ブロック構成図である。図１において、図２０に示した従来の半導体メモリの構成と異なる点は、データ記憶部１０２から選択的にビット線が接続されるノード１０８は、ビット線リーク電流を判定する判定回路１０６に接続されており、判定回路１０６によるリーク電流値の判定結果が外部端子１１０に出力される点である。
図２に、判定回路１０６の回路構成例を示しており、リーク電流判定時のタイミング図を図３に示している。ビット線リーク判定動作時には、コントロール回路１０４からの制御によりデータ記憶部１０２のバイアス条件等がリーク判定状態に設定され、選択されたビット線のリーク電流Ileakがノード１０８を介してリーク判定回路１０６に流れ込む。基準電流源２０４はビット線リークの判定電流Istdを発生するものであり、メモリ内部回路で使用する基準電圧等を基にして基準電流を発生している。コントロール回路１０４からの制御信号CNT1,CNT2により導通または遮断が制御されるトランジスタ２００および２０２を介してデータ記憶部１０２の選択されたソースビット線ノード１０８と、基準電流源２０４とが接続されている。
図３の動作タイミング図に示すように、ビット線リーク判定動作を開始する時刻t1以前においては、制御信号CNT1およびCNT2は共に“Ｌ”レベルとされ、トランジスタ２００および２０２は共に遮断状態とされている。
ビット線リーク判定動作を開始する時刻t1において、制御信号CNT2が"H"レベルとなることによりトランジスタ２０２が導通状態とされ、抵抗２０６の一端が接続されるノード２１０の電位VLKは基準電流源２０４によりディスチャージされ接地電位とされている。
時刻t2において、制御信号CNT1が"H"レベルとなることにより、トランジスタ２００が導通状態とされ、データ記憶部１０２の選択されたビット線リーク電流IleaKと、電流源２０４に流れる判定電流Istdが接続されることになる。
図４はトランジスタ２００および２０２が共に導通となった状態での、抵抗端電位（抵抗２０６の一端が接続されるノード２１０の電位）VLKのリーク電流値Ileak依存性を示す図であり、横軸のビット線リーク電流Ileak(VGS=0V)は、メモリセルのゲートとソースを共に０Vとした場合のリーク電流値を表すものである。図４に示すように、選択されたビット線のリーク電流IleaKが判定電流Istdよりも少ない範囲においては、リーク電流IleaKは全て電流源２０４に流れ込むため、抵抗端電位VLKは接地電位となっている。
選択されたビット線のリーク電流IleaKが判定電流Istdよりも多くなると、リーク電流IleaKと判定電流Istdの差分(Ileak−Istd)が抵抗２０６に流れ込み、抵抗端電位VLKはリーク電流値に応じて上昇する。
ここで、データ記憶部１０２内のメモリセルアレイとして図２１に示す仮想接地アレイ構成を用い、選択ビット線をソースビット線とする場合には、リーク電流IleaKが判定電流Istdよりも多いときの抵抗端電位VLKは、リーク電流値に正比例して直線的に上昇する値［図４の波線（Ａ）］にはならず、リーク電流値が増加するにつれて電位上昇が飽和する値［図４の実線（Ｂ）］となる。
これは、抵抗端電位VLKの上昇はメモリセルのソース電位を押し上げることになり、動作バイアス条件においては、リーク電流が減少していくためである。
このように、図２に示す回路構成例における抵抗端電位VLKは、選択されたソースビット線のリーク電流IleaKが判定電流Istdよりも多くなった場合のみ電位が上昇する。したがって、図３に示す抵抗端電位VLKの、時刻t2からt3の間での値は、リーク電流IleaKが判定電流Istdよりも多い場合には電位VLK_1となり、リーク電流IleaKが判定電流Istdよりも少ない場合には電位VLK_2（接地電位ＧＮＤ）となる。この抵抗端電位VLK（VLK_1またはVLK_2）と図３の判定レベルVstdとを判定部２０８で比較することにより、選択されたビット線のリーク電流値が判定電流Istdよりも多いか否かを判定することができる。
リーク電流の判定動作が完了すると、時刻t3およびt4で制御信号CNT1およびCNT2を順次"L"レベルとし、トランジスタ２００を遮断した状態で、ノード２１０の電荷をトランジスタ２０２で引き抜いたのちにリーク電流の判定動作サイクルを終了する。
データ記憶部１０２内のすべてのビット線に対して、前述した一連の動作を繰り返すことにより、すべてのビット線に対するリーク電流判定動作をおこなうことができる。
（実施の形態２）
ビット線リーク判定に用いる電流値はμAレベル以下の値が要求されており、このような微少電流を判定する回路動作においては、ノイズによる誤動作が懸念される。
図５は、リーク電流IleaKと判定電流Istdの差電流(Ileak−Istd)を電圧に変換する手段を容量５０６を用いて実現することにより、ノイズによる誤動作を抑制するとともにレイアウトサイズの縮小を実現した判定回路１０６の回路構成例である。図５に示す判定回路１０６が図２と異なっている点は、選択されたビット線のリーク電流IleaKが判定電流Istdよりも多い場合に差電流(Ileak−Istd)が流れ込む先が容量５０６となっている点である。
図６にリーク電流判定動作時のタイミング図を示す。図６に示すように、制御信号CNT1およびCNT2には図３と同様のタイミング波形で信号が入力され、トランジスタ２００および２０２の導通および遮断を制御している。
図３での説明と同様に、ビット線リーク判定動作を開始する時刻t1以前においては、制御信号CNT1およびCNT2は共に“Ｌ”レベルとされ、トランジスタ２００および２０２は共に遮断状態とされている。
ビット線リーク判定動作を開始する時刻t1において、制御信号CNT2が"H"レベルとなることによりトランジスタ２０２が導通状態とされ、容量５０６の一端が接続されるノード２１０の電位VLKは基準電流源２０４によりディスチャージされ接地電位とされている。
時刻t2においてトランジスタ２００が導通状態とされ、データ記憶部１０２の選択されたビット線のリーク電流IleaKと、電流源２０４に流れる判定電流Istdが接続された状態となる。リーク電流IleaKが判定電流Istdよりも少ない範囲においては、リーク電流IleaKは全て基準電流源２０４に流れ込むため、容量端電位VLK（容量５０６の一端が接続されるノード２１０の電位）は(VLK_2)に示すように接地電位となる。
リーク電流IleaKが判定電流Istdよりも多くなると、リーク電流IleaKと判定電流Istdの差分(Ileak−Istd)が容量５０６に流れ込み、容量端電位VLKは(VLK_1)に示すようにリーク電流値に応じて電位が上昇する。
図７に、差電流(Ileak−Istd)が容量５０６に流れ込む時間を積分時間t(int.)とした場合での、容量端電位VLKの差電流(Ileak−Istd)値依存性を示している。
図７に示す直線(c)はリーク電流IleaKが判定電流Istdよりも少ない場合であり、この条件ではリーク電流IleaKの値に依存せず容量端電位VLKは接地電位を維持する。曲線(D)〜(G)はリーク電流IleaKが判定電流Istdよりも多い場合であり、曲線(D)から(G)へと向かうにしたがってリーク電流IleaKが多い場合を示している。
容量５０６の容量値をCLとし、差電流(Ileak−Istd)値が一定であるとすると、容量端電位VLKは式１で表され、直線（H）に示すような直線となるが、図４での説明と同様にデータ記憶部１０２内のメモリセルアレイとして図２１に示す仮想接地アレイ構成を用い、選択ビット線をソースビット線とする場合には、リーク電流のソース電位依存性により、容量端電位VLKは(D)〜(G)に示す曲線のようになる。
VLK＝(Ileak−Istd)/CL×t(int.)−−−−（式１）
図６に示す容量端電位VLK（VLK_1またはVLK_2）と図６の判定レベルVstdとを判定部２０８で比較することにより、選択されたソースビット線のリーク電流値が判定電流Istdよりも多いか否かを判定することができる。
差電流(Ileak−Istd)を電圧に変換する手段として、差電流(Ileak−Istd)を容量５０６を用いて積分することにより、差電流(Ileak−Istd)が極めて小さな値の場合においても、判定に必要な差電圧を発生することができるので精度のよい判定回路を実現することができる。
また、高抵抗を用いる場合に比べ、小さいレイアウトサイズで実現することができるので低コスト化が可能となる。
（実施の形態３）
実施の形態１および２における判定部２０８での判定電圧は、リーク電流IleaKと判定電流Istdの差電流(Ileak−Istd)を電圧に変換した値であり、リーク電流IleaKが判定電流Istdよりも多い場合にのみ、その電位が接地電位から上昇するものである。したがって、判定精度を上げるためには、判定レベルであるVstdを極力接地電位近傍に設定し、変換電圧と比較するのが望ましい。
しかしながら、接地電位近傍の電位を比較するためには、判定部２０８を接地電位近傍の入力信号に精度良く応答する回路動作としなければならない。一般にこのような、接地電位近傍の入力信号レベルでの回路動作においては、回路動作マージンを充分に確保することは困難であり、判定精度の向上には不向きな条件となる。
実施の形態３は、適切なバイアス条件で判定回路を動作させ、判定精度の向上が可能なリーク判定回路を実現するものであり、図８に実施の形態３でのメモリの主要部回路構成例を示している。
図８において、メモリ８００が備えているデータ記憶部１０２は、図２１と同一の仮想接地アレイ構成を採用したものとなっており、データ記憶部１０２内の選択されたソースビット線はノード１０８を介してビット線リーク判定回路８３０に接続されている。
ビット線リーク判定回路８３０内の、制御信号CNT1およびCNT2が接続されたトランジスタ２００および２０２と、トランジスタ２０２に接続された基準電流源２０４は、図２および図５で示すトランジスタ２００および２０２、基準流源２０４と同様の制御がなされ、同様の動作をおこなう。すなわち、リーク電流判定動作においては、選択されたソースビット線のリーク電流IleaKが判定電流Istdよりも少ない場合は、リーク電流IleaKは基準電流源２０４に流れ込み、リーク電流IleaKが判定電流Istdよりも多い場合にのみリーク電流IleaKと判定電流Istdの差電流(Ileak−Istd)が容量５０６に流れ込む。
図９にリーク電流判定動作時のタイミング図を示しており、図６で示すタイミング図と同様に、時刻t2からの動作において、リーク電流IleaKが判定電流Istdよりも少ない場合には、容量端電位VLK（容量５０６の一端が接続されるノード２１０の電位）は(VLK_2)で示すように接地電位を維持しており、リーク電流IleaKが判定電流Istdよりも多い場合には容量端電位VLKは、(VLK_1)で示すように、差電流(Ileak−Istd)が容量５０６により積分され、時間の経過とともに電位が上昇し、しだいに電位上昇が飽和する値となる。
このように、時刻ｔ３までは図６に示すタイミング図と同一の動作をおこなう。(VLK_1)と(VLK_2)の差電圧を用いてリーク電流の大小を判定する動作とするためには、前述のように判定部２０８を接地電位近傍のバイアス条件で動作させなければならなくなり、動作マージンが低下してしまう。
この動作マージン低下の課題を回避するために、図９の回路構成例においては容量８２０とスイッチ８１８を備えている。時刻ｔ３以前ではスイッチ８１８は電源ノード側であるｓ２へ接続されており、容量８２０は電源電位へと充電されている。時刻ｔ３でスイッチ８１８をｓ２側から容量５０６が接続されたノードであるｓ１側へと切り換える。すると、図９の時刻t3以降では、容量８２０に充電されていた電荷が容量５０６との間で再配分され、容量端電位VLKは(VLK_1)および(VLK_2)共に上昇することになる。
時刻t3における切り換え直前のスイッチ８１８がｓ２側に接続された状態での容量端電位VLK（リーク検知時VBL電位）をパラメータとして、スイッチ８１８をｓ１側へ切り変えた後の容量端電位VLK（リーク判定時VBL電位）の容量比C1/C2依存（C1:容量５０６の容量、C2:容量８２０の容量）を図１０に示している。
図１０から分かるように、容量比C1/C2を適切な値に設定することにより、(VLK_1)と(VLK_2)の電位比をほぼ維持した状態で絶対電位を高くすることができる。
このように、リーク電流IleaKと判定電流Istdの差電流(Ileak−Istd)を電圧に変換した値である(VLK_1)または(VLK_2)の電位を上昇させることにより、リーク電流の大小判定をおこなうための判定レベルVstdを図９に示す値に設定することができる。図９と図３，６とを比較すると、図３，６では判定レベルVstdが接地電位近傍に設定されているのに対して、図９では判定レベルVstdが図３，６のレベルよりもかなり高いレベルに設定されていることが分かる。図８に示すように、この判定レベルVstdをバイアス電位８２４により比較器８２２に与える。比較器８２２は、この判定レベルVstdとノード２１０の電位(VLK_1またはVLK_2)とを比較する。このように本実施形態によれば、比較器８２２の適切なバイアス条件下の動作で、リーク電流の大小判定をおこなうことができる。
リーク電流の判定動作が完了すると、図９に示す時刻t4で制御信号CNT1を"L"としトランジスタ２００を遮断し、ノード２１０の電位VLKをトランジスタ８１６を介して引き抜く。その後、時刻t5で制御信号CNT2を"L"としトランジスタ２０２を遮断したのちに、時刻t6においてスイッチ８１８を電源ノード側ｓ２に切り換えてリーク電流の判定動作サイクルを終了する。
（実施の形態４）
実施の形態４は、メモリセルの記憶データ読み出し用センスアンプを用いてビット線リーク判定をおこなうことにより、回路規模の増加を抑制したビット線リーク判定手段を実現するものである。
図１１に、実施の形態４によるメモリ１１００の主要回路構成例を示しており、データ記憶部１０２は図８で示すものと同一である。
ビット線リーク判定回路は回路ブロック１１０２と１１０４とを備えている。回路ブロック１１０２は、選択されたソースビット線のリーク電流IleaKを電圧に変換する。回路ブロック１１０４は、回路ブロック１１０２により変換された電圧を記憶データ読み出し用センスアンプ８１０で判定するためのバイアス電位を供給する。
回路ブロック１１０２は、図８に示すリーク電流判定回路８３０内の比較器８２２とバイアス電位８２４を除いたものと同一である。回路ブロック１１０２の動作タイミングを図１２に示す。制御信号CNT1およびCNT2、スイッチ８１８の制御を図９と同一の制御とすると、容量端電位VLK（容量５０６の一端が接続されるノード２１０の電位）は図９と同様の値となる。
前述のように、図１２の時刻t3-t4間の容量端電位VLK（すなわち、センスアンプ８１０への入力電位VBL）は、図１０に示すように容量比C1/C2に依存しており、読み出し用に設計されたセンスアンプ８１０の動作バイアスに適する値に設定することができる。
ビット線リーク電流の大小を判定するためには、ビット線リーク判定動作を開始する時刻t1もしくはt1以前で、スイッチ１１０６を、読み出しリファレンスであるｓ３側から、バイアス電位１１０８側であるｓ４へと切り換え、センスアンプ８１０のリファレンスノードに与えられる電位VREFとしてリーク電流判定用のバイアス電位１１０８（判定レベルVstd）を選択する。
そして時刻t4において、容量端電位VLK(VLK_1またはVLK_2)とバイアス電位１１０８（判定レベルVstd）をセンスアンプ８１０を用いて比較することにより判定し、その判定結果Soutを出力する。
リーク判定動作を終了する時点（t6）でスイッチ１１０６を、読み出しリファレンス側であるｓ３へ切り換えて以降の読み出し動作に備える。
実施の形態４によれば、メモリセルの記憶データ読み出し用センスアンプ８１０を用いてビット線リーク電流の判定を可能とすることができるため、専用の判定回路を備える必要がなくなり、回路規模の増大を抑制できるとともに、同時読み出しビット数と同数のビット線リーク電流の同時判定が可能となり、判定時間の短縮を実現できる。
（実施の形態５）
図１３は、より高精度な判定電流を用いてビット線リーク判定を可能とする半導体メモリ１３００の主要回路構成例を示している。図１３に示す半導体メモリ１３００のデータ記憶部１０２は図８に示すものと同一である。図１３に示すビット線リーク判定回路１３０２は、外部端子１３０６を介して接続された基準電流源１３０８とカレントミラー１３０４により判定電流Istdが生成されている点で図８の判定回路８３０と異なっている。
判定するビット線リーク電流はμＡ以下の値であり、判定電流Istdをチップ上で高精度に発生するためには、電流値トリミング機構等を採用した複雑な回路構成が必要となるとともに、発生した電流値の確認のために複雑な機構が必要となる。
図１３においては、判定電流Istdの基となる電流(n×Istd)をチップ外部の電流源１３０８（たとえば検査装置の電流源など）を用いて外部端子１３０６に印加する。印加する電流は、微少電流である判定電流Istdではなく、ノイズ等の影響を抑制するために判定電流Istdのn倍の値である(n×Istd)としている。
カレントミラー１３０４は、判定電流のn倍の印加電流(n×Istd)からIstdを生成するための回路であり、具体回路例を図１４に示している。
外部端子１３０６を介して印加された電流(n×Istd）は、ｎ個並列接続されたトランジスタ１４００に供給され、トランジスタ１４００とカレントミラー接続された１個のトランジスタ１４０２には電流(n×Istd）の1/n倍の電流Istdが流れる。このトランジスタ１４０２に流れる電流Istdを判定電流として、ビット線リーク判定回路１３０２での判定動作に用いることにより、電流判定動作時のトランジスタ２０２に流れる電流は図８のトランジスタ２０２の電流と同一となり、リーク判定動作は図９に示すものと同一のタイミング動作で実現されることは説明するまでもない。
実施の形態５によれば、リーク判定回路１３０２のための判定電流Istdを、簡単な回路構成で高精度に発生することが可能となり、低コストで高精度なビット線リーク判定を実現することができる。
（実施の形態６）
これまで述べてきた実施の形態は、ソース読み出し方式を採用した仮想接地アレイ構成メモリにおいて、読み出しと同一の経路を用いて実現するビット線リーク判定手段に関するものであったが、これまでの説明のように、仮想接地アレイ構成ではソース側とドレイン側の両方でビット線選択をおこなっており、ソース読み出し方式であっても、ドレイン側で選択ビット線の電流を判定することが可能である。以下に、ドレインビット線を用いてビット線リーク電流判定をおこなう実施形態について述べる。
図１５は、ソース読み出し方式を採用した仮想接地アレイ構成メモリにおいて、ドレイン側でビット線リーク判定をおこなう半導体メモリ１５００の主要回路構成例を示している。図１５のデータ記憶部１５０２は、リーク判定回路１５０４へ接続されるノードが、ソースビット線を選択するカラム選択ゲート(S)８０２の出力ではなく、読み出し動作時にメモリセルのドレインに1.3V程度の読み出し電圧を与えるバイアス用トランジスタ８０８のドレインとなっている点で、図８に示すデータ記憶部１０２と異なっている。他の回路構成要素は図８に示すデータ記憶部１０２と同一であり、メモリセルの記憶データ読み出しに関しても同一の動作をおこなう。
リーク判定回路１５０４に接続されるトランジスタ８０８のドレインは、スイッチ１５０８を介して電源電位に接続され、トランジスタ８０８のドレインとスイッチ１５０８の共通接続ノードは容量１５１０の一端に接続されるとともに、比較器１５１４の一方の入力に接続されている。
比較器１５１４の他方の入力は、容量１５１２、スイッチ１５１８およびトランジスタ１５２０のドレインの共通接続ノードに接続されている。スイッチ１５１８の他方端は電源電位に接続されており、トランジスタ１５２０のソースは、図１３に示すカレントミラー１３０４に接続され、このカレントミラー１３０４には、外部端子１３０６を介して、図１３に示す基準電流源１３０８が接続されている。
図１３での説明と同様に、ビット線リーク判定動作時には、電流源１３０８はカレントミラー１３０４に対して、判定電流Istdのn倍の電流(n×Istd)を流し込み、これを受けてカレントミラー１３０４はトランジスタ１５２０から判定電流Istdを引き込む動作をおこなう。
ビット線リーク判定動作時以外のとき（たとえばメモリセルの記憶データ読み出し動作時等）には、スイッチ１５０８およびスイッチ１５１８は導通状態とされており、容量１５１０および１５１２は電源電位まで充電されている。
ビット線リーク判定動作時には、コントロール回路１０４からの制御により、すべてのワード線WL0、WL1には非選択となる接地電位が与えられ、カラム選択ゲート(S)８０２およびカラム選択ゲート(D)８０４はそれぞれ、リークを判定するためのドレインビット線およびソースビット線を選択して、判定対象となるカラム単位でのメモリセル群を選択する。
図１６にビット線リーク判定動作時のタイミング波形を示している。時刻t1において、トランジスタ８０８および１５２０に与える信号VBLR、トランジスタ８０６に与える信号SENを活性化する。これにより、トランジスタ８０６は導通状態となり、選択されたソースビット線BL0またはBL1を接地電位とするとともに、トランジスタ８０８は、選択されたドレインビット線BL1に1.3V程度の読み出し電圧を与える。
このとき、スイッチ１５０８およびスイッチ１５１８は導通状態とされているので、電源電位から選択されたドレインビット線および選択されたソースビット線を通して、カラム単位でのメモリセル群のリーク電流が接地電位へと流れ込む。また、電源電位からスイッチ１５１８およびトランジスタ１５２０を介して判定電流Istdがカレントミラー１３０４に流れ込む。
時刻ｔ２において、スイッチ１５０８およびスイッチ１５１８を開放とする信号を与えると、前述のメモリセルリーク電流は容量１５１０に蓄えられている電荷から供給されるようになる。同様に、トランジスタ１５２０を介して流れる判定電流Istdは容量１５１２に蓄えられている電荷から供給されるようになる。
このため時刻ｔ２以降においては、容量１５１０の一端が接続されるノードの電位VLKおよび容量１５１２の一端が接続されるノードの電位Vstdは徐々に降下することになる。判定電流Istdによる電位Vstdの降下に対して、電位VLKは、図１６に示すように、選択されたビット線のリーク電流の方が多い(Ileak＞Istd)場合には(VLK_1)となり、ビット線のリーク電流の方が少ない(Ileak＜Istd)場合には(VLK_2)となる。
電位VstdとVLKは比較器１５１４で比較され、Vstdと(VLK_1またはVLK_2)との電位差が適切な値になる時刻ｔ３での比較器１５１４の出力Coutがビット線リーク判定結果として用られる。
実施の形態６においては、電位VLKがメモリセルのドレインに印加する電位（ここでは1.3V程度）以上であれば、メモリセルアレイ８０１の動作に影響を与えることはないので、1.3Vから電源電圧の範囲で比較器１５１４の動作バイアス条件を適切な値に設定することが可能であり、回路動作マージンを充分に確保することができ、安定な動作を実現することができる。
仮想接地アレイ構成でのメモリセル記憶データ読み出し動作においては、選択メモリセルに隣接する非選択状態である隣接ビットの影響を受けることになるため、この非選択隣接ビット線の影響を抑制する動作が必要とされ、選択されるソースビット線の隣接する非選択ソースビット線に対して必要な処置が施される。
一方、ビット線リーク判定動作においては、非選択ソースビット線は開放とされており、たとえ非選択ソースビット線にリーク電流が流れ込んだとしても、非選択ソースビット線の電位が上昇することになり、前述のようにソース電位の上昇はリーク電流を抑制する効果となるため、ソース読み出し方式の仮想接地アレイ構成でのビット線リーク判定を、ドレインビット線に流れる電流で判定しても、判定精度を悪化させる要因になることはない。
また、判定電流Istdとビット線リーク電流IleaKを電圧に変換した値であるところのVstdとVLKを直接比較することによりリーク判定をおこなうことができるので、高精度の判定が可能となる。
（実施の形態７）
図１７は、ソース読み出し方式を採用した仮想接地アレイ構成のメモリにおけるドレイン側でのビット線リーク電流判定を、より簡単な回路構成で実現するメモリ主要部の概略構成例である。
図１７に示すメモリ１７００のデータ記憶部１７０２は、トランジスタ８０８のドレインが３端子構成のスイッチ１７０４に接続されている点で図１５のデータ記憶部１５０２と異なっている。トランジスタ８０８のドレインは、スイッチ１７０４の制御に応じて、ビット線リーク判定動作時にはｓ２側のビット線リーク判定回路１７０６に接続され、ビット線リーク判定動作時以外のとき（たとえば読み出し動作時など）はｓ１側の電源線に接続される。
ビット線リーク判定回路１７０６は、バイアス電位１７１２に直列接続された容量１７１０と、スイッチ１７０８を介して容量１７１０に電荷を供給するカレントミラー１７１８と、バイアス電位１７１２とノード１７０７の電位とを比較する比較器１７１４とを備えている。
カレントミラー１７１８の具体回路例を図１８に示している。図１４に示すカレントミラー１３０４の回路例と異なるのは、カレントミラーを構成するトランジスタとして、ｎチャネルトランジスタ１４００および１４０２ではなくｐチャネルトランジスタ１８００および１８０２を用いている点である。
ｎ個並列接続されたトランジスタ１８００には、外部端子１３０６を介して基準電流Istdのn倍の電流(n×Istd)を引き込む電流源１７１９が接続されている。トランジスタ１８００とカレントミラー接続された１個のトランジスタ１８０２には1/n倍された電流値であるIstdが流れ、この電流値Istdをリーク判定電流として用いる。
図１７に示すメモリ１７００でのビット線リーク判定の動作タイミングを図１９に示している。ビット線リーク判定動作時には、コントロール回路１０４からの制御により、すべてのワード線WL0、WL1には非選択となる接地電位が与えられ、カラム選択ゲート(S)８０２およびカラム選択ゲート(D)８０４はそれぞれ、リークを判定するためのドレインビット線およびソースビット線を選択して、判定対象となるカラム単位のメモリセル群を選択する。
図１７の時刻ｔ１において、スイッチ１７０８がｓ４側のカレントミラー１７１８に接続される。これにより、容量１７１０にカレントミラー１７１８から電荷が充電され、容量１７１０の一端（スイッチ１７０８側）の電位Vstdはバイアス電位VBから上昇していく。このとき、スイッチ１７０４はｓ１側の電源線に接続されており、選択メモリセル群のリーク電流Ileakは電源線からスイッチ１７０４を介して供給されている。
容量１７１０にカレントミラー１７１８からの電荷が充電されている間の時刻ｔ２において、スイッチ１７０４の接続がｓ１側からｓ２側に切り換えられるが、この状態では、選択メモリセル群へのリーク電流の供給源が無い状態となっている。
時刻ｔ３において、スイッチ１７０８の接続がｓ４側（カレントミラー１７１８）からｓ３側（ノード１７０７）に切り換えられる。この状態では、選択メモリセルのリーク電流は、容量１７１０に充電された電荷から供給されることになり、容量端電位Vstdは下降していく。
時刻ｔ１からｔ３までの充電期間（カレントミラー１３０４からの供給電流Istdにより容量１７１０が充電される期間）と同じ時間が時刻ｔ３から経過した時刻ｔ４においては、選択メモリセル群のリーク電流IleaKが判定電流Istdに等しい場合、リーク電流IleaKが判定電流Istdよりも多い場合、リーク電流IleaKが判定電流Istdよりも少ない場合のそれぞれの場合に応じて、容量端電位Vstdは、図１９に示すように、(VLK_0)、(VLK_1)、(VLK_2)となる。
時刻ｔ４で、バイアス電位VB（＝時刻ｔ１以前の容量端電位Vstd）と容量端電位Vstd(VLK_0,VLK_1,または,VLK_2)とを比較器１７１４で比較することにより、選択メモリセル群のリーク電流Ileakと判定電流Istdの大小関係を判定することができる。
実施の形態７によれば、簡単な回路構成で実施の形態６と同様に、比較器の動作バイアス条件を適切な値に設定することが可能であり、回路動作マージンを充分に確保することができ、安定な動作を実現することができるとともに、判定電流Istdとビット線リーク電流IleaKを電圧に変換した値であるところのVstdとVLKを直接比較することによりリーク判定をおこなうことができるので、高精度の判定が可能となる。
本発明は、微細化された半導体デバイス（例えば、フラッシュメモリ、ＥＥＰＲＯＭ、強誘電体メモリなどの不揮発性メモリや、ＤＲＡＭ、ＳＲＡＭなどの揮発性メモリなどメモリセルアレイを備える半導体デバイス）のビット線微少電流判定に適用すると極めて有用である。
本発明の実施の形態１における半導体メモリの概略ブロック構成図である。 図１における電流判定回路の回路図例である。 図２に示す電流判定回路例の動作タイミング図である。 図２に示す電流判定回路例の電流−電圧変換特性図である。 本発明の実施の形態２における電流判定回路の回路図例である。 図５に示す電流判定回路例の動作タイミング図である。 図５に示す電流判定回路例の電流−電圧変換特性図である。 本発明の実施の形態３における半導体メモリの概略主要回路例である。 図８に示す半導体メモリのビット線リーク判定動作タイミング図である。 図８に示す半導体メモリの電流判定回路例における電圧変換説明図である。 本発明の実施の形態４における半導体メモリの概略主要回路例である。 図１１に示す半導体メモリのビット線リーク判定動作タイミング図である。 本発明の実施の形態５における半導体メモリの概略主要回路例である。 図１３におけるカレントミラーの回路構成例である。 本発明の実施の形態６における半導体メモリの概略主要回路例である。 図１５に示す半導体メモリのビット線リーク判定動作タイミング図である。 本発明の実施の形態７における半導体メモリの概略主要回路例である。 図１７におけるカレントミラーの回路構成例である。 図１７に示す半導体メモリのビット線リーク判定動作タイミング図である。 従来の半導体メモリの概略ブロック図である。 図２０に示す半導体メモリの概略主要回路例である。 図２１に示す半導体メモリの記憶データ読み出し動作のタイミング図である。 図２１に示す半導体メモリのビット線リーク電流値のソース電位依存を示す図である。
符号の説明
100,800,1100,1300,1500,1700…半導体メモリ
102,1502,1702…データ記憶部
104…コントロール回路
106…電流判定回路
108…選択ビット線出力ノード
110…外部端子
204,1308,1719…電流源
208…電圧判定部
506,820,1510,1512,1710…容量
801…メモリセルアレイ
802…カラム選択ゲート(S)
804…カラム選択ゲート(D)
806…リセットトランジスタ
808…バイアス印加用トランジスタ
810…センスアンプ
818,1106,1508,1518,1704,1708…スイッチ
822,1514,1714…比較器
824,1108,1712…バイアス電位
1304,1718…カレントミラー

Claims (36)

  1. 判定電流と被測定電流の大小関係を比較する半導体微少電流判定方法において、
    被測定電流の導通、または非導通を制御するステップ（ａ）と、
    判定電流を発生するステップ（ｂ）と、
    前記被測定電流の値が前記判定電流の値よりも大きい場合に前記被測定電流と判定電流との差電流を取り出すステップ（ｃ）と、
    前記差電流を検知して前記被測定電流の値と前記判定電流の値との大小関係を判定するステップ（ｄ）とを備える、
    ことを特徴とする半導体微少電流判定方法。
  2. 請求項１において、
    前記ステップ（ｄ）は、
    前記差電流を電圧に変換するステップ（ｄ１）と、
    前記ステップ（ｄ１）により変換された電圧を判定電圧と比較するステップ（ｄ２）とを備える、
    ことを特徴とする半導体微少電流判定方法。
  3. 判定電流と被測定電流の大小関係を比較する半導体微少電流判定手段において、
    前記被測定電流の導通、または非導通を制御するスイッチ手段と、
    判定電流を発生する電流発生手段と、
    前記被測定電流の値が前記判定電流の値よりも大きい場合に前記被測定電流と判定電流との差電流を取り出す手段と、
    前記差電流を電圧に変換する電圧変換手段と、
    前記電圧変換手段の出力電圧を用いて前記判定電流と前記被測定電流の大小関係を判定する判定手段とを備える、
    ことを特徴とする半導体微少電流判定手段。
  4. 判定電流と被測定電流の大小関係を比較する半導体微少電流判定手段において、
    第１の電流が流れる第１のノードと第２の電流が流れる第２のノードとの導通または遮断を制御する第１のスイッチ手段と、
    前記第２のノードと前記第１のスイッチ手段の接続点に接続された電圧変換手段と、
    前記電圧変換手段に接続された比較器とを備える、
    ことを特徴とする半導体微少電流判定手段。
  5. 請求項３または４において、
    前記電圧変換手段は、差電流が流れ込む抵抗手段を備える、
    ことを特徴とする半導体微少電流判定手段。
  6. 請求項３または４において、
    前記電圧変換手段は、差電流を積分する手段を備える、
    ことを特徴とする半導体微少電流判定手段。
  7. 請求項６において、
    前記積分手段は、差電流が流れ込む容量を備える、
    ことを特徴とする半導体微少電流判定手段。
  8. 請求項３において、
    前記電流発生手段は、外部端子に印加された電流を基にして判定電流を発生する手段（ａ）を備える、
    ことを特徴とする半導体微少電流判定手段。
  9. 請求項８において、
    前記手段（ａ）は、前記外部端子に印加された電流を係数倍する手段を備える、
    ことを特徴とする半導体微少電流判定手段。
  10. 複数のワード線と、複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置された複数のメモリセルと、前記メモリセルの記憶内容を読み出すためのセンスアンプと、前記複数のワード線が非選択状態時の前記複数のビット線のリーク電流の大小を判定するビット線リーク判定手段とを備えた半導体メモリにおいて、
    前記複数のビット線から任意のビット線を選択するビット線選択手段と、
    前記ビット線選択手段により選択される選択ビット線のリーク電流の導通、または非導通を制御するスイッチ手段と、
    判定電流を発生する電流発生手段と、
    前記選択ビット線のリーク電流の値が前記判定電流の値よりも大きい場合に前記選択ビット線のリーク電流と前記判定電流との差電流を取り出す手段と、
    前記差電流を電圧に変換する電圧変換手段と、
    前記電圧変換手段の出力電圧を用いて前記判定電流と前記選択ビット線のリーク電流との大小関係を判定する判定手段とを備える、
    ことを特徴とする半導体メモリ。
  11. 請求項１０において、
    前記ビット線選択手段は、
    メモリセルのドレインが接続されるビット線を選択する第１のビット線選択手段と、
    メモリセルのソースが接続されるビット線を選択する第２のビット線選択手段とを備える、
    ことを特徴とする半導体メモリ。
  12. 請求項１１において、
    前記センスアンプは、前記第２のビット線選択手段の出力に接続される、
    ことを特徴とする半導体メモリ。
  13. 請求項１０において、
    前記電圧変換手段は、差電流が流れ込む抵抗手段を備える、
    ことを特徴とする半導体メモリ。
  14. 請求項１０において、
    前記電圧変換手段は、差電流を積分する手段を備える、
    ことを特徴とする半導体メモリ。
  15. 請求項１４において、
    前記積分手段は、差電流が流れ込む容量を備える、
    ことを特徴とする半導体メモリ。
  16. 請求項１０において、
    前記電流発生手段は、外部端子に印加された電流を基にして判定電流を発生する手段（ａ）を備える、
    ことを特徴とする半導体メモリ。
  17. 請求項１６において、
    前記手段（ａ）は、外部端子に印加された電流を係数倍する手段を備える、
    ことを特徴とする半導体メモリ。
  18. 請求項１０において、
    前記判定手段は、前記電圧変換手段の出力電圧と判定電圧とを比較する比較器を備える、
    ことを特徴とする半導体メモリ。
  19. 複数のワード線と、複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置された複数のメモリセルと、前記メモリセルの記憶内容を読み出すためのセンスアンプと、前記複数のワード線が非選択状態時の前記複数のビット線のリーク電流の大小を判定するビット線リーク判定手段とを備えた半導体メモリにおいて、
    前記複数のビット線から任意のビット線を選択するビット線選択手段と、
    前記ビット線選択手段により選択される選択ビット線のリーク電流の導通、または非導通を制御するスイッチ手段と、
    判定電流を発生する電流発生手段と、
    前記選択ビット線のリーク電流の値が前記判定電流の値よりも大きい場合に前記選択ビット線のリーク電流と前記判定電流との差電流を取り出す手段と、
    前記差電流を電圧に変換する第１の電圧変換手段と、
    前記第１の電圧変換手段の出力を変換する第２電圧変換手段と、
    前記第２の電圧変換手段の出力電圧用いて前記判定電流と前記選択ビット線のリーク電流との大小関係を判定する判定手段とを備える、
    ことを特徴とする半導体メモリ。
  20. 請求項１９において、
    前記判定手段は、前記電圧変換手段の出力電圧と判定電圧とを比較する比較器を備える、
    ことを特徴とする半導体メモリ。
  21. 複数のワード線と、複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置された複数のメモリセルと、前記メモリセルの記憶内容を読み出すためのセンスアンプと、前記複数のワード線が非選択状態時の前記複数のビット線のリーク電流の大小を判定するビット線リーク判定手段とを備えた半導体メモリにおいて、
    前記複数のビット線から任意のビット線を選択するビット線選択手段と、
    前記ビット線選択手段により選択される選択ビット線のリーク電流の導通、または非導通を制御するスイッチ手段と、
    判定電流を発生する電流発生手段と、
    前記選択ビット線のリーク電流の値が前記判定電流の値よりも大きい場合に前記選択ビット線のリーク電流と前記判定電流との差電流を取り出す手段と、
    前記差電流を電圧に変換する第１の電圧変換手段と、
    前記第１の電圧変換手段の出力を変換する第２電圧変換手段と、
    前記センスアンプの比較電圧を切り換える切り換え手段と、
    前記第２の電圧変換手段の出力電圧を用いて前記判定電流と前記選択ビット線のリーク電流との大小関係を判定する判定手段とを備える、
    ことを特徴とする半導体メモリ。
  22. 請求項１９または２１において、
    前記ビット線選択手段は、
    メモリセルのドレインが接続されるビット線を選択する第１のビット線選択手段と、
    メモリセルのソースが接続されるビット線を選択する第２のビット線選択手段とを備える、
    ことを特徴とする半導体メモリ。
  23. 請求項２２において、
    前記センスアンプは、前記第２のビット線選択手段の出力に接続される、
    ことを特徴とする半導体メモリ。
  24. 請求項１９または２１において、
    前記第１の電圧変換手段は、差電流を第１の容量により積分する手段を備え、
    前記第２の電圧変換手段は、第２の容量に蓄えられた電荷を前記第１の容量の電荷と再配分する手段を備える、
    ことを特徴とする半導体メモリ。
  25. 請求項１９または２１において、
    前記電流発生手段は、外部端子に印加された電流を基にして判定電流を発生する手段（ａ）を備える、
    ことを特徴とする半導体メモリ。
  26. 請求項２５において、
    前記手段（ａ）は、外部端子に印加された電流を係数倍する手段を備える、
    ことを特徴とする半導体メモリ。
  27. 請求項２１において、
    前記切り換え手段は、
    バイアス印加手段と、
    前記バイアス印加手段からのバイアスまたは読み出しリファレンスを選択的に前記センスアンプの比較電圧として与える手段とを備える、
    ことを特徴とするビット線リーク電流判定手段を備えた半導体メモリ。
  28. 半導体メモリのビット線リーク電流を判定する方法であって、
    前記半導体メモリは、
    複数のワード線と、
    複数のビット線と、
    前記複数のワード線と前記複数のビット線の交点に配置された複数のメモリセルを備えた仮想接地アレイ構成のメモリセルアレイと、
    前記メモリセルのドレインが接続されるビット線を選択する第１のビット線選択手段と、
    前記メモリセルのソースが接続されるビット線を選択する第２のビット線選択手段と、
    前記第２のビット線選択手段の出力に接続された前記メモリセルの記憶内容を読み出すためのセンスアンプと、
    前記複数のワード線が非選択状態時の前記複数のビット線のリーク電流の大小を判定するビット線リーク判定手段とを備え、
    前記方法は、
    前記第１のビット線選択手段により前記メモリセルのドレインが接続されるビット線を入力アドレスに応じて選択する第１のビット線選択ステップと、
    前記第２のビット線選択手段により前記メモリセルのソースが接続されるビット線を前記入力アドレスに応じて選択する第２のビット線選択ステップと、
    前記第２のビット線選択ステップにより選択されるビット線を接地するステップと、
    前記第１のビット線選択ステップにより選択されたビット線に流れるリーク電流の大小を判定するステップとを備える、
    ことを特徴とする半導体メモリのビット線リーク電流判定方法。
  29. 請求項２８において、
    前記リーク電流の大小を判定するステップは、
    第１の容量および第２の容量を充電するステップと、
    ビット線リーク電流を前記第１の容量に蓄えられた電荷から供給している間に判定電流を前記第２の容量に蓄えられた電荷から供給するステップと、
    前記第１の容量端電位と前記第２の容量端電位を比較するステップとを備える、
    ことを特徴とする半導体メモリのビット線リーク電流判定方法。
  30. 請求項２８において、
    前記リーク電流の大小を判定するステップは、
    第３の容量を判定電流により充電するステップと、
    ビット線リーク電流を前記第３の容量から供給するステップと、
    前記第３の容量端の電位を判定するステップとを備える、
    ことを特徴とする半導体メモリのビット線リーク電流判定方法。
  31. 複数のワード線と、複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置された複数のメモリセルを備えた仮想接地アレイ構成のメモリセルアレイと、前記複数のワード線が非選択状態時の前記複数のビット線のリーク電流の大小を判定するビット線リーク判定手段とを備えた半導体メモリにおいて、
    前記メモリセルのドレインが接続されるビット線を入力アドレスに応じて選択する第１のビット線選択手段と、
    前記メモリセルのソースが接続されるビット線を入力アドレスに応じて選択する第２のビット線選択手段と、
    前記第２のビット線選択手段の出力に接続された前記メモリセルの記憶内容を読み出すためのセンスアンプと、
    前記第２のビット線選択手段により選択されるビット線を接地する手段と、
    前記第１のビット線選択手段により選択されたビット線に流れるリーク電流の大小を判定する手段とを備えた、
    ことを特徴とする半導体メモリ。
  32. 請求項３１において、
    前記リーク電流の大小を判定する手段は、
    前記第１のビット線選択手段により選択されたビット線と電源電位との電流経路の導通または非導通を切り換える第１のスイッチと、
    前記第１のスイッチに接続された第１の容量と、
    判定電流発生手段と、
    前記判定電流発生手段と電源電位との電流経路の導通または非導通を切り換える第２のスイッチと、
    前記第２のスイッチに接続された第２の容量と、
    前記第１の容量端電位と前記第２の容量端電位を比較する比較手段とを備える、
    ことを特徴とする半導体メモリ。
  33. 請求項３１において、
    前記リーク電流の大小を判定する手段は、
    判定電流発生手段と、
    前記判定電流発生が第３のスイッチを介して接続される第３の容量と、
    前記第１のビット線選択手段により選択されたビット線の電流供給元を電源電位あるいは前記第３の容量に蓄えられた電荷とするかを切り換える第４のスイッチと、
    前記第３の容量端の電位を比較する比較手段とを備える、
    ことを特徴とする半導体メモリ。
  34. 請求項３２または３３において、
    前記判定電流発生手段は、外部端子に印加された電流を基にして判定電流を発生する手段（ａ）を備える、
    ことを特徴とする半導体メモリ。
  35. 請求項３４において、
    前記手段（ａ）は、外部端子に印加された電流を係数倍する手段を備える、
    ことを特徴とする半導体メモリ。
  36. 請求項３５において、
    前記電流を係数倍する手段は、カレントミラーを備える、
    ことを特徴とする半導体メモリ。
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