JP2008251966A - 半導体エピタキシャル基板、化合物半導体装置、およびそれらの製造方法 - Google Patents

Abstract

【課題】
高周波信号遮断後の回復が早く、素子分離特性のよい化合物半導体エピタキシャル基板を提供する。
【解決手段】
半導体エピタキシャル基板は、単結晶基板と、単結晶基板上にエピタキシャル成長されたＡｌＮ層と、ＡｌＮ層の上にエピタキシャル成長された窒化物半導体層とを有し、単結晶基板とＡｌＮ層間界面より、ＡｌＮ層と窒化物半導体層間界面の方が凹凸が大きい、ことを特徴とする。
【選択図】 図１

Description

本発明は、化合物半導体エピタキシャル基板、化合物半導体装置、およびそれらの製造方法に関し、特に窒化物半導体層を有する化合物半導体エピタキシャル基板、化合物半導体装置、およびそれらの製造方法に関する。

ＧａＮは、バンドギャップが３．４ｅＶと広く、短波長光の発光や高耐圧の動作が期待できる半導体である。光デバイスとしては紫外光や青色光の発光デバイスが開発されている。携帯電話の基地局用アンプでは、高電圧動作が求められている。現在電流オフ時の耐圧として３００Ｖを超える値が報告されている。基板としては、ＳｉＣ基板を用いた場合に最も良好な出力特性が得られている。これは、ＳｉＣの熱伝導率が優れているためである。また、ＧａＮにＡｌＮやＩｎＮを混合した混晶として、バンドギャップ等の物性値の調整をすることも行なわれる。Ｇａ_ｘＡｌ_ｙＩｎ_ｚＮ（０＜ｘ≦１、ｘ＋ｙ＋ｚ＝１）を、窒化ガリウム系（ＧａＮ系）半導体と呼ぶこととする。高品質の窒化ガリウム系半導体結晶層を得るため、種々のエピタキシャル成長が研究されている。

特開２００３‐３０９０７１号は、サファイア、ＳｉＣ，ＧａＮ，ＡｌＮなどの結晶基板、例えばサファイア基板上に３００℃〜６００℃の低温、例えば３５０℃で厚さ１０ｎｍ〜５０ｎｍのＡｌＮ低温成長バッファ層を成長し、その後例えば１０００℃に昇温し、低温成長バッファ層の上にＡｌ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）下地層を成長させ、その上にＡｌ組成を下げたＡｌｙＧａ１−ｙＮ（０≦ｙ＜ｘ）を成長させることを提案する。Ａｌ組成を下げたＡｌＧａＮ膜は格子定数が大きいため圧縮応力が掛かる。膜界面で転位が横方向に曲げられ高品質のＧａＮ層などを得られると説明する。記載された素子構造は、紫外発光ＬＥＤである。マルチカンタムウェル構造を形成する際には、成長温度は例えば８００℃とする。

特開２００５‐３２８２３号は、ＳｉＣ基板上にＡｌＮバッファ層を成長し、その上にＧａＮまたはＩｎＧａＮのチャネル層とＡｌＧａＮ電子供給層を成長して電界効果トランジスタ用エピタキシャルウエハを製造する際、バッファ層の成長温度をチャネル層の成長温度よりほぼ１００℃高くすると共に、成長時のＶ/ＩＩＩ比を、ＡｌＮ反応種の吸着と離脱の速度が等しくなる程度、好ましくは５０以上５００以下、に低くすることを提案する。

成長温度を高くすると、ＡｌＮ反応種が活性化され、離脱が容易になる、Ｖ/ＩＩＩ比を低くすると、ＡｌＮバッファ層の成膜速度が低く抑えられて、ＡｌＮ反応種が表面を動きやすい平衡状態に近い状況が作り出され、２次元核成長が促進されるだけでなく、ＡｌＮ結晶が膜化した後のピットの埋め込み作用が促進される。よって欠陥の少ないＡｌＮバッファ層の成長が実現されると説明されている。ＡｌＮバッファ層は、トリメチルアルミニウム（ＴＭＡ）をＡｌソースとし、ＮＨ_３を窒素ソースとし、１３５Ｔｏｒｒの炉内圧力、Ｖ/ＩＩＩ比２３０、成長温度１１５０℃〜１２００℃のＭＯＣＶＤで成長する。成膜速度は、０．２ｎｍ／ｓｅｃ以下である。その後、温度を１１００℃に下げ、高純度ＧａＮチャネル層等の他の層のエピタキシャル成長を行なう。

特開２００６−１６５２０７号は、ＧａＮ系半導体をチャネル層に用いた高耐圧の高電子移動度トランジスタ（ＨＥＭＴ）を提案する。例えば高抵抗ＳｉＣ基板上方に、ｉ型ＧａＮチャネル層を成長し、ｉ型ＡｌＧａＮスペーサ層を介してｎ型ＡｌＧａＮ電子供給層、ｎ型ＧａＮキャップ層を成長し、ｎ型キャップ層を除去してＴａとＡｌを積層してソース／ドレイン電極を形成し、５１０℃以上、６００℃未満でアニールしてオーミック電極とし、ＳｉＮ層を堆積し、ゲート開口を形成してから開口内でＧａＮキャップ層に接するゲート電極を形成する。

特開２００３‐３０９０７１号公報 特開２００５‐３２８２３号公報 特開２００６−１６５２０７号公報

ＧａＮ系−ＨＥＭＴを高周波駆動した際、高周波信号遮断後にＤＣバイアスドレイン電流が減少し、直ちには回復しない新たな問題が発生した。

本発明の目的は、新たな問題を解決できる化合物半導体エピタキシャル基板、化合物半導体装置、およびそれらの製造方法を提供することである。

本発明の他の目的は、高周波信号遮断後の回復が早く、素子分離特性のよい化合物半導体エピタキシャル基板、化合物半導体装置、およびそれらの製造方法を提供することである。

本発明の１観点によれば、
単結晶基板と、
前記単結晶基板上にエピタキシャル成長されたＡｌＮ層と、
前記ＡｌＮ層の上にエピタキシャル成長された窒化物半導体層とを有し、
前記単結晶基板と前記ＡｌＮ層間界面より、前記ＡｌＮ層と前記窒化物半導体層間界面の方が凹凸が大きい、
ことを特徴とする半導体エピタキシャル基板
が提供される。

本発明の他の観点によれば、
単結晶基板と、
前記単結晶基板上にエピタキシャル成長されたＡｌＮ層と、
前記ＡｌＮ層の上にエピタキシャル成長された窒化物半導体のバッファ層と、
前記バッファ層の上にエピタキシャル成長された窒化物半導体のチャネル層と、
前記チャネル層の上にエピタキシャル成長された窒化物半導体のキャリア供給層と、
前記キャリア供給層の上方に形成されたソース電極、ドレイン電極、およびゲート電極とを有し、
前記単結晶基板と前記ＡｌＮ層間界面より、前記ＡｌＮ層と前記バッファ層間界面の方が凹凸が大きい、
ことを特徴とする化合物半導体装置
が提供される。

本発明のさらに他の観点によれば、
単結晶基板上に、ＡｌＮ層をエピタキシャル成長する工程と、
前記ＡｌＮ層の上に窒化物半導体層をエピタキシャル成長する工程とを含み、
前記ＡｌＮ層の成長条件が、前記単結晶基板と前記ＡｌＮ層間界面より、前記ＡｌＮ層と前記窒化物半導体層間界面の方が凹凸が大きくなる条件で成長することを特徴とする半導体エピタキシャル基板の製造方法
が提供される。

本発明の他の観点によれば、
単結晶基板上に、ＡｌＮ層をエピタキシャル成長する工程と、
前記ＡｌＮ層の上に窒化物半導体層のバッファ層をエピタキシャル成長する工程と、
前記バッファ層の上に窒化物半導体のチャネル層をエピタキシャル成長する工程と、
前記チャネル層の上に窒化物半導体のキャリア供給層をエピタキシャル成長する工程と、
前記キャリア供給層の上方にソース電極、ドレイン電極、およびゲート電極を形成する工程とを含み、
前記ＡｌＮ層の成長条件が、前記単結晶基板と前記ＡｌＮ層間界面より、前記ＡｌＮ層と前記バッファ層間界面の方が凹凸が大きくなる条件で成長することを特徴とする化合物半導体装置の製造方法
が提供される。

裏面より表面の凹凸の大きいＡｌＮ層を形成すると、高周波信号遮断後の回復が速いことが判った。ＡｌＮ層の表面のスキューネスＲｓｋは正とするのが好ましい。

本出願人は、先にＳｉＣ基板上にＡｌＮ層を成膜温度１１００℃〜１２００℃で成長し、その上にＧａＮ系−ＨＥＭＴデバイス層を形成する方法を提案した。この成長方法を用いて形成したＧａＮ系−ＨＥＭＴは、高周波信号遮断後のドレイン電流が低下し、なかなか回復しない現象を生じた。本発明者は、この現象の原因として結晶欠陥に基づくキャリア捕獲中心（トラップ）を想定し、なるべく結晶欠陥が生じない成長法を開発することを試みた。

図１Ａは、本発明の第1の実施例によるＧａＮ系−ＨＥＭＴの構成を概略的に示す断面図である。単結晶のＳｉＣ基板１００上に、縦型ガスフローの減圧式（ＬＰ）有機金属気相成長（ＭＯＣＶＤ）装置により、窒化物半導体結晶層を積層する。以下、積層形成工程を説明する。まず表面洗浄処理を施したＳｉＣ基板１００を成長装置内に設置し、水素を流入させながら、排気ポンプにより５０Ｔｏｒｒの一定圧力に制御する。水素ガス雰囲気中で、基板温度１，１５０℃まで加熱して１０分放置する。これにより、加熱脱離による基板の清浄化が期待できる。次に、トリメチルアルミニウム（ＴＭＡ）とアンモニアＮＨ_３ガスをバルブ切替えにより反応室に流入させ、ｉ型ＡｌＮ層１０２ｘを製膜する。ここでアンモニアモル数のＴＭＡモル数に対する比、いわゆるＶ／ＩＩＩ比を３０００とした。結果として、ＡｌＮ層の製膜速度は０．２ｎｍ／秒程度となった。製膜速度は、一般にはＴＭＡのモル数によって決定されるが、ＡｌＮ層の場合には、ＴＭＡがアンモニアと成長温度に依存して中間体を形成するため、アンモニアのモル数や成長温度・成長圧力によっても影響される。成膜速度、Ｖ/ＩＩＩ比等のプロセスパラメータは、成長面の平坦性は追及せず、なるべくキャリア捕獲中心（トラップ）が生じない完全な結晶が成長するように選択することが好ましい。このエピタキシャル成長を高温・高Ｖ／ＩＩＩ比エピタキシャル成長と呼ぶ。

ＡｌＮ層を約３０ｎｍ成長し、バルブ切替えによりＴＭＡのガス流入を停止し、基板温度を１，０５０℃まで線形的に低下させる。この際、アンモニア流量を、続くＧａＮ層の成長に適した流量に変更することも可能である。５分間の温度安定化時間のあと、トリメチルガリウム（ＴＭＧ）を流入させ、電子走行層となる厚さ２μｍのｉ型ＧａＮ層１０５を製膜する。続いて、ＴＭＡとＴＭＧの混合ガスを用いて、３ｎｍ厚さのｉ型Ａｌ_０．３Ｇａ_０．７Ｎ層１１０と、シランＳｉＨ_４を同時供給したＳｉ添加ｎ型Ａｌ_０．３Ｇａ_０．７Ｎ層１１１を１５ｎｍの厚さだけ製膜する。最後にＴＭＧを用いてｎ型ＧａＮ保護層１１４を成長する。

厚さ２０ｎｍ〜４０ｎｍの範囲が好ましいＡｌＮ層１０２ｘの成長温度は、その後に行なわれるＧａＮの成長温度１０５０℃±５０℃より高く、より具体的には、１１００℃〜１２００℃が好ましい。また同時に、低捕獲中心密度を実現するためには高いＶ／ＩＩＩ比が肝要で、５００より大のＶ／ＩＩＩ比が必要であろう。Ｖ／ＩＩＩ比は、１０００〜８０００程度の範囲が好ましい。成長圧力は、５０ｔｏｒｒから３００ｔｏｒｒの範囲であれば問題ない。

また、Ａｌソースガスとして、トリエチルアルミニウム（ＴＥＡ）やトリターシャリブチルアルミニウム（ＴＴＢＡ）等、窒素ソースガスとしてジメチルヒドラジン（ＤＭＨｙ）などを用いることもできる。また、キャリアガスとして水素の代わりに、窒素や水素と窒素の混合ガスを用いることもできる。

ＧａＮ層の成長に関しては、Ｇａソースガスとしてトリメチルガリウム（ＴＭＧ），窒素ソースガスとしてＮＨ_３，キャリアガスとしてＨ_２を用いたが、ソースガスとして、トリエチルガリウム（ＴＥＧ）、ジメチルヒドラジン等を用いることもできる。1μｍから３μｍの厚みが好適なｉ型ＧａＮ層１０５は、ＧａＮ系−ＨＥＭＴのチャネル層ないし電子走行層となる層である。

さらに、ｉ型Ａｌ_ｘＧａ_１−ｘＮ層１１０、ｎ型Ａｌ_ｘＧａ_１−ｘＮ層１１１は所望のデバイス性能を実現するためにそのＡｌ組成ｘを選択し、ｘ＝０．１から１．０の範囲内で設計される。またその厚みは選択した組成を元に合計厚み５ｎｍ〜５０ｎｍ程度の範囲で適宜設計される。ｉ型ＡｌＧａＮ層１１０はスペーサ層となり、ｎ型ＡｌＧａＮ層１１１はキャリア供給層となる。

ｎ型ＡｌＧａＮ層のドナーとしてはＳｉが好適で、キャリア濃度１×１０^１８ｃｍ^−３〜５×１０^１８ｃｍ^−３で添加する。ドーピング原料としては、シラン、ジシラン、トリエチルシラン等を用いることができる。なお、これら２つのＡｌＧａＮ層は、必須のものではなく、所望の電気的特性を達成できればその一方を省略することもできる。

ＡｌＧａＮ層１１０，１１１の上に、厚さ２ｎｍ〜８ｎｍのｎ型ＧａＮキャップ層１１４をＭＯＣＶＤで成長する。ｎ型ＧａＮ層は、ゲート電極に好適なショットキバリア高を与える。以上の工程により、ＧａＮ系ＨＥＭＴ用のエピタキシャル基板が形成される。

レジストマスクを形成し、ソース電極形成領域、ドレイン電極形成領域のｎ型ＧａＮキャップ層１１４をエッチング除去し、ｎ型ＡｌＧａＮ層１１１の上に、Ｔｉ/Ａｌ積層によるソース電極１１６、ドレイン電極１１８をリフトオフ法により形成する。例えば、下側Ｔｉ層は厚さ２０ｎｍ、上側Ａｌ層は厚さ２００ｎｍとする。ソース・ドレイン電極１１６，１１８の短辺長は１μｍ〜２μｍ、長辺長はデバイス特性に応じて設計される。加熱合金化処理により、ソース・ドレイン電極を下層の窒化物半導体と合金化し、ｉ型ＧａＮ層１０５の２次元電子ガスに接続されるオーミック電極を形成する。

プラズマＣＶＤや光を用いたＣＶＤにより、厚さ１０ｎｍ〜１００ｎｍのＳｉＮ層１２０を堆積する。レジスト膜を形成し、ゲート電極形成領域に電子ビームや光を用いたリソグラフィにより、開口を形成し、ドライエッチングによりＳｉＮ層１２０をエッチングし、ｎ型ＧａＮキャップ層１１４上にＮｉ/Ａｕ積層によるゲート電極１２４をリフトオフにより形成する。例えば、下側Ｎｉ層の厚さは１０ｎｍ、上側Ａｕ層の厚さは３００ｎｍとする。ゲート短辺長は、所望のデバイス特性に応じて０．１μｍ〜３μｍの範囲で設計される。

ドライエッチングでＨＥＭＴ素子周辺にｉ型ＧａＮ層１０５の途中深さまで達する溝を形成し、素子分離を行なう。
以上の工程により、ＧａＮ系ＨＥＭＴが形成される。

図１Ｂは、比較例によるＧａＮ系−ＨＥＭＴの構成を概略的に示す断面図である。図１Ａの第１の実施例と異なる点を主に説明する。単結晶のＳｉＣ基板１００上に、縦型ガスフローの減圧式（ＬＰ）有機金属気相成長（ＭＯＣＶＤ）により、窒化物半導体結晶層を積層する。その手順を以下に説明する。

まず表面洗浄処理を施したＳｉＣ基板１００を成長装置内に設置し、水素を流入させながら、排気ポンプにより１３５Ｔｏｒｒの一定圧力に制御する。水素ガス雰囲気中で、基板温度１，２００℃まで加熱して１０分放置する。これにより、加熱脱離による基板の清浄化が期待できる。次に、トリメチルアルミニウム（ＴＭＡ）とアンモニアＮＨ_３ガスをバルブ切替えにより反応室に流入させｉ型ＡｌＮ層１０２ｙを製膜する。ここでアンモニアモル数のＴＭＡモル数に対する比、いわゆるＶ／ＩＩＩ比を２３０とした。結果として、ＡｌＮの製膜速度は０．２ｎｍ／秒程度となった。この製膜速度が実施例とほぼ一致するのは、種々のパラメータの相互作用で、偶然一致しているだけである。

比較例の場合は、成膜速度、Ｖ/ＩＩＩ比等のプロセスパラメータは、成長面の平坦性に注目して、選択された。例えば、ＡｌＮの膜厚を厚くするほど、平坦性がよくなるため、比較的厚い膜厚が選択される。この比較例の場合は、１００ｎｍとした。その他の構成は、第１の実施例と同様である。

作成したゲート幅（長辺）１ｍｍの、第１の実施例によるサンプルと比較例によるサンプルにおいて、ソース電極１１６を接地し、ドレイン電極に５０Ｖを印加し、およそ１０ｍＡのドレイン電流を得るように直流ゲートバイアス電圧を設定し、２ＧＨｚの微小交流信号をゲート電極に印加した。ドレインからは増幅した交流信号が検出される。例えば、入力信号レベルを１６ｄＢ〜１８ｄＢとすると、およそ３６ｄＢ〜３８ｄＢの出力信号が得られる。このように直流ゲートバイアスに交流信号を重畳印加した後、交流信号のみを遮断した。

図２Ａ，２Ｂは、交流信号遮断後のドレイン電流の変化の例を示すグラフである。縦軸は交流信号印加前のドレイン信号に対する交流信号遮断後のドレイン信号の比を示し、横軸は交流信号遮断後の時間を単位秒で示す。図２Ｂに示す如き比較例においては、交流信号印加前に１０ｍＡあったドレイン電流が、およそ１ｍＡ〜４ｍＡまで減少し、その後１分から４分かけて緩やかに回復して行く。交流信号遮断後、１分以上の過渡応答時間が必要となると、高周波の断続オン・オフ動作に大きな障害となってしまう。ドレインバイアス５０Ｖで高周波信号を印加した状態で、ＨＥＭＴ内には最大１５０Ｖ程度の電圧が印加され、空乏層が広く広がった高電圧・高電界状態となると考えられる。この高電圧・高電界により２次元電子ガスがトラップに捕獲されて移動できなくなり、ゲート電極下における２次元電子ガスの量が減少してしまうことにより電流が減少し、トラップから緩やかに電子が放出されることにより電流が徐々に回復していると考えられる。

図２Ａに示す第１の実施例によるサンプルにおいては、交流信号遮断後のドレイン電流の減少が１０％程度に抑制され、さらに５秒〜１５秒程度で回復している。完全ではないが、図２Ｂの特性と比べると、大幅な改良が達成されている。

この原因を究明すべく、成膜条件の異なるＡｌＮ層１０２ｘ、１０２ｙの結晶状態を調べた。

図３Ａ，３Ｂは、原子間力顕微鏡により調べた５μｍ×５μｍの観察エリアの表面状態を示すイメージである。図３Ｃ，３Ｄは、原子間力顕微鏡で、ある方向に約４．７μｍを走査した時の、表面の高さ変化を示すグラフである。図３Ａ、３Ｃに示す第１の実施例によるサンプルのＡｌＮ層１０２ｘ表面は、全面に下方から上方に向かって隆起する凹凸が一様に多数分布しており(この断面では特に尖った隆起が７つ存在する）、各隆起部は２００ｎｍ未満の幅で、頂上が尖った形状である。平均高さに対し、凸部の高さは最大で約６ｎｍであり，凹部は３ｎｍ未満である。平均高さに対し、主に上部に伸びた突起形状が多数存在するのが特徴的である。

図３Ｂ、３Ｄに示す比較例のサンプルのＡｌＮ層１０２ｙ表面は、平坦な頂上部分の幅としては２００ｎｍ以上が多く、中には１０００ｎｍ以上の幅の頂上部分もある。平均高さに対し、凸部の高さは最大でも２ｎｍであり，特に目立つ凹部はこの断面で３個しか存在せず、深さ１０ｎｍに達するものが少数存在する。比較的広い平坦な頂上部分が存在し、該平坦部から下方に深い穴が開いている形状が特徴的である。

比較例のサンプルと比べた時、第１の実施例によるサンプルは、幅２００ｎｍ以上の隆起部を有さず、平均高さに対して３ｎｍ以上の凸部を多数有し、平均高さに対する凹部の深さは３ｎｍ未満であることが特徴であると言える。

この２つの表面凹凸の差異を表現する数学的指標としては、Ｒｓｋ（粗さ曲線のスキューネス）またはＰｓｋ（断面曲線のスキューネス）なる指標を用いるのが好適である。スキューネスは、基準長さにおける高さ偏差Ｚ(ｘ)の三乗平均を二乗平均平方根の３乗で割った物理量（無名数）である。

実施例１ではＲｓｋ＝＋０．８４、比較例ではＲｓｋ＝ −２．９５と算出される。

Ｒｓｋが正である表面形状は上に鋭く隆起した凹凸（主に凸）が存在することを示し、Ｒｓｋが負である表面形状は下に鋭く陥没する凹凸（主に凹）が存在することを示している。スキューネスＲｓｋは、正が好ましく、０．５以上がより好ましいであろう。

このような凹凸は、ＡｌＮ層１０２ｘ、１０２ｙの製膜直後に観察できるのはもちろん、その上にエピタキシャル成長を行なった後も、デバイスを作成した後も断面観察評価により確認することができる。また、Ｘ線を用いた非破壊の回折強度評価によっても検出可能である。例えば、ＧａＮ層の回折強度に対する強度比は、同じ膜厚のＡｌＮ薄膜の場合、凹凸の少ないＡｌＮ層の回折強度比に比べて、凹凸の激しいＡｌＮ層の回折強度比は著しく低下する。

比較例においては、ＡｌＮ層の表面の平坦性は第１の実施例による例より明らかに優れているが、交流信号印加後のドレイン電流の減少が著しい。このような現象は、２次元電子がトラップされてキャリア数が減少し、トラップからキャリアが解放されるのに時間が掛かっていることが考えられる。そのようなトラップを生じる原因として何らかの格子欠陥が考えられる。

第１の実施例による例においては、これまで最適化指標とされてきたＡｌＮ表面の平坦化度合いを無視し、ＡｌＮ層１０２ｘの成長温度を高くし、Ｖ／ＩＩＩ比を非常に高く設定した。このことにより、ＡｌＮ層中の捕獲中心（結晶欠陥）の量を劇的に低減できたと考えられる。かつ表面凹凸の大きいＡｌＮ層上に製膜したＧａＮの成長初期部分も捕獲中心の量が低減できると考えられる。逆に言うと、ＧａＮ中の捕獲中心を低減するのに、凹凸の大きい下地層が有効である。結果として、単結晶基板上に、ＡｌＮ層、窒化物半導体層をエピタキシャル成長した構成において、ＡｌＮ層と単結晶基板との界面より、ＡｌＮ層と窒化物半藤体層との界面の方が凹凸が大きくなる。さらにはＡｌＮ層と単結晶基板との界面より、ＡｌＮ層と窒化物半藤体層との界面の方が凸部の高さが大きくなる。

少なくとも高電圧動作のＧａＮ系−ＨＥＭＴにおいては、高温・高Ｖ／ＩＩＩ比エピタキシャル成長で凹凸の大きなＡｌＮ層を成長するのが好ましいと判る。

第１の実施例によるＧａＮ系−ＨＥＭＴは、過渡応答の少ない優れた性能を発揮したが、複数の素子を集積化すると問題が有ることが判った。

図２Ｃは、素子分離溝で分離された２つのＧａＮ系ＨＥＭＴの一方のＨＥＭＴのドレインと他方のＨＥＭＴのソースとの間に１００Ｖまでの電圧を印加し、これらの隣接するＨＥＭＴ間に流れる電流をモニタした結果を示すグラフである。なお、デバイスの焼損を防止するため、電流値は１０^−３Ａで制限してある。僅かの印加電圧でリーク電流が急激に増大し、１０Ｖ未満の印加電圧でもリーク電流は１０^−３Ａに達してしまう。隣接素子間で電流が流れ、高抵抗の素子間分離が得られない。また単一素子でもゲート電圧によって完全にオフさせることができないなどの問題点を伴っていた。

このようなリーク電流の原因として、凹凸の激しいＡｌＮ層１０２ｘの上にｉ型ＧａＮ層１０５を成長する際に、横方向成長が生じ、凹凸を埋めようとし、このＧａＮの横方向成長時に、Ｓｉ等の不純物を取り込みやすくなり、結晶の抵抗が低くなることが考えられる。

図４Ａは、第２の実施例によるＧａＮ系−ＨＥＭＴを示す断面図である。ＳｉＣ基板の上に第１の実施例同様にして、厚さ２０ｎｍから４０ｎｍのＡｌＮ層１０２ｘを高温・高Ｖ／ＩＩＩ比エピタキシャル成長し、その上にＡｌ組成を７ａｔ％に調整したＡｌＧａＮ層１０４を、成長温度１０５０＋／−５０℃で成長し、その後、ｉ型ＧａＮ層１０５の成長に移行する。ＡｌＧａＮ層１０４の厚さは、１０ｎｍ〜２００ｎｍが好適であり、例においては１００ｎｍとした。ＡｌＧａＮ層は、バンドギャップが増加することなどによりＧａＮ層と比べて高抵抗率を達成しやすい。ｉ型ＧａＮ層１０５以下の構成は第１の実施例同様である。

図４Ｂ，４Ｃは、第２の実施例によるサンプルを用いて測定した高周波駆動後のドレイン電流の回復、および隣接ＨＥＭＴ間のリーク電流を示す。測定方法は、図２Ａ，２Ｂおよび図２Ｃの場合と同様である。図４ＢのＤＣドレイン電流の回復特性は、図２Ａとほぼ同様である。図４Ｃのリーク電流は、印加電圧数Ｖで１０^−６Ａを越えるが、その後の増加は緩やかであり、１００Ｖの印加でもリーク電流は１０^−５Ａのレベルである。図２Ｃの特性と比べると、約２桁以上の改良が為されたことになる。実用レベルの素子間分離抵抗が得られたことになる。

なお、第２の実施例ではリーク電流防止用高抵抗層として、Ａｌ組成７ａｔ％のＡｌＧａＮを用いたがＡｌが入ったＡｌ_ｘＧａ_１−ｘＮ（０＜ｘ≦０．１）（Ａｌ組成をａｔ％で表わせば、０ａｔ％＜Ａｌ組成≦１０ａｔ％）であれば、高抵抗化効果が期待できるであろう。Ａｌ組成は低いと高抵抗化の効果が小さく、逆にＨＥＭＴ等の電子供給層のＡｌＧａＮのＡｌ組成と同程度まで大きくしすぎると熱伝導度が低下し、素子に悪影響を及ぼすことで制限されると考えられる。

また、ＡｌＧａＮ層の代わりに、ＦｅをドープしたＧａＮ層を用いることができる。図４Ａにおいて、ＡｌＮ層１０２ｘを高温エピタキシャル成長した後、ＧａＮ成長条件でまずＦｅドープＧａＮ層１０４を成長し、その後Ｉ型ＧａＮ層の成長に移行する。Ｆｅソースとして例えばフェロセンなどを用いることができる。Ｆｅを１×１０^１７ｃｍ^−３〜１×１０^１９ｃｍ^−３ドープしたＧａＮ層１０４を１０ｎｍから２００ｎｍ成長し、ｉ型ＧａＮ層１０５に接続する。この場合はｉ型ＧａＮ層は、Ｆｅの残留が起き得ることから、厚み２．５μｍとした。

本発明者は、さらに種々の条件でＡｌＮ層の結晶成長を行い、ＡｌＮ層表面のスキューネスと高周波遮断後のドリフト回復時間との関係を調べた。

図５は、ＡｌＮ層表面のスキューネスと高周波遮断後のドリフト回復時間との関係の測定結果をまとめて示すグラフである。横軸がスキューネスを示し、縦軸がドリフト時間を単位ｓｅｃで示す。Ｒｓｋは約−３から約１（１．２）まで変化している。スキューネスが−３から０の領域においては、スキューネスの絶対値の減少と共に、回復時間が短縮化している。スキューネスが正の範囲では回復時間は負の範囲より小さい。表面形態が上に凸な突起状形態になればなるほどＲｓｋは正に大きくなる。Ｒｓｋが正に大きくなるほど過渡現象の回復が早くなることが示されている。スキューネスが０から０．４程度の範囲ではスキューネスの増大と共に明らかに回復時間が短縮するようである。スキューネスＲｓｋが０から約１まではＲＭＳの増大と共にドリフト時間が減少し、ＲＭＳが約１を超えるとドリフト時間はほぼ一定となるようである。従って、Ｒｓｋは０．５以上にすることが好ましく、１．０以上にできれば十分小さい過渡応答を安定的に得られるであろう。但し、現在の成膜技術では、約１．５を越えるスキューネスＲｓｋは、実現困難であろう。従って、実際的なスキューネスの上限は１．５と言える。

以上実施例に沿って本発明を説明したが、本発明はこれらに限られるものではない。例えば種々の変更、改良、置換、組み合わせなどが可能なことは当業者に自明であろう。

図１Ａ、１Ｂは、本発明の第1の実施例、および比較例によるＧａＮ系−ＨＥＭＴの構成を概略的に示す断面図である。 図２Ａ，２Ｂは、第１の実施例および比較例によるサンプルの交流信号遮断後のドレイン電流の変化を示すグラフ、図２Ｃは第１の実施例によるサンプルのリーク電流を示すグラフである。 図３Ａ，３Ｂは、原子間力顕微鏡により調べた５μｍ×５μｍの観察エリアの表面状態を示すイメージ、図３Ｃ，３Ｄは、原子間力顕微鏡である方向に約４．７μｍを走査した時の、表面の高さ変化を示すグラフである。 図４Ａは、第２の実施例によるＧａＮ系−ＨＥＭＴを示す断面図、図４Ｂ，４Ｃは、第２の実施例によるサンプルを用いて測定した高周波駆動後のドレイン電流の回復、および隣接ＨＥＭＴ間のリーク電流を示すグラフである。 図５は、ＡｌＮ層表面のスキューネスＲｓに対する高周波遮断後のドリフト回復時間の関係の測定結果をまとめて示すグラフである。

符号の説明

１００ ＳｉＣ基板、
１０２ｘ 高温・高Ｖ／ＩＩＩ比エピタキシャル成長ＡｌＮ層、
１０２ｙ 高温エピタキシャル成長ＡｌＮ層、
１０４ ＡｌＧａＮ層（ＦｅドープＧａＮ層）、
１０５ ｉ型ＧａＮ層、
１１０ ｉ型ＡｌＧａＮ層、
１１１ ｎ型ＡｌＧａＮ層、
１１４ ｎ型ＧａＮ層、
１１６ ソース電極、
１１８ ドレイン電極、
１２０ ＳｉＮ層
１２４ ゲート電極

Claims (20)

1. 単結晶基板と、
   前記単結晶基板上にエピタキシャル成長されたＡｌＮ層と、
   前記ＡｌＮ層の上にエピタキシャル成長された窒化物半導体層とを有し、
   前記単結晶基板と前記ＡｌＮ層間界面より、前記ＡｌＮ層と前記窒化物半導体層間界面の方が凹凸が大きい、
   ことを特徴とする半導体エピタキシャル基板。
2. 前記ＡｌＮ層の表面のスキューネスＲｓｋが正であることを特徴とする請求項１記載の半導体エピタキシャル基板。
3. 前記窒化物半導体層の上にエピタキシャル成長された窒化物半導体の第１デバイス層と、
   前記第１デバイス層の上にエピタキシャル成長された窒化物半導体の第２デバイス層と、
   をさらに有する請求項１または２記載の半導体エピタキシャル基板。
4. 前記第１のデバイス層がチャネル層であり、前記第２のデバイス層がキャリア供給層であり、前記窒化物半導体層が前記第１のデバイス層よりも高い抵抗率を有する請求項３記載の半導体エピタキシャル基板。
5. 前記単結晶基板が、ＳｉＣである請求項１〜４のいずれか１項記載の半導体エピタキシャル基板。
6. 前記窒化物半導体層が、１０ｎｍ〜２００ｎｍの範囲内の厚さを有する、Ａｌ_ｘＧａ_１−ｘＮ（ここで、０．０＜ｘ≦０．１）層である請求項１〜５のいずれか１項記載の半導体エピタキシャル基板。
7. 前記窒化物半導体層が、１０ｎｍ〜２００ｎｍの範囲内の厚さを有する、Ｆｅを１×１０^１７ｃｍ^−３〜１×１０^１９ｃｍ^−３の範囲内の濃度で添加したＧａＮ層である請求項１〜５のいずれか１項記載の半導体エピタキシャル基板。
8. 単結晶基板と、
   前記単結晶基板上にエピタキシャル成長されたＡｌＮ層と、
   前記ＡｌＮ層の上にエピタキシャル成長された窒化物半導体のバッファ層と、
   前記バッファ層の上にエピタキシャル成長された窒化物半導体のチャネル層と、
   前記チャネル層の上にエピタキシャル成長された窒化物半導体のキャリア供給層と、
   前記キャリア供給層の上方に形成されたソース電極、ドレイン電極、およびゲート電極とを有し、
   前記単結晶基板と前記ＡｌＮ層間界面より、前記ＡｌＮ層と前記バッファ層間界面の方が凹凸が大きい、
   ことを特徴とする化合物半導体装置。
9. 前記ＡｌＮ層の表面のスキューネスＲｓｋが正であることを特徴とする請求項８記載の化合物半導体装置。
10. 前記窒化物半導体のバッファ層が前記窒化物半導体のチャネル層よりも高い抵抗率を有する請求項８または９記載の化合物半導体装置。
11. 前記基板が、ＳｉＣである請求項８〜１０のいずれか１項記載の化合物半導体装置。
12. 前記窒化物半導体のバッファ層が、１０ｎｍ〜２００ｎｍの範囲内の厚さを有する、Ａｌ_ｘＧａ_１−ｘＮ（ここで、０．０＜ｘ≦０．１）層である請求項８〜１１のいずれか１項記載の化合物半導体装置。
13. 前記窒化物半導体のバッファ層が、１０ｎｍ〜２００ｎｍの範囲内の厚さを有する、Ｆｅを１×１０^１７ｃｍ^−３〜１×１０^１９ｃｍ^−３の範囲内の濃度で添加したＧａＮ層である請求項８〜１１のいずれか１項記載の化合物半導体装置。
14. 単結晶基板上に、ＡｌＮ層をエピタキシャル成長する工程と、
    前記ＡｌＮ層の上に窒化物半導体層をエピタキシャル成長する工程とを含み、
    前記ＡｌＮ層の成長条件が、前記単結晶基板と前記ＡｌＮ層間界面より、前記ＡｌＮ層と前記窒化物半導体層間界面の方が凹凸が大きくなる条件で成長することを特徴とする半導体エピタキシャル基板の製造方法。
15. 前記ＡｌＮ層の成長条件が、成長温度が１１００℃〜１２００℃、Ｖ／ＩＩＩ比が５００より大であることを特徴とする請求項１４記載の半導体エピタキシャル基板の製造方法。
16. 前記窒化物半導体層が、１０ｎｍ〜２００ｎｍの範囲内の厚さを有する、Ａｌ_ｘＧａ_１−ｘＮ（ここで、０．０＜ｘ≦０．１）層、または１０ｎｍ〜２００ｎｍの範囲内の厚さを有する、Ｆｅを１×１０^１７ｃｍ^−３〜１×１０^１９ｃｍ^−３の範囲内の濃度で添加したＧａＮ層である請求項１４または１５記載の半導体エピタキシャル基板の製造方法。
17. 前記窒化物半導体層の上に、デバイス層をエピタキシャル成長する工程、
    をさらに含む請求項１４〜１６のいずれか１項記載の半導体エピタキシャル基板の製造方法。
18. 単結晶基板上に、ＡｌＮ層をエピタキシャル成長する工程と、
    前記ＡｌＮ層の上に窒化物半導体層のバッファ層をエピタキシャル成長する工程と、
    前記バッファ層の上に窒化物半導体のチャネル層をエピタキシャル成長する工程と、
    前記チャネル層の上に窒化物半導体のキャリア供給層をエピタキシャル成長する工程と、
    前記キャリア供給層の上方にソース電極、ドレイン電極、およびゲート電極を形成する工程とを含み、
    前記ＡｌＮ層の成長条件が、前記単結晶基板と前記ＡｌＮ層間界面より、前記ＡｌＮ層と前記バッファ層間界面の方が凹凸が大きくなる条件で成長することを特徴とする化合物半導体装置の製造方法。
19. 前記ＡｌＮ層の成長条件が、成長温度１１００℃〜１２００℃、Ｖ／ＩＩＩ比５００より大であることを含む請求項１８記載の化合物半導体装置の製造方法。
20. 前記窒化物半導体のバッファ層が、１０ｎｍ〜２００ｎｍの範囲内の厚さを有する、Ａｌ_ｘＧａ_１−ｘＮ（ここで、０．０＜ｘ≦０．１）層、または１０ｎｍ〜２００ｎｍの範囲内の厚さを有する、Ｆｅを１×１０^１７ｃｍ^−３〜１×１０^１９ｃｍ^−３の範囲内の濃度で添加したＧａＮ層である請求項１８または１９記載の化合物半導体装置の製造方法。