JP2009021433A - 配線基板及びその製造方法 - Google Patents
配線基板及びその製造方法 Download PDFInfo
- Publication number
- JP2009021433A JP2009021433A JP2007183458A JP2007183458A JP2009021433A JP 2009021433 A JP2009021433 A JP 2009021433A JP 2007183458 A JP2007183458 A JP 2007183458A JP 2007183458 A JP2007183458 A JP 2007183458A JP 2009021433 A JP2009021433 A JP 2009021433A
- Authority
- JP
- Japan
- Prior art keywords
- hole
- conductive portion
- substrate
- side wall
- conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
【課題】貫通電極を備えた配線基板において、貫通孔側壁直下への応力集中を緩和すると共に、貫通孔側壁への応力を低減して、貫通電極と配線部との電気的な接続信頼性を向上させる配線基板を提供する。
【解決手段】本発明の配線基板１０は、基板１１の一方の面１１ａに配された第一導電部１３と、前記基板の他方の面１１ｂから前記第一導電部の少なくとも一部が露呈するように、前記基板内に設けられた貫通孔１４と、前記貫通孔内の側壁及び露呈された前記第一導電部を覆うとともに、前記基板の他方の面上を覆うように延びて配され、前記第一導電部と電気的に接続される第二導電部１５と、を少なくとも備える。この貫通孔は、その側壁が深さ方向に多面をなし、該貫通孔の底部において、前記第一導電部と接続される前記第二導電部の部分が、他の部分よりも厚くなっている。
【選択図】図１
【解決手段】本発明の配線基板１０は、基板１１の一方の面１１ａに配された第一導電部１３と、前記基板の他方の面１１ｂから前記第一導電部の少なくとも一部が露呈するように、前記基板内に設けられた貫通孔１４と、前記貫通孔内の側壁及び露呈された前記第一導電部を覆うとともに、前記基板の他方の面上を覆うように延びて配され、前記第一導電部と電気的に接続される第二導電部１５と、を少なくとも備える。この貫通孔は、その側壁が深さ方向に多面をなし、該貫通孔の底部において、前記第一導電部と接続される前記第二導電部の部分が、他の部分よりも厚くなっている。
【選択図】図１
Description
本発明は、配線基板及びその製造方法の仕様に係り、詳しくは、貫通電極を備えた半導体デバイスをウエハレベルパッケージで作製する際の貫通電極と導電部との電気的な接続信頼性を向上させる基板上の加工技術に関する。
近年、携帯電話機等の電子機器の高機能化が進み、これらの機器に用いられるＩＣやＬＳＩ等の電子デバイス、及びＯＥＩＣや光ピックアップ等の光デバイスにおいて、デバイス自体の小型化や高機能化を図るための開発が各所で進められている。たとえば、このようなデバイスを積層して設ける技術が提案されており、具体的には、何らかの機能素子が一方の面に設けられている基板に対し、該基板の一方の面から他方の面に貫通してなる貫通電極を用いる技術が挙げられる。
また、これらの基板の配線材料として、銅や銀等が次世代材料として期待されている。特に、銅は比抵抗が低いこと、エレクトロマイグレーション耐性がアルミニウム系合金に比べて高いこと、銀に比べて安価である等の理由により、最も期待され、配線材料として用いられている。
このような半導体デバイスを有する基板への貫通電極の形成方法としては、たとえば、図１０及び１１に示したような技術が知られている。
まず、図１０（ａ）に示すように、一方の面１１１ａに半導体デバイスが形成され、該半導体デバイス側に絶縁層１１２を介して第一導電部（以下、「電極部」という）１１３が配された基板１１１を準備し、該基板１１１の一方の面１１１ａに、前記第一導電部１１３を覆うように第一樹脂層１１６を配する。
次に、図１０（ｂ）に示すように、前記基板１１１の他方の面１１１ｂから前記絶縁層１１２の少なくとも一部が露呈するように、たとえばＲＩＥ法（Reactive Ion Etching：イオンエッチング法）によって第一微細孔１１４ａを形成する。
次いで、図１０（ｃ）に示すように、前記第一微細孔１１４ａの側面、及び前記基板１１１の他方の面１１１ｂを覆うように、たとえばＣＶＤ法（Cemical Vapor Deposition：化学的気相成長法)によって絶縁層１１７を配する。
さらに、図１１（ａ）に示すように、前記電極部１１３の少なくとも一部が露呈するように、たとえばＲＩＥ法（Reactive Ion Etching）によって前記絶縁層１１７に第二微細孔１１４ｂを形成する。
引き続き、図１１（ｂ）に示すように、前記第二微細孔１１４ｂ内の側面及び露呈された前記電極部１１３を覆うとともに、前記絶縁層１１７で覆われた前記第一微細孔１１４ａの側面、及び前記基板１１１の他方の面１１１ｂを覆うように、前記電極部１１３と電気的に接続される第二導電部（以下、「配線」という）１１５を配する。
その後、図１１（ｃ）に示すように、前記配線１１５を覆うように、封止樹脂層１１９を配する。
まず、図１０（ａ）に示すように、一方の面１１１ａに半導体デバイスが形成され、該半導体デバイス側に絶縁層１１２を介して第一導電部（以下、「電極部」という）１１３が配された基板１１１を準備し、該基板１１１の一方の面１１１ａに、前記第一導電部１１３を覆うように第一樹脂層１１６を配する。
次に、図１０（ｂ）に示すように、前記基板１１１の他方の面１１１ｂから前記絶縁層１１２の少なくとも一部が露呈するように、たとえばＲＩＥ法（Reactive Ion Etching：イオンエッチング法）によって第一微細孔１１４ａを形成する。
次いで、図１０（ｃ）に示すように、前記第一微細孔１１４ａの側面、及び前記基板１１１の他方の面１１１ｂを覆うように、たとえばＣＶＤ法（Cemical Vapor Deposition：化学的気相成長法)によって絶縁層１１７を配する。
さらに、図１１（ａ）に示すように、前記電極部１１３の少なくとも一部が露呈するように、たとえばＲＩＥ法（Reactive Ion Etching）によって前記絶縁層１１７に第二微細孔１１４ｂを形成する。
引き続き、図１１（ｂ）に示すように、前記第二微細孔１１４ｂ内の側面及び露呈された前記電極部１１３を覆うとともに、前記絶縁層１１７で覆われた前記第一微細孔１１４ａの側面、及び前記基板１１１の他方の面１１１ｂを覆うように、前記電極部１１３と電気的に接続される第二導電部（以下、「配線」という）１１５を配する。
その後、図１１（ｃ）に示すように、前記配線１１５を覆うように、封止樹脂層１１９を配する。
ゆえに、このように上記従来技術により形成された構造の貫通電極は、基板１１１に形成された第一微細孔１１４ａの側面と絶縁層１１２に形成された第二微細孔１１４ｂの側面とに亘って形成されている。
そのため、前記貫通電極は、二つの部材間に跨って形成されていることから、図１１（ｃ）において○で囲ったＡで示す貫通孔側壁直下部分に応力が集中し、配線１１５の剥がれや、絶縁層１１２へのクラック等を生じる虞があった。そこで、前記貫通孔側壁直下部分Ａに対する応力を緩和するために、貫通孔底部における配線１１５厚を厚くする必要がある。
また、貫通孔側壁への応力が大きい場合は、配線１１５の剥がれの原因となる。そこで、貫通孔側壁に対する応力を小さくするために、貫通孔側壁における配線１１５厚を薄くする必要がある。
そのため、前記貫通電極は、二つの部材間に跨って形成されていることから、図１１（ｃ）において○で囲ったＡで示す貫通孔側壁直下部分に応力が集中し、配線１１５の剥がれや、絶縁層１１２へのクラック等を生じる虞があった。そこで、前記貫通孔側壁直下部分Ａに対する応力を緩和するために、貫通孔底部における配線１１５厚を厚くする必要がある。
また、貫通孔側壁への応力が大きい場合は、配線１１５の剥がれの原因となる。そこで、貫通孔側壁に対する応力を小さくするために、貫通孔側壁における配線１１５厚を薄くする必要がある。
ところが、上記従来技術に示す構造の貫通電極の配線を、メッキプロセスを用いて形成する場合、貫通孔の内部（貫通孔底部や貫通孔側壁）における各々配線層のメッキ膜の成長は、拡散律速となるため、膜の成長が抑制される傾向にある。したがって、部分的に、貫通孔底部における配線層のメッキ厚を厚くしたり、貫通孔側壁における配線層のメッキ厚を薄くしたり、といった構造の配線を形成することはできなかった。
また、二つの部材間に跨って貫通電極が形成されることにより引き起こされる、貫通孔側壁直下部分に対する応力集中の課題を解消する手段として、図１２に示すように、一つの部材内に貫通電極を形成した構造の配線基板が提案されている。
この配線基板は、樹脂フィルムよりなる絶縁層を基材１２１とし、この基材１２１にテーパ状の貫通孔１２２を形成する。また、前記基材１２１における、表面１２１ａに配線層１２３、裏面１２１ｂに配線層１２４、および貫通孔１２２の内面１２２ａに導電層１２５を同時に形成する。そして、貫通孔１２２の小径側端部を、前記導電層１２５で閉止するという構造をしている（たとえば、特許文献１を参照）。
この配線基板は、樹脂フィルムよりなる絶縁層を基材１２１とし、この基材１２１にテーパ状の貫通孔１２２を形成する。また、前記基材１２１における、表面１２１ａに配線層１２３、裏面１２１ｂに配線層１２４、および貫通孔１２２の内面１２２ａに導電層１２５を同時に形成する。そして、貫通孔１２２の小径側端部を、前記導電層１２５で閉止するという構造をしている（たとえば、特許文献１を参照）。
つまり、特許文献１に記載の手段は、基材１２１に形成された貫通孔１２２の内面（側面）１２２ａだけに導電層１２５を形成することで、貫通電極を構成したものである。ゆえに、、貫通電極が二つの部材間に跨って形成されることがなく、貫通孔側壁直下部分に応力が集中することによる導電層１２５の剥がれや破損を解消することが可能となる。
ところが、特許文献１に記載の手段は、貫通孔の内面への導電層と、絶縁層の表裏両面への配線層の形成を同時に行なうものである。そのため、貫通電極を構成する貫通孔底部の配線厚と貫通孔側壁の配線厚は等しく、部分的に、貫通孔底部における配線層のメッキ厚を厚くしたり、貫通孔側壁における配線層のメッキ厚を薄くしたりすることができない。したがって、貫通孔側壁への応力を低減することができず、導電層と配線層との電気的な接続信頼性の面で好ましくないものであった。
ところが、特許文献１に記載の手段は、貫通孔の内面への導電層と、絶縁層の表裏両面への配線層の形成を同時に行なうものである。そのため、貫通電極を構成する貫通孔底部の配線厚と貫通孔側壁の配線厚は等しく、部分的に、貫通孔底部における配線層のメッキ厚を厚くしたり、貫通孔側壁における配線層のメッキ厚を薄くしたりすることができない。したがって、貫通孔側壁への応力を低減することができず、導電層と配線層との電気的な接続信頼性の面で好ましくないものであった。
また、図１３に、本発明者が、配線の厚さを３μｍ、５μｍ、１０μｍと変更した場合のシミュレーションにより求めた貫通孔内壁への応力分布を示す。図１３に示す結果より、貫通孔底部の配線厚を厚くするに従い、貫通孔側壁直下部分の応力が小さくなっていることがわかる。また、貫通孔側壁に対しては、配線厚を厚くするに従い、貫通孔側壁に対しての応力が大きくなっていることがわかる。
以上より、貫通孔底部の配線厚が薄い場合、貫通孔側壁直下部分に応力が集中しやすいため、貫通孔底部の配線厚は厚くすることが望ましい。また、貫通孔側壁に対する配線厚は薄くした方が、貫通孔側壁に対する応力は小さくなるため、貫通孔側壁の配線厚は薄くするといった構造とする必要がある。
しかしながら、部分的に、貫通孔底部の配線厚は厚くし、貫通孔側壁の配線厚は薄くするといった構造を有する配線基板は、今までのところ提案されていない。
特開２００１−７４６８号公報
以上より、貫通孔底部の配線厚が薄い場合、貫通孔側壁直下部分に応力が集中しやすいため、貫通孔底部の配線厚は厚くすることが望ましい。また、貫通孔側壁に対する配線厚は薄くした方が、貫通孔側壁に対する応力は小さくなるため、貫通孔側壁の配線厚は薄くするといった構造とする必要がある。
しかしながら、部分的に、貫通孔底部の配線厚は厚くし、貫通孔側壁の配線厚は薄くするといった構造を有する配線基板は、今までのところ提案されていない。
本発明は、上記事情に鑑みてなされたものであり、貫通電極を備えた配線基板において、貫通孔側壁直下への応力集中を緩和すると共に、貫通孔側壁への応力を低減して、貫通電極と配線部との電気的な接続信頼性を向上させた配線基板を提供することを第一の目的とする。
また、本発明は、ウエハレベルパッケージで作製する際の貫通電極と導電部との電気的な接続信頼性が向上した配線基板の製造方法を提供することを第二の目的とする。
また、本発明は、ウエハレベルパッケージで作製する際の貫通電極と導電部との電気的な接続信頼性が向上した配線基板の製造方法を提供することを第二の目的とする。
本発明の請求項１に係る配線基板は、基板の一方の面に配された第一導電部と、前記基板の他方の面から前記第一導電部の少なくとも一部が露呈するように、前記基板内に設けられた貫通孔と、前記貫通孔内の側壁及び露呈された前記第一導電部を覆うとともに、前記基板の他方の面上を覆うように延びて配され、前記第一導電部と電気的に接続される第二導電部と、を少なくとも備える配線基板において、前記貫通孔は、その側壁が深さ方向に多面をなし、該貫通孔の底部において、前記第一導電部と接続される前記第二導電部の部分が、他の部分よりも厚いことを特徴とする。
本発明の請求項２に係る配線基板は、請求項１において、前記貫通孔の側壁を構成する多面が、全て前記基板の内部に形成されていることを特徴とする。
本発明の請求項３に係る配線基板は、請求項１において、前記基板は、その一方の面と前記第一導電部との間に第一絶縁層を備え、前記貫通孔の側壁を構成する多面の一部が、前記第一絶縁層に形成されていることを特徴とする。
本発明の請求項４に係る配線基板の製造方法は、基板の一方の面に配された第一導電部と、前記基板の他方の面から前記第一導電部の少なくとも一部が露呈するように、前記基板内に設けられた貫通孔と、前記貫通孔内の側壁及び露呈された前記第一導電部を覆うとともに、前記基板の他方の面上を覆うように延びて配され、前記第一導電部と電気的に接続される第二導電部と、を少なくとも備え、前記貫通孔は、その側壁が深さ方向に多面をなし、該貫通孔の底部において、前記第一導電部と接続される前記第二導電部の部分が、他の部分よりも厚い配線基板の製造方法であって、基板の深さ方向に、側壁が多面をなす貫通孔を形成する工程Ａと、第一導電部と電気的に接続される部分が、他の部分よりも厚い第二導電部を形成する工程Ｂと、を少なくとも備え、前記工程Ａは、第一導電部を一方の面に配した基板を用い、該基板の他方の面から前記第一導電部の少なくとも一部が露呈するように、側壁を構成する一面ごとに孔部を形成し、前記工程Ｂは、前記貫通孔の底部が埋まるように、前記貫通孔内の側壁、前記第一導電部の露呈した部分、及び前記基板の他方の面上に第二導電部を配する、ことを特徴とする。
本発明の請求項１に係る配線基板は、基板の一方の面に配された第一導電部の少なくとも一部が前記基板の他方の面から露呈するように、前記基板内に設けられた貫通孔の側壁が深さ方向に多面をなし、さらに、前記貫通孔の底部において、前記貫通孔内の側壁及び露呈された前記第一導電部を覆う第二導電部において前記第一導電部と接続される部分が、他の部分よりも厚いことを有している。
ゆえに、前記貫通孔の側壁が深さ方向に多面をなすことによって、当該貫通孔の開孔径を、他方の面側より一方の面側を小さい構造とすることができる。しかも、前記貫通孔内の側壁及び露呈された前記第一導電部を覆うように第二導電部を配すると、前記第一導電部と電気的に接続される部分が、他の部分よりも厚く形成されるものとなる。その結果、応力が集中しやすい貫通孔側壁直下部分は、貫通孔底部の配線厚が貫通孔側壁の配線厚に比べて厚くなって貫通孔内部の応力を分散し、また、配線厚が薄くなった貫通孔側壁は、応力が小さくなって、貫通電極や配線部に剥がれや、これを覆うように配される絶縁膜（たとえば、ＳｉＯ２ 膜）のクラック等が生じる虞を低減することができる。
したがって、貫通電極を備えた配線基板において、貫通孔側壁直下への応力集中を緩和すると共に、貫通孔側壁への応力を低減して、貫通電極と配線部との電気的な接続信頼性を向上させた配線基板を提供することができる。
ゆえに、前記貫通孔の側壁が深さ方向に多面をなすことによって、当該貫通孔の開孔径を、他方の面側より一方の面側を小さい構造とすることができる。しかも、前記貫通孔内の側壁及び露呈された前記第一導電部を覆うように第二導電部を配すると、前記第一導電部と電気的に接続される部分が、他の部分よりも厚く形成されるものとなる。その結果、応力が集中しやすい貫通孔側壁直下部分は、貫通孔底部の配線厚が貫通孔側壁の配線厚に比べて厚くなって貫通孔内部の応力を分散し、また、配線厚が薄くなった貫通孔側壁は、応力が小さくなって、貫通電極や配線部に剥がれや、これを覆うように配される絶縁膜（たとえば、ＳｉＯ２ 膜）のクラック等が生じる虞を低減することができる。
したがって、貫通電極を備えた配線基板において、貫通孔側壁直下への応力集中を緩和すると共に、貫通孔側壁への応力を低減して、貫通電極と配線部との電気的な接続信頼性を向上させた配線基板を提供することができる。
本発明の請求項５に係る配線基板の製造方法は、第一導電部を一方の面に配した基板の他方の面から前記第一導電部の少なくとも一部が露呈するように、側壁を構成する一面ごとに孔部を形成することにより、前記基板の深さ方向に、側壁が多面をなす貫通孔を形成し、さらに、前記貫通孔の底部が埋まるように、前記貫通孔内の側壁、前記第一導電部の露呈した部分、及び前記基板の他方の面上に第二導電部を配することで、前記第一導電部と電気的に接続される部分が、他の部分よりも厚い前記第二導電部を形成するようにしている。ゆえに、基板の深さ方向に、側壁が多面をなす貫通孔を形成することができると共に、第一導電部と電気的に接続される部分が、他の部分よりも厚い第二導電部を形成することができる。
したがって、ウエハレベルパッケージで作製する際の貫通電極と導電部との電気的な接続信頼性が向上した配線基板の製造方法を容易に提供することができる。
したがって、ウエハレベルパッケージで作製する際の貫通電極と導電部との電気的な接続信頼性が向上した配線基板の製造方法を容易に提供することができる。
（第一実施形態）
以下、最良の形態に基づき、図面を参照して本発明の第一実施形態を説明する。
図１は、本発明に係る配線基板の一例を模式的に示す断面図である。また、図２は、貫通孔の底部のメッキ工程におけるメッキ膜の成長方向を説明する部分拡大図であり、図３は、本発明の貫通孔の構造の一例を説明する図である。なお、後述する他の実施形態においては、本実施形態と同様の構成部分については同じ符合を用い、その説明は省略することとし、特に説明しない限り同じであるものとする。
以下、最良の形態に基づき、図面を参照して本発明の第一実施形態を説明する。
図１は、本発明に係る配線基板の一例を模式的に示す断面図である。また、図２は、貫通孔の底部のメッキ工程におけるメッキ膜の成長方向を説明する部分拡大図であり、図３は、本発明の貫通孔の構造の一例を説明する図である。なお、後述する他の実施形態においては、本実施形態と同様の構成部分については同じ符合を用い、その説明は省略することとし、特に説明しない限り同じであるものとする。
本実施形態における配線基板１０は、図１乃至図３に示すとおり、基板１１の一方の面１１ａに配された第一導電部（電極部）１３と、前記基板１１の他方の面１１ｂから前記第一導電部１３の少なくとも一部が露呈するように、前記基板１１内に設けられた貫通孔１４と、前記貫通孔１４内の側壁及び露呈された前記第一導電部１３を覆うとともに、前記基板１１の他方の面１１ｂ上を覆うように延びて配され、前記第一導電部１３と電気的に接続される第二導電部１５と、を少なくとも備えている。
したがって、上記基板１１の他方の面１１ｂから一方の面１１ａに向かう貫通孔１４が形成され、この貫通孔１４に第二導電部１５が形成されることにより貫通電極１８が形成されている。
したがって、上記基板１１の他方の面１１ｂから一方の面１１ａに向かう貫通孔１４が形成され、この貫通孔１４に第二導電部１５が形成されることにより貫通電極１８が形成されている。
そして、本実施形態における配線基板１０では、前記貫通孔１４は、その側壁が深さ方向に多面をなし、さらに、前記貫通孔１４の側壁を構成する多面が、全て前記基板１１の内部に形成されていること、及び前記貫通孔１４の底部において、前記第一導電部１３と接続される前記第二導電部１５の部分が、他の部分よりも厚いことを特徴とする。
したがって、本実施形態では、前記第二導電部１５を前記貫通孔１４底部にて厚くし、該貫通孔１４の底部における貫通孔１４側壁直下の応力集中を緩和すると共に、貫通孔１４側壁の前記第二導電部１５を薄くし、該貫通孔１４側壁への応力を低減する構造としている。
したがって、本実施形態では、前記第二導電部１５を前記貫通孔１４底部にて厚くし、該貫通孔１４の底部における貫通孔１４側壁直下の応力集中を緩和すると共に、貫通孔１４側壁の前記第二導電部１５を薄くし、該貫通孔１４側壁への応力を低減する構造としている。
すなわち、貫通孔１４の底部における開孔径が、第二導電部１５の厚さに比べて十分に大きい場合、前記底部の第二導電部１５の厚さを厚くし、貫通孔１４側壁の第二導電部１５の厚さを薄くすることは構造上困難である。
そこで本発明では、貫通孔１４の底部における開孔径の大きさを第二導電部１５の厚さに近い寸法、たとえば第二導電部１５の厚さの１〜３倍にし、図２において矢印で示すように、たとえば第二導電部１５をメッキ膜で形成した場合、メッキ工程におけるメッキ膜の成長方向を利用することで、貫通孔１４の底部のみメッキ充填し、第二導電部１５の厚さを厚くすることを提案する。
そこで本発明では、貫通孔１４の底部における開孔径の大きさを第二導電部１５の厚さに近い寸法、たとえば第二導電部１５の厚さの１〜３倍にし、図２において矢印で示すように、たとえば第二導電部１５をメッキ膜で形成した場合、メッキ工程におけるメッキ膜の成長方向を利用することで、貫通孔１４の底部のみメッキ充填し、第二導電部１５の厚さを厚くすることを提案する。
ここで、本発明は貫通孔１４内部における第二導電部１５のメッキ膜の成長がほぼ均一であるときにのみ適用できるものであるため、貫通孔１４開口部となる基板１１の一方の面１１ａ側の径が、貫通孔１４の底部となる基板１１の他方の面１１ｂ側の径と比べ近い（アスペクト比が大きい）場合、第二導電部１５のメッキ膜は貫通孔１４開口部と基板１１の一方の面１１ａばかりに成長してしまう。
したがって、図３に示すように、貫通孔１４の開孔径は、貫通孔１４の底部となる基板１１の他方の面１１ｂ側の径ｗ１より、開口部となる基板１１の一方の面１１ａ側の径ｗ２を大きくしたほうが良い。これにより、前記基板１１の他方の面１１ｂ上を覆う第二導電部１５のメッキ膜の厚さｔ１や、基板１１内に設けられた貫通孔１４を覆う第二導電部１５のメッキ膜の厚さｔ２に比べて、貫通孔１４の底部における第二導電部１５のメッキ膜の厚さｔ３を厚くすることができる。その結果、貫通孔１４側壁直下の応力集中を緩和すると共に、貫通孔１４側壁への応力を低減し、貫通電極１８（第二導電部１５）の剥がれや破壊ひいては断線等の損傷を防止して、貫通電極１８における電気的な接続信頼性が向上することができる。
したがって、図３に示すように、貫通孔１４の開孔径は、貫通孔１４の底部となる基板１１の他方の面１１ｂ側の径ｗ１より、開口部となる基板１１の一方の面１１ａ側の径ｗ２を大きくしたほうが良い。これにより、前記基板１１の他方の面１１ｂ上を覆う第二導電部１５のメッキ膜の厚さｔ１や、基板１１内に設けられた貫通孔１４を覆う第二導電部１５のメッキ膜の厚さｔ２に比べて、貫通孔１４の底部における第二導電部１５のメッキ膜の厚さｔ３を厚くすることができる。その結果、貫通孔１４側壁直下の応力集中を緩和すると共に、貫通孔１４側壁への応力を低減し、貫通電極１８（第二導電部１５）の剥がれや破壊ひいては断線等の損傷を防止して、貫通電極１８における電気的な接続信頼性が向上することができる。
基板１１は、たとえばＳｉウェハに代表される半導体基材の他に、ガラス基材、セラミック基材等、絶縁性の硬質材料からなる。基板１１の厚さは、たとえば数百μｍ程度である。
第一導電部（電極部）１３は、露呈部が通孔１４の一方の面１１ａ側から孔内に露呈するように設けられ、貫通電極１８を構成する第二導電部１５と電気的に接続される。
また、第一導電部１３は、前記基板１１の一方の面側に形成された半導体デバイスに電気的に接続されている。第一導電部１３の材料としては、たとえばアルミニウム（Ａｌ）や銅（Ｃｕ）、アルミニウム−シリコン（Ａｌ−Ｓｉ）合金、アルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）合金等の導電性に優れる材料が好適に用いられる。この第一導電部１３は、たとえばスパッタ法により形成することができる。
また、第一導電部１３は、前記基板１１の一方の面側に形成された半導体デバイスに電気的に接続されている。第一導電部１３の材料としては、たとえばアルミニウム（Ａｌ）や銅（Ｃｕ）、アルミニウム−シリコン（Ａｌ−Ｓｉ）合金、アルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）合金等の導電性に優れる材料が好適に用いられる。この第一導電部１３は、たとえばスパッタ法により形成することができる。
貫通孔１４は、基板１１において、他方の面１１ｂから前記第一導電部１３の少なくとも一部が孔内に露呈するように、基板１１内に開けられてなる。貫通孔１４の側面を構成する多面の数は、特に限定されない。この貫通孔１４の形成には、ＲＩＥ等のドライエッチング法を用いることができる。また、貫通孔１４の一方の面１１ａ側の径は、たとえば１０〜５０μｍであり、他方の面１１ｂ側の径は、たとえば５０〜３００μｍである。さらに、基板１１上に設けられる貫通孔１４の数は、特に限定されない。
第二導電部１５は、貫通孔１４内の側面の少なくとも一部に配されることにより、導電体として有効に働く。
図１の断面図に示す例では、第二導電部１５は、側面の全体を覆うように配されているが、これには限定されない。また、第二導電部１５は、第一導電部１３との密着性に優れるとともに、第二導電部１５を構成する元素が第一導電部１３や基板１１内に拡散しない材料を用いれば、さらに望ましい。たとえば、Ａｌ、Ｃｕ、Ｎｉ、Ａｕ等の金属材料を用いれば、導電性や第一導電部１３との密着性等の点で好ましい。この第二導電部１５は、たとえばメッキ法により形成することができる。
図１の断面図に示す例では、第二導電部１５は、側面の全体を覆うように配されているが、これには限定されない。また、第二導電部１５は、第一導電部１３との密着性に優れるとともに、第二導電部１５を構成する元素が第一導電部１３や基板１１内に拡散しない材料を用いれば、さらに望ましい。たとえば、Ａｌ、Ｃｕ、Ｎｉ、Ａｕ等の金属材料を用いれば、導電性や第一導電部１３との密着性等の点で好ましい。この第二導電部１５は、たとえばメッキ法により形成することができる。
表面保護層１６は、前記一方の面１１ａと前記第一導電部（電極部）１３を覆うように備えられ、表面保護層１６をなす材料としては、たとえばエポキシ、シリコーン、ポリイミド、アクリル等の樹脂を挙げることができる。この表面保護層１６の形成には、たとえば真空印刷、フィルムのラミネート、スピンコート等の製法を用いることができる。
次に、以上のような構成による配線基板１０の製造方法を説明する。図４は、その製造方法を段階的に示す説明図である。
本発明に係る各実施形態の配線基板の製造方法は、基板の深さ方向に、側壁が多面をなす貫通孔を形成する工程Ａと、第一導電部と電気的に接続される部分が、他の部分よりも厚い第二導電部を形成する工程Ｂと、を少なくとも備え、前記工程Ａは、第一導電部を一方の面に配した基板を用い、該基板の他方の面から前記第一導電部の少なくとも一部が露呈するように、側壁を構成する一面ごとに孔部を形成し、前記工程Ｂは、前記貫通孔の底部が埋まるように、前記貫通孔内の側壁、前記第一導電部の露呈した部分、及び前記基板の他方の面上に第二導電部を配する、ことを特徴とする。
本発明に係る各実施形態の配線基板の製造方法は、基板の深さ方向に、側壁が多面をなす貫通孔を形成する工程Ａと、第一導電部と電気的に接続される部分が、他の部分よりも厚い第二導電部を形成する工程Ｂと、を少なくとも備え、前記工程Ａは、第一導電部を一方の面に配した基板を用い、該基板の他方の面から前記第一導電部の少なくとも一部が露呈するように、側壁を構成する一面ごとに孔部を形成し、前記工程Ｂは、前記貫通孔の底部が埋まるように、前記貫通孔内の側壁、前記第一導電部の露呈した部分、及び前記基板の他方の面上に第二導電部を配する、ことを特徴とする。
本実施形態に係る配線基板１０では、第二導電部１５をメッキ法により形成する手法を採る。
具体的な実施例として、ウエハレベルパッケージでの貫通電極形成例を示す。
まず、前記配線基板１０の製造にあたっては、図４（ａ）に示すように、一方の面１１ａに半導体デバイスが形成され、該一方の面１１ａ上に設けられた配線部（不図示）を介して接続される第一導電部（電極部）１３（Ｉ／Ｏパッド）が配された絶縁性の基板１１を準備し、前記第一導電部１３を覆うように表面保護層１６を配する。第一導電部１３としては、たとえばＡｌパッドが用いられる。
具体的な実施例として、ウエハレベルパッケージでの貫通電極形成例を示す。
まず、前記配線基板１０の製造にあたっては、図４（ａ）に示すように、一方の面１１ａに半導体デバイスが形成され、該一方の面１１ａ上に設けられた配線部（不図示）を介して接続される第一導電部（電極部）１３（Ｉ／Ｏパッド）が配された絶縁性の基板１１を準備し、前記第一導電部１３を覆うように表面保護層１６を配する。第一導電部１３としては、たとえばＡｌパッドが用いられる。
次に、図４（ｂ）に示すように、前記基板１１の他方の面１１ｂから一方の面１１ａ側の前記第一導電部１３向かって第一微細孔１４ａを形成する。この第一微細孔１４ａは、側壁を構成する一面を形成するものである。
第一微細孔１４ａの形成には、ドライエッチング、ＤＲＩＥ（Ｄｅｅｐ−ＲＩＥ）、レーザ加工、ＰＡＥＣＥ（光アシスト電解エッチング）等の方法を用いることができる。
第一微細孔１４ａの形成には、ドライエッチング、ＤＲＩＥ（Ｄｅｅｐ−ＲＩＥ）、レーザ加工、ＰＡＥＣＥ（光アシスト電解エッチング）等の方法を用いることができる。
さらに、図４（ｃ）に示すように、前記第一微細孔１４ａに続けて、前記第一導電部１３の少なくとも一部が露呈するように、前記第一微細孔１４ａとは側面の傾斜角度が異なる第二微細孔１４ｂを形成する。この第二微細孔１４ｂは、側壁を構成する他面を形成するものであり、この第一微細孔１４ａと第二微細孔１４ｂにより、基板の深さ方向に、側壁が多面をなす貫通孔１４が構成される。この該貫通孔１４は、基板１１の他方の面１１ｂ側の径より、開口部となる基板１１の一方の面１１ａ側の径が大きく形成されている。
第二微細孔１４ｂの形成には、第一微細孔１４ａと同様に、ドライエッチング、ＤＲＩＥ（Ｄｅｅｐ−ＲＩＥ）、レーザ加工、ＰＡＥＣＥ（光アシスト電解エッチング）等の方法を用いることができる。
第二微細孔１４ｂの形成には、第一微細孔１４ａと同様に、ドライエッチング、ＤＲＩＥ（Ｄｅｅｐ−ＲＩＥ）、レーザ加工、ＰＡＥＣＥ（光アシスト電解エッチング）等の方法を用いることができる。
そして、前記貫通孔１４の底部が埋まるように、前記第二微細孔１４ｂ内の側壁及び露呈された前記第一導電部１３を覆うとともに、前記基板１１の他方の面１１ｂを覆うように、前記第一導電部１３と電気的に接続される第二導電部１５を配することにより、図１に示すように、第一導電部１３と電気的に接続される部分が、他の部分よりも厚い貫通電極１８を備える配線基板１０を構成することができる。
このような製造方法では、貫通孔底部の配線厚が貫通孔側壁の配線厚に比べて厚くなって貫通孔内部の応力を分散し、また、配線厚が薄くなった貫通孔側壁に対する応力は低減されて、ウエハレベルパッケージで作製する際の貫通電極と導電部との電気的な接続信頼性が向上した配線基板の製造方法を容易に提供することができる。
（第二実施形態）
次に、本発明の第二実施形態を、図面を参照して説明する。
図５は、本発明に係る配線基板の他の一例を模式的に示す断面図である。
本実施形態における配線基板２０は、図５に示すとおり、基板２１の一方の面２１ａに配された第一導電部（電極部）１３と、前記基板２１の他方の面２１ｂから前記第一導電部１３の少なくとも一部が露呈するように、前記基板２１内に設けられた貫通孔２４と、前記貫通孔２４内の側壁及び露呈された前記第一導電部１３を覆うとともに、前記基板２１の他方の面２１ｂ上を覆うように延びて配され、前記第一導電部１３と電気的に接続される第二導電部２５と、を少なくとも備えている。
したがって、上記基板２１の他方の面２１ｂから一方の面２１ａに向かう貫通孔２４が形成され、この貫通孔２４に第二導電部２５が形成されることにより貫通電極２８が形成されている。
次に、本発明の第二実施形態を、図面を参照して説明する。
図５は、本発明に係る配線基板の他の一例を模式的に示す断面図である。
本実施形態における配線基板２０は、図５に示すとおり、基板２１の一方の面２１ａに配された第一導電部（電極部）１３と、前記基板２１の他方の面２１ｂから前記第一導電部１３の少なくとも一部が露呈するように、前記基板２１内に設けられた貫通孔２４と、前記貫通孔２４内の側壁及び露呈された前記第一導電部１３を覆うとともに、前記基板２１の他方の面２１ｂ上を覆うように延びて配され、前記第一導電部１３と電気的に接続される第二導電部２５と、を少なくとも備えている。
したがって、上記基板２１の他方の面２１ｂから一方の面２１ａに向かう貫通孔２４が形成され、この貫通孔２４に第二導電部２５が形成されることにより貫通電極２８が形成されている。
そして、本実施形態における配線基板２０では、前記貫通孔２４は、その側壁が深さ方向に多面をなし、該貫通孔２４の側壁を構成する多面の一部が、後述する第一絶縁層２２に形成されていること、及び該貫通孔２４の底部において、前記第一導電部１３と接続される前記第二導電部２５の部分が、他の部分よりも厚いことを特徴とする。
したがって、本実施形態においても、前記第二導電部２５を前記貫通孔２４底部にて厚くし、該貫通孔２４の底部における貫通孔２４側壁直下の応力集中を緩和すると共に、貫通孔２４側壁の前記第二導電部２５を薄くし、該貫通孔２４側壁への応力を低減する構造としている。
したがって、本実施形態においても、前記第二導電部２５を前記貫通孔２４底部にて厚くし、該貫通孔２４の底部における貫通孔２４側壁直下の応力集中を緩和すると共に、貫通孔２４側壁の前記第二導電部２５を薄くし、該貫通孔２４側壁への応力を低減する構造としている。
基板２１は、たとえばシリコン（Ｓｉ）等からなる半導体基材や、ガラス基材、セラミック基材等、絶縁性の硬質材料からなる。基板２１の厚さは、たとえば数百μｍ程度である。
図５に示す例では、基板２１をＳｉ等の半導体基材から構成し、基板２１の一方の面２１ａが絶縁化された領域をなすように第一絶縁層２２を配して構成されている。
図５に示す例では、基板２１をＳｉ等の半導体基材から構成し、基板２１の一方の面２１ａが絶縁化された領域をなすように第一絶縁層２２を配して構成されている。
第一絶縁層２２は、たとえばＳｉＯ２ やＳｉＮからなり、その厚さは、たとえば０．５〜６μｍとすると良い。第一絶縁層２２の成膜法としてはＣＶＤ等が、エッチング法としてはＲＩＥ等のドライエッチングが、それぞれ好適に用いられる。前記第一導電部１３と整合する位置に開口部（不図示）を形成し、前記第一絶縁層２２を介して前記第一導電部１３と電気的に接続する。この第一絶縁層２２は、厚さが厚いほど、貫通孔２４底部において第一導電部１３と接続される部分の前記第二導電部２５の厚さを厚くすることができる。
貫通孔２４は、基板２１において、他方の面２１ｂから前記第一導電部１３の少なくとも一部が孔内に露呈するように、前記基板２１の内部と前記第一絶縁層２２に開けられてなる。貫通孔２４の側面を構成する多面の数は、特に限定されない。この貫通孔２４の形成には、ＲＩＥ等のドライエッチング法を用いることができる。また、貫通孔２４の一方の面２１ａ側の径は、たとえば１０〜５０μｍであり、他方の面２１ｂ側の径は、たとえば５０〜３００μｍである。さらに、基板２２上に設けられる貫通孔２４の数は、特に限定されない。
その際、基板（たとえば、Ｓｉ等）のエッチングには、ＳＦ系やＣＦ系のプロセスガスを用いたＲＩＥ法が、絶縁膜（たとえば、ＳｉＯ２ やＳｉＮ）のエッチングには、ＣＦ系のプロセスガスを用いたＲＩＥ法が、それぞれ好適に用いられる。
その際、基板（たとえば、Ｓｉ等）のエッチングには、ＳＦ系やＣＦ系のプロセスガスを用いたＲＩＥ法が、絶縁膜（たとえば、ＳｉＯ２ やＳｉＮ）のエッチングには、ＣＦ系のプロセスガスを用いたＲＩＥ法が、それぞれ好適に用いられる。
第二導電部２５は、貫通孔２４内の側面の少なくとも一部に配されることにより、導電体として有効に働く。
図５の断面図に示す例では、第二導電部２５は、側面の全体を覆うように配されているが、これには限定されない。また、第二導電部２５は、第一導電部１３との密着性に優れるとともに、第二導電部２５を構成する元素が第一導電部１３や基板２１内に拡散しない材料を用いれば、さらに望ましい。たとえば、Ａｌ、Ｃｕ、Ｎｉ、Ａｕ等の金属材料を用いれば、導電性や第一導電部１３との密着性等の点で好ましい。この第二導電部２５は、たとえばメッキ法により形成することができる。
図５の断面図に示す例では、第二導電部２５は、側面の全体を覆うように配されているが、これには限定されない。また、第二導電部２５は、第一導電部１３との密着性に優れるとともに、第二導電部２５を構成する元素が第一導電部１３や基板２１内に拡散しない材料を用いれば、さらに望ましい。たとえば、Ａｌ、Ｃｕ、Ｎｉ、Ａｕ等の金属材料を用いれば、導電性や第一導電部１３との密着性等の点で好ましい。この第二導電部２５は、たとえばメッキ法により形成することができる。
次に、以上のような構成による配線基板２０の製造方法を説明する。図６は、その製造方法を段階的に示す説明図である。
本実施形態に係る配線基板２０では、第二導電部２５をメッキ法により形成する手法を採る。
具体的な実施例として、ウエハレベルパッケージでの貫通電極形成例を示す。
まず、前記配線基板２０の製造にあたっては、図６（ａ）に示すように、一方の面２１ａに半導体デバイスが形成され、該一方の面２１ａ上に設けられた配線部（不図示）と第一絶縁層２２を介して接続される第一導電部（電極部）１３（Ｉ／Ｏパッド）が配された半導体基板２１を準備し、前記第一導電部１３を覆うように表面保護層１６を配する。第一導電部１３としては、たとえばＡｌ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕ、等が用いられる。
本実施形態に係る配線基板２０では、第二導電部２５をメッキ法により形成する手法を採る。
具体的な実施例として、ウエハレベルパッケージでの貫通電極形成例を示す。
まず、前記配線基板２０の製造にあたっては、図６（ａ）に示すように、一方の面２１ａに半導体デバイスが形成され、該一方の面２１ａ上に設けられた配線部（不図示）と第一絶縁層２２を介して接続される第一導電部（電極部）１３（Ｉ／Ｏパッド）が配された半導体基板２１を準備し、前記第一導電部１３を覆うように表面保護層１６を配する。第一導電部１３としては、たとえばＡｌ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕ、等が用いられる。
次に、図６（ｂ）に示すように、前記基板２１の他方の面２１ｂから一方の面２１ａ側の前記第一導電部１３向かって、前記第一絶縁層２２の少なくとも一部が露呈するように、第一微細孔２４ａを形成する。この第一微細孔２４ａは、側壁を構成する一面を形成するものである。
第一微細孔２４ａの形成には、ドライエッチング、ＤＲＩＥ（Ｄｅｅｐ−ＲＩＥ）、レーザ加工、ＰＡＥＣＥ（光アシスト電解エッチング）等の方法を用いることができる。
第一微細孔２４ａの形成には、ドライエッチング、ＤＲＩＥ（Ｄｅｅｐ−ＲＩＥ）、レーザ加工、ＰＡＥＣＥ（光アシスト電解エッチング）等の方法を用いることができる。
さらに、図６（ｃ）に示すように、前記第一微細孔２４ａの底部を覆う、露呈した第一絶縁層２２を除去し、前記第一導電部１３の少なくとも一部が露呈するように、前記第一微細孔２４ａとは側面の傾斜角度が異なる第二微細孔２４ｂを前記第一絶縁層２２に形成する。この第二微細孔２４ｂも、側壁を構成する一面を形成するものであり、この第一微細孔２４ａと第二微細孔２４ｂにより、基板の深さ方向に、側壁が多面をなす貫通孔２４が構成される。この該貫通孔２４は、基板２１の他方の面２１ｂ側の径より、開口部となる基板２１の一方の面２１ａ側の径が大きく形成されている。この第二微細孔２４ｂは、基板２１の一方の面に対する傾斜角度が垂直に近づけて形成すると、貫通孔２４底部において第一導電部１３と接続される部分の前記第二導電部２５の厚さを厚くすることができるので好ましい。
第二微細孔２４ｂの形成には、ＲＩＥ等のドライエッチングが好適に用いられる。
第二微細孔２４ｂの形成には、ＲＩＥ等のドライエッチングが好適に用いられる。
そして、前記貫通孔２４の底部が埋まるように、前記第二微細孔２４ｂ内の側壁及び露呈された前記第一導電部１３を覆うとともに、前記第一微細孔２４ａ内の側壁、前記基板２１の他方の面２１ｂを覆うように、前記第一導電部１３と電気的に接続される第二導電部２５を配することにより、図５に示すように、第一導電部１３と電気的に接続される部分が、他の部分よりも厚い貫通電極２８を備える配線基板２０を構成することができる。
このような製造方法によって、貫通孔底部の配線厚が貫通孔側壁の配線厚に比べて厚くなって貫通孔内部の応力を分散し、また、配線厚が薄くなった貫通孔側壁に対する応力は低減されて、ウエハレベルパッケージで作製する際の貫通電極と導電部との電気的な接続信頼性が向上した配線基板の製造方法を容易に提供することができる。
（第三実施形態）
次に、本発明の第三実施形態を、図面を参照して説明する。
図７は、本発明に係る配線基板の他の一例を模式的に示す断面図である。
本実施形態における配線基板３０は、図７に示すとおり、基板３１の一方の面３１ａに配された第一導電部（電極部）１３と、前記基板３１の他方の面３１ｂから前記第一導電部１３の少なくとも一部が露呈するように、前記基板３１内に設けられた貫通孔３４と、前記貫通孔３４内の側壁及び露呈された前記第一導電部１３を覆うとともに、前記基板３１の他方の面３１ｂ上を覆うように延びて配され、前記第一導電部１３と電気的に接続される第二導電部３５と、を少なくとも備えている。
したがって、上記基板３１の他方の面３１ｂから一方の面３１ａに向かう貫通孔３４が形成され、この貫通孔３４に第二導電部３５が形成されることにより貫通電極３８が形成されている。
次に、本発明の第三実施形態を、図面を参照して説明する。
図７は、本発明に係る配線基板の他の一例を模式的に示す断面図である。
本実施形態における配線基板３０は、図７に示すとおり、基板３１の一方の面３１ａに配された第一導電部（電極部）１３と、前記基板３１の他方の面３１ｂから前記第一導電部１３の少なくとも一部が露呈するように、前記基板３１内に設けられた貫通孔３４と、前記貫通孔３４内の側壁及び露呈された前記第一導電部１３を覆うとともに、前記基板３１の他方の面３１ｂ上を覆うように延びて配され、前記第一導電部１３と電気的に接続される第二導電部３５と、を少なくとも備えている。
したがって、上記基板３１の他方の面３１ｂから一方の面３１ａに向かう貫通孔３４が形成され、この貫通孔３４に第二導電部３５が形成されることにより貫通電極３８が形成されている。
そして、本実施形態における配線基板３０では、前記貫通孔３４は、その側壁が深さ方向に多面をなし、該貫通孔３４の側壁を構成する多面の一部が、後述する第一絶縁層２２に形成されると共に、該貫通孔３４の側壁を構成する多面に第二絶縁層３７を備え、前記第一絶縁層２２は、前記第二絶縁層３７よりも厚いこと、及び該貫通孔３４の底部において、前記第一導電部１３と接続される前記第二導電部３５の部分が、他の部分よりも厚いことを特徴とする。
したがって、本実施形態においても、前記第二導電部３５を前記貫通孔３４底部にて厚くし、該貫通孔３４の底部における貫通孔３４側壁直下の応力集中を緩和すると共に、貫通孔３４側壁の前記第二導電部３５を薄くし、該貫通孔３４側壁への応力を低減する構造としている。
したがって、本実施形態においても、前記第二導電部３５を前記貫通孔３４底部にて厚くし、該貫通孔３４の底部における貫通孔３４側壁直下の応力集中を緩和すると共に、貫通孔３４側壁の前記第二導電部３５を薄くし、該貫通孔３４側壁への応力を低減する構造としている。
基板３１は、たとえばシリコン（Ｓｉ）等からなる半導体基材や、ガラス基材、セラミック基材等、絶縁性の硬質材料からなる。基板３１の厚さは、たとえば数百μｍ程度である。
図７に示す例では、基板３１をＳｉ等の半導体基材から構成し、基板３１の一方の面３１ａが絶縁化された領域をなすように第一絶縁層３２を配し、前記貫通孔３４の内側面及び前記基板３１の他方の面３１ｂ上が絶縁化された領域をなすように、貫通孔３４と第二導電部３５との間に第二絶縁層３７を配すことで、基板３１と第二導電部３５とを電気的に絶縁した構成としている。
図７に示す例では、基板３１をＳｉ等の半導体基材から構成し、基板３１の一方の面３１ａが絶縁化された領域をなすように第一絶縁層３２を配し、前記貫通孔３４の内側面及び前記基板３１の他方の面３１ｂ上が絶縁化された領域をなすように、貫通孔３４と第二導電部３５との間に第二絶縁層３７を配すことで、基板３１と第二導電部３５とを電気的に絶縁した構成としている。
貫通孔３４は、基板３１において、他方の面３１ｂから前記第一導電部１３の少なくとも一部が孔内に露呈するように、前記基板３１の内部と前記第一絶縁層２２に開けられてなる。貫通孔３４の側面を構成する多面の数は、特に限定されない。この貫通孔３４の形成には、ＲＩＥ等のドライエッチング法を用いることができる。また、貫通孔３４の一方の面３１ａ側の径は、たとえば１０〜５０μｍであり、他方の面３１ｂ側の径は、たとえば５０〜３００μｍである。さらに、基板３２上に設けられる貫通孔３４の数は、特に限定されない。
第二導電部３５は、貫通孔３４内の側面の少なくとも一部に配されることにより、導電体として有効に働く。
図７の断面図に示す例では、第二導電部３５は、側面の全体を覆うように配されているが、これには限定されない。また、第二導電部３５は、第一導電部１３との密着性に優れるとともに、第二導電部３５を構成する元素が第一導電部１３や基板３１内に拡散しない材料を用いれば、さらに望ましい。たとえば、Ａｌ、Ｃｕ、Ｎｉ、Ａｕ等の金属材料を用いれば、導電性や第一導電部１３との密着性等の点で好ましい。この第二導電部３５は、たとえばメッキ法により形成することができる。
図７の断面図に示す例では、第二導電部３５は、側面の全体を覆うように配されているが、これには限定されない。また、第二導電部３５は、第一導電部１３との密着性に優れるとともに、第二導電部３５を構成する元素が第一導電部１３や基板３１内に拡散しない材料を用いれば、さらに望ましい。たとえば、Ａｌ、Ｃｕ、Ｎｉ、Ａｕ等の金属材料を用いれば、導電性や第一導電部１３との密着性等の点で好ましい。この第二導電部３５は、たとえばメッキ法により形成することができる。
第二絶縁層３７は、たとえばＳｉＯ２ やＳｉＮ等からなり、その厚さは、たとえば０．５〜３μｍの範囲が好ましい。この第二絶縁層３７は、たとえばＣＶＤ法等により形成することができる。
次に、以上のような構成による配線基板３０の製造方法を説明する。図８は、その製造方法を段階的に示す説明図である。
本実施形態に係る配線基板３０では、第二導電部３５をメッキ法により形成する手法を採る。
具体的な実施例として、ウエハレベルパッケージでの貫通電極形成例を示す。
まず、前記配線基板３０の製造にあたっては、図８（ａ）に示すように、一方の面３１ａに半導体デバイスが形成され、該一方の面３１ａ上に設けられた配線部（不図示）と第一絶縁層２２を介して接続される第一導電部（電極部）１３（Ｉ／Ｏパッド）が配された半導体基板３１を準備し、前記第一導電部１３を覆うように表面保護層１６を配する。第一導電部１３としては、たとえばＡｌパッドが用いられる。
本実施形態に係る配線基板３０では、第二導電部３５をメッキ法により形成する手法を採る。
具体的な実施例として、ウエハレベルパッケージでの貫通電極形成例を示す。
まず、前記配線基板３０の製造にあたっては、図８（ａ）に示すように、一方の面３１ａに半導体デバイスが形成され、該一方の面３１ａ上に設けられた配線部（不図示）と第一絶縁層２２を介して接続される第一導電部（電極部）１３（Ｉ／Ｏパッド）が配された半導体基板３１を準備し、前記第一導電部１３を覆うように表面保護層１６を配する。第一導電部１３としては、たとえばＡｌパッドが用いられる。
次に、図８（ｂ）に示すように、前記基板３１の他方の面３１ｂから一方の面３１ａ側の前記第一導電部１３向かって、前記第一絶縁層２２の少なくとも一部が露呈するように、第一微細孔３４ａを形成する。この第一微細孔３４ａは、側壁を構成する一面を形成するものである。
第一微細孔３４ａの形成には、ドライエッチング、ＤＲＩＥ（Ｄｅｅｐ−ＲＩＥ）、レーザ加工、ＰＡＥＣＥ（光アシスト電解エッチング）等の方法を用いることができる。
第一微細孔３４ａの形成には、ドライエッチング、ＤＲＩＥ（Ｄｅｅｐ−ＲＩＥ）、レーザ加工、ＰＡＥＣＥ（光アシスト電解エッチング）等の方法を用いることができる。
引き続き、図８（ｃ）に示すように、第一微細孔３４ａ内の側面及び基板３１の他方の面３１ｂを覆うように、第二絶縁層３７を配する。
この第二絶縁層３７の形成には、たとえばＳｉＯ２ をプラズマＣＶＤ等の方法を用いることができる。第二絶縁層３７の形成においては、第一微細孔３４ａの底部（すなわち、露呈した第一絶縁層２２部分）も第二絶縁層３７によって覆われることになってしまうので、第一微細孔３４ａの底部を覆う第二絶縁層３７を除去する。第二絶縁層３７の除去は、たとえばドライプロセスによる異方性エッチングを用いることができる。第二絶縁層３７のエッチングは、イオン性の高いエッチング（ＲＩＥ）で行うことが一般的だが、物理的にイオンを照射するようなイオンミリングや、逆スパッタのような方法も使用可能である。
この第二絶縁層３７の形成には、たとえばＳｉＯ２ をプラズマＣＶＤ等の方法を用いることができる。第二絶縁層３７の形成においては、第一微細孔３４ａの底部（すなわち、露呈した第一絶縁層２２部分）も第二絶縁層３７によって覆われることになってしまうので、第一微細孔３４ａの底部を覆う第二絶縁層３７を除去する。第二絶縁層３７の除去は、たとえばドライプロセスによる異方性エッチングを用いることができる。第二絶縁層３７のエッチングは、イオン性の高いエッチング（ＲＩＥ）で行うことが一般的だが、物理的にイオンを照射するようなイオンミリングや、逆スパッタのような方法も使用可能である。
ここで、ドライプロセスの異方性エッチングを用い、導通および絶縁を確保する原理について、より詳細に説明する。
＜第二絶縁層の成膜の選択比＞
基板３１の他方の面３１ｂを覆うように第二絶縁層３７を形成した場合、この第二絶縁層３７の膜厚は、基板３１の他方の面３１ｂを覆う部分が最も厚くなり、第一微細孔３４ａの内側面においては他方の面３１ｂから見て深い位置になるほど薄くなる傾向にある。その結果、第一微細孔３４ａの底部を覆う第二絶縁層３７の膜厚は、極めて薄いか、あるいは殆どゼロ（被覆されていない）の状態が得られる。
＜第二絶縁層に対するドライエッチングの選択比＞
前述したような膜厚分布を有する第二絶縁層３７に対して、その上空方向（その膜面に略垂直をなす方向）からドライエッチングを施した場合、イオンが強く照射された部分ほど、第二絶縁層３７上に（保護的な役割をする）副性物質が形成される。つまり、膜厚の厚い部分（基板３１の他方の面３１ｂを覆う部分）ほど、副性物質が多量の形成されるので、エッチングされにくい傾向を示す。また、この傾向、すなわち、第二絶縁層３７上に副性物質が形成される度合いは、第二絶縁層３７の膜厚が減少するほど（第一微細孔３４ａの内側面においては他方の面３１ｂから見て深い位置になるほど）弱まる。そして、第二絶縁層３７の膜厚が極めて薄いか、殆どゼロの状態にある、第一微細孔３４ａの底部においては、これを覆う第二絶縁層３７上には副性物質が殆ど形成されない。ゆえに、第一微細孔３４ａの底部に位置する第二絶縁層３７は容易に除去されるので、第一導電部（電極部）１３（Ｉ／Ｏパッド）を露呈した構成が得られる。
したがって、上述したドライプロセスの異方性エッチングによれば、第一微細孔３４ａの側面を覆う第二絶縁層３７はイオン照射の影響を受けずに残存し、イオン照射により第一微細孔３４ａの底部のみ露呈してなる構成を、安定して作製することができる。
＜第二絶縁層の成膜の選択比＞
基板３１の他方の面３１ｂを覆うように第二絶縁層３７を形成した場合、この第二絶縁層３７の膜厚は、基板３１の他方の面３１ｂを覆う部分が最も厚くなり、第一微細孔３４ａの内側面においては他方の面３１ｂから見て深い位置になるほど薄くなる傾向にある。その結果、第一微細孔３４ａの底部を覆う第二絶縁層３７の膜厚は、極めて薄いか、あるいは殆どゼロ（被覆されていない）の状態が得られる。
＜第二絶縁層に対するドライエッチングの選択比＞
前述したような膜厚分布を有する第二絶縁層３７に対して、その上空方向（その膜面に略垂直をなす方向）からドライエッチングを施した場合、イオンが強く照射された部分ほど、第二絶縁層３７上に（保護的な役割をする）副性物質が形成される。つまり、膜厚の厚い部分（基板３１の他方の面３１ｂを覆う部分）ほど、副性物質が多量の形成されるので、エッチングされにくい傾向を示す。また、この傾向、すなわち、第二絶縁層３７上に副性物質が形成される度合いは、第二絶縁層３７の膜厚が減少するほど（第一微細孔３４ａの内側面においては他方の面３１ｂから見て深い位置になるほど）弱まる。そして、第二絶縁層３７の膜厚が極めて薄いか、殆どゼロの状態にある、第一微細孔３４ａの底部においては、これを覆う第二絶縁層３７上には副性物質が殆ど形成されない。ゆえに、第一微細孔３４ａの底部に位置する第二絶縁層３７は容易に除去されるので、第一導電部（電極部）１３（Ｉ／Ｏパッド）を露呈した構成が得られる。
したがって、上述したドライプロセスの異方性エッチングによれば、第一微細孔３４ａの側面を覆う第二絶縁層３７はイオン照射の影響を受けずに残存し、イオン照射により第一微細孔３４ａの底部のみ露呈してなる構成を、安定して作製することができる。
さらに、図８（ｄ）に示すように、前記第一微細孔３４ａの底部を覆う、露呈した第一絶縁層２２を除去し、前記第一導電部１３の少なくとも一部が露呈するように、前記第一微細孔３４ａとは側面の傾斜角度が異なる第二微細孔３４ｂを前記第一絶縁層２２に形成する。この第二微細孔３４ｂも、側壁を構成する一面を形成するものであり、この第一微細孔３４ａと第二微細孔３４ｂにより、基板の深さ方向に、側壁が多面をなす貫通孔３４が構成される。この該貫通孔３４は、基板３１の他方の面３１ｂ側の径より、開口部となる基板３１の一方の面３１ａ側の径が大きく形成されている。この第二微細孔３４ｂは、基板３１の一方の面に対する傾斜角度が垂直に近づけて形成すると、貫通孔３４底部において第一導電部１３と接続される部分の前記第二導電部３５の厚さを厚くすることができるので好ましい。
第二微細孔３４ｂの形成には、ＲＩＥ等のドライエッチング法を用いることができる。
第二微細孔３４ｂの形成には、ＲＩＥ等のドライエッチング法を用いることができる。
そして、前記貫通孔３４の底部が埋まるように、前記第二微細孔３４ｂ内の側壁及び露呈された前記第一導電部１３を覆うとともに、前記第一微細孔３４ａ内の側壁、前記基板３１の他方の面３１ｂを覆うように、前記第一導電部１３と電気的に接続される第二導電部３５を配することにより、図７に示すように、第一導電部１３と電気的に接続される部分が、他の部分よりも厚い貫通電極２８を備える配線基板３０を構成することができる。
このような製造方法によって、貫通孔底部の配線厚が貫通孔側壁の配線厚に比べて厚くなって貫通孔内部の応力を分散し、また、配線厚が薄くなった貫通孔側壁に対する応力は低減されて、ウエハレベルパッケージで作製する際の貫通電極と導電部との電気的な接続信頼性が向上した配線基板の製造方法を容易に提供することができる。
（第四実施形態）
次に、本発明の第四実施形態を、図面を参照して説明する。
図９は、本発明に係る配線基板の他の一例を模式的に示す断面図である。
本実施形態における配線基板４０は、図９に示すとおり、基板４１の一方の面４１ａに配された第一導電部（電極部）１３と、前記基板４１の他方の面４１ｂから前記第一導電部１３の少なくとも一部が露呈するように、前記基板４１内に設けられた貫通孔４４と、前記貫通孔４４内の側壁及び露呈された前記第一導電部１３を覆うとともに、前記基板４１の他方の面４１ｂ上を覆うように延びて配され、前記第一導電部１３と電気的に接続される第二導電部４５と、を少なくとも備えている。
したがって、上記基板４１の他方の面４１ｂから一方の面４１ａに向かう貫通孔４４が形成され、この貫通孔４４に第二導電部４５が形成されることにより貫通電極４８が形成されている。
次に、本発明の第四実施形態を、図面を参照して説明する。
図９は、本発明に係る配線基板の他の一例を模式的に示す断面図である。
本実施形態における配線基板４０は、図９に示すとおり、基板４１の一方の面４１ａに配された第一導電部（電極部）１３と、前記基板４１の他方の面４１ｂから前記第一導電部１３の少なくとも一部が露呈するように、前記基板４１内に設けられた貫通孔４４と、前記貫通孔４４内の側壁及び露呈された前記第一導電部１３を覆うとともに、前記基板４１の他方の面４１ｂ上を覆うように延びて配され、前記第一導電部１３と電気的に接続される第二導電部４５と、を少なくとも備えている。
したがって、上記基板４１の他方の面４１ｂから一方の面４１ａに向かう貫通孔４４が形成され、この貫通孔４４に第二導電部４５が形成されることにより貫通電極４８が形成されている。
そして、本実施形態における配線基板４０では、前記貫通孔４４は、その側壁が深さ方向に多面をなし、該貫通孔４４の側壁を構成する多面の一部が、後述する第一絶縁層２２に形成されると共に、該貫通孔４４の側壁を構成する多面に第二絶縁層４７を備え、前記第一絶縁層２２は、前記第二絶縁層４７よりも厚いこと、貫通孔３４の底部近傍の側面の一方の面に対する傾斜角度が垂直に近づけて形成されていること、及び該貫通孔４４の底部において、前記第一導電部１３と接続される前記第二導電部４５の部分が、他の部分よりも厚いことを特徴とする。
したがって、本実施形態においても、前記第二導電部４５を前記貫通孔４４底部にて厚くし、該貫通孔４４の底部における貫通孔４４側壁直下の応力集中を緩和すると共に、貫通孔４４側壁の前記第二導電部４５を薄くし、該貫通孔４４側壁への応力を低減する構造としている。
したがって、本実施形態においても、前記第二導電部４５を前記貫通孔４４底部にて厚くし、該貫通孔４４の底部における貫通孔４４側壁直下の応力集中を緩和すると共に、貫通孔４４側壁の前記第二導電部４５を薄くし、該貫通孔４４側壁への応力を低減する構造としている。
基板４１は、たとえばシリコン（Ｓｉ）等からなる半導体基材や、ガラス基材、セラミック基材等、絶縁性の硬質材料からなる。基板４１の厚さは、たとえば数百μｍ程度である。
図９に示す例では、基板４１をＳｉ等の半導体基材から構成し、基板４１の一方の面４１ａが絶縁化された領域をなすように第一絶縁層４２を配し、前記貫通孔４４の内側面及び前記基板４１の他方の面４１ｂ上が絶縁化された領域をなすように、貫通孔４４と第二導電部４５との間に第二絶縁層４７を配すことで、基板４１と第二導電部４５とを電気的に絶縁した構成としている。
図９に示す例では、基板４１をＳｉ等の半導体基材から構成し、基板４１の一方の面４１ａが絶縁化された領域をなすように第一絶縁層４２を配し、前記貫通孔４４の内側面及び前記基板４１の他方の面４１ｂ上が絶縁化された領域をなすように、貫通孔４４と第二導電部４５との間に第二絶縁層４７を配すことで、基板４１と第二導電部４５とを電気的に絶縁した構成としている。
貫通孔４４は、基板４１において、他方の面４１ｂから前記第一導電部１３の少なくとも一部が孔内に露呈するように、前記基板４１の内部と前記第一絶縁層２２に開けられてなる。貫通孔４４の側面を構成する多面の数は、特に限定されない。図９において、○印により囲んだ部分が、多面をなす箇所を表す。この貫通孔４４の形成には、ＲＩＥ等のドライエッチング法を用いることができる。また、貫通孔４４の一方の面４１ａ側の径は、たとえば１０〜５０μｍであり、他方の面４１ｂ側の径は、たとえば５０〜３００μｍである。さらに、基板４２上に設けられる貫通孔４４の数は、特に限定されない。
第二導電部４５は、貫通孔４４内の側面の少なくとも一部に配されることにより、導電体として有効に働く。
図９の断面図に示す例では、第二導電部４５は、側面の全体を覆うように配されているが、これには限定されない。また、第二導電部４５は、第一導電部１３との密着性に優れるとともに、第二導電部４５を構成する元素が第一導電部１３や基板４１内に拡散しない材料を用いれば、さらに望ましい。たとえば、Ａｌ、Ｃｕ、Ｎｉ、Ａｕ等の金属材料を用いれば、導電性や第一導電部１３との密着性等の点で好ましい。この第二導電部４５は、たとえばメッキ法により形成することができる。
図９の断面図に示す例では、第二導電部４５は、側面の全体を覆うように配されているが、これには限定されない。また、第二導電部４５は、第一導電部１３との密着性に優れるとともに、第二導電部４５を構成する元素が第一導電部１３や基板４１内に拡散しない材料を用いれば、さらに望ましい。たとえば、Ａｌ、Ｃｕ、Ｎｉ、Ａｕ等の金属材料を用いれば、導電性や第一導電部１３との密着性等の点で好ましい。この第二導電部４５は、たとえばメッキ法により形成することができる。
第二絶縁層４７は、たとえばＳｉＯ２ やＳｉＮ等からなり、その厚さは、たとえば０．５〜３μｍの範囲が好ましい。この第二絶縁層４７は、たとえばＣＶＤ法等により形成することができる。
次に、以上のような構成による配線基板４０の製造方法を説明する。本実施形態に係る配線基板４０の製造は図示しないが、前記配線基板３０の製造方法を適宜採用することで行える。
まず、前記配線基板４０の製造にあたっては、一方の面４１ａに半導体デバイスが形成され、該一方の面４１ａ上に設けられた配線部（不図示）と第一絶縁層２２を介して接続される第一導電部（電極部）１３（Ｉ／Ｏパッド）が配された半導体基板４１を準備し、前記第一導電部１３を覆うように表面保護層１６を配する。第一導電部１３としては、たとえばＡｌ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕ、等が用いられる。
まず、前記配線基板４０の製造にあたっては、一方の面４１ａに半導体デバイスが形成され、該一方の面４１ａ上に設けられた配線部（不図示）と第一絶縁層２２を介して接続される第一導電部（電極部）１３（Ｉ／Ｏパッド）が配された半導体基板４１を準備し、前記第一導電部１３を覆うように表面保護層１６を配する。第一導電部１３としては、たとえばＡｌ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕ、等が用いられる。
次に、前記基板４１の他方の面４１ｂから一方の面４１ａ側の前記第一導電部１３向かって、前記基板４１内に第一微細孔４４ａを形成する。この第一微細孔４４ａは、側壁を構成する一面を形成するものである。
第一微細孔４４ａの形成には、ドライエッチング、ＤＲＩＥ（Ｄｅｅｐ−ＲＩＥ）、レーザ加工、ＰＡＥＣＥ（光アシスト電解エッチング）等の方法を用いることができる。
引き続き、一方の面４１ａ側の前記第一導電部１３向かって、前記第一絶縁層２２の少なくとも一部が露呈するように、前記第一微細孔４４ａとは側面の傾斜角度が異なる第二微細孔４４ｂを前記基板４１内に形成する。この第二微細孔４４ｂの側面は、一方の面４１ａに対する傾斜角度が垂直に近づけて形成されている。この第二微細孔４４ｂも、側壁を構成する一面を形成するものである。
第二微細孔４４ｂの形成には、ドライエッチング、ＤＲＩＥ（Ｄｅｅｐ−ＲＩＥ）、レーザ加工、ＰＡＥＣＥ（光アシスト電解エッチング）等の方法を用いることができる。
第一微細孔４４ａの形成には、ドライエッチング、ＤＲＩＥ（Ｄｅｅｐ−ＲＩＥ）、レーザ加工、ＰＡＥＣＥ（光アシスト電解エッチング）等の方法を用いることができる。
引き続き、一方の面４１ａ側の前記第一導電部１３向かって、前記第一絶縁層２２の少なくとも一部が露呈するように、前記第一微細孔４４ａとは側面の傾斜角度が異なる第二微細孔４４ｂを前記基板４１内に形成する。この第二微細孔４４ｂの側面は、一方の面４１ａに対する傾斜角度が垂直に近づけて形成されている。この第二微細孔４４ｂも、側壁を構成する一面を形成するものである。
第二微細孔４４ｂの形成には、ドライエッチング、ＤＲＩＥ（Ｄｅｅｐ−ＲＩＥ）、レーザ加工、ＰＡＥＣＥ（光アシスト電解エッチング）等の方法を用いることができる。
次いで、前記第一微細孔４４ａ内の側面、第二微細孔４４ｂ内の側面、及び前記基板４１の他方の面４１ｂを覆うように、第二絶縁層４７を配する。
この第二絶縁層４７の形成には、たとえばＳｉＯ２をプラズマＣＶＤ等の方法を用いることができる。
さらに、前記第一導電部１３の少なくとも一部が露呈するように、第三微細孔４４ｃを前記第一絶縁層２２に形成する。この第三微細孔４４ｃは、側壁を構成するさらに一面を形成するものであり、この第一微細孔４４ａと第二微細孔４４ｂと第三微細孔４４ｃにより、基板の深さ方向に、側壁が多面をなす貫通孔４４が構成される。この該貫通孔４４は、基板４１の他方の面４１ｂ側の径より、開口部となる基板４１の一方の面４１ａ側の径が大きく形成されている。この第三微細孔４４ｃも、基板４１の一方の面に対する傾斜角度が垂直に近づけて形成すると、貫通孔４４底部において第一導電部１３と接続される部分の前記第二導電部４５の厚さを厚くすることができるので好ましい。
第三微細孔４４ｃの形成には、ＲＩＥ等のドライエッチング法を用いることができる。
この第二絶縁層４７の形成には、たとえばＳｉＯ２をプラズマＣＶＤ等の方法を用いることができる。
さらに、前記第一導電部１３の少なくとも一部が露呈するように、第三微細孔４４ｃを前記第一絶縁層２２に形成する。この第三微細孔４４ｃは、側壁を構成するさらに一面を形成するものであり、この第一微細孔４４ａと第二微細孔４４ｂと第三微細孔４４ｃにより、基板の深さ方向に、側壁が多面をなす貫通孔４４が構成される。この該貫通孔４４は、基板４１の他方の面４１ｂ側の径より、開口部となる基板４１の一方の面４１ａ側の径が大きく形成されている。この第三微細孔４４ｃも、基板４１の一方の面に対する傾斜角度が垂直に近づけて形成すると、貫通孔４４底部において第一導電部１３と接続される部分の前記第二導電部４５の厚さを厚くすることができるので好ましい。
第三微細孔４４ｃの形成には、ＲＩＥ等のドライエッチング法を用いることができる。
そして、前記貫通孔４４の底部が埋まるように、前記第三微細孔４４ｃ内の側壁及び露呈された前記第一導電部１３を覆うとともに、前記第二微細孔４４ｂ内の側壁、前記第一微細孔４４ａ内の側壁、前記基板３１の他方の面３１ｂを覆うように、前記第一導電部１３と電気的に接続される第二導電部４５を配することにより、図９に示すように、第一導電部１３と電気的に接続される部分が、他の部分よりも厚い貫通電極４８を備える配線基板４０を構成することができる。
このような製造方法によって、貫通孔底部の配線厚が貫通孔側壁の配線厚に比べて厚くなって貫通孔内部の応力を分散し、また、配線厚が薄くなった貫通孔側壁に対する応力は低減されて、ウエハレベルパッケージで作製する際の貫通電極と導電部との電気的な接続信頼性が向上した配線基板の製造方法を容易に提供することができる。
なお、本発明では、貼り合せ基板等を用いて貼り合せ基板の内部の気密性を保つような基板に貫通電極を形成する場合において、貫通孔の底部の径を小さくすること、及び第二導電部の厚さを厚くすることで気密性を向上させることができる。
本発明は、貫通電極を用いた半導体デバイスをウエハレベルパッケージで作製する配線基板に適用できる。
１０，２０，３０，４０ 配線基板、１１ 基板、１１ａ 一方の面、１１ｂ 他方の面、１３ 第一導電部（電極部）、１４ 貫通孔、１４ａ 第一微細孔、１４ｂ 第二微細孔、１５ 第二導電部、１６ 表面保護層、１８ 貫通電極、２２ 第一絶縁層、３７ 第二絶縁層。
Claims (4)
- 基板の一方の面に配された第一導電部と、
前記基板の他方の面から前記第一導電部の少なくとも一部が露呈するように、前記基板内に設けられた貫通孔と、
前記貫通孔内の側壁及び露呈された前記第一導電部を覆うとともに、前記基板の他方の面上を覆うように延びて配され、前記第一導電部と電気的に接続される第二導電部と、を少なくとも備える配線基板において、
前記貫通孔は、その側壁が深さ方向に多面をなし、該貫通孔の底部において、前記第一導電部と接続される前記第二導電部の部分が、他の部分よりも厚いことを特徴とする配線基板。 - 前記貫通孔の側壁を構成する多面が、全て前記基板の内部に形成されていることを特徴とする請求項１に記載の配線基板。
- 前記基板は、その一方の面と前記第一導電部との間に第一絶縁層を備え、
前記貫通孔の側壁を構成する多面の一部が、前記第一絶縁層に形成されていることを特徴とする請求項１に記載の配線基板。 - 基板の一方の面に配された第一導電部と、前記基板の他方の面から前記第一導電部の少なくとも一部が露呈するように、前記基板内に設けられた貫通孔と、前記貫通孔内の側壁及び露呈された前記第一導電部を覆うとともに、前記基板の他方の面上を覆うように延びて配され、前記第一導電部と電気的に接続される第二導電部と、を少なくとも備え、前記貫通孔は、その側壁が深さ方向に多面をなし、該貫通孔の底部において、前記第一導電部と接続される前記第二導電部の部分が、他の部分よりも厚い配線基板の製造方法であって、
基板の深さ方向に、側壁が多面をなす貫通孔を形成する工程Ａと、
第一導電部と電気的に接続される部分が、他の部分よりも厚い第二導電部を形成する工程Ｂと、
を少なくとも備え、
前記工程Ａは、第一導電部を一方の面に配した基板を用い、該基板の他方の面から前記第一導電部の少なくとも一部が露呈するように、側壁を構成する一面ごとに孔部を形成し、
前記工程Ｂは、前記貫通孔の底部が埋まるように、前記貫通孔内の側壁、前記第一導電部の露呈した部分、及び前記基板の他方の面上に第二導電部を配する、
ことを特徴とする配線基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007183458A JP2009021433A (ja) | 2007-07-12 | 2007-07-12 | 配線基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007183458A JP2009021433A (ja) | 2007-07-12 | 2007-07-12 | 配線基板及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2009021433A true JP2009021433A (ja) | 2009-01-29 |
Family
ID=40360813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007183458A Pending JP2009021433A (ja) | 2007-07-12 | 2007-07-12 | 配線基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2009021433A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009200228A (ja) * | 2008-02-21 | 2009-09-03 | Panasonic Corp | 基板モジュールおよびその製造方法ならびに電子機器 |
| JP2010192481A (ja) * | 2009-02-16 | 2010-09-02 | Panasonic Corp | 半導体基板と半導体パッケージおよび半導体基板の製造方法 |
| JP2010205921A (ja) * | 2009-03-03 | 2010-09-16 | Olympus Corp | 半導体装置および半導体装置の製造方法 |
| JP2011086773A (ja) * | 2009-10-15 | 2011-04-28 | Seiko Epson Corp | 半導体装置及び回路基板並びに電子機器 |
| JP2013524534A (ja) * | 2010-04-09 | 2013-06-17 | クアルコム，インコーポレイテッド | 低コストの貫通ビアのための選択的パターニング |
| JP2014135505A (ja) * | 2014-03-07 | 2014-07-24 | Seiko Epson Corp | 半導体装置及び回路基板並びに電子機器 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03278539A (ja) * | 1990-03-28 | 1991-12-10 | Nec Corp | 半導体装置 |
| JPH0669653A (ja) * | 1992-08-20 | 1994-03-11 | Fujitsu Ltd | 多層回路基板及びその製造方法 |
| JP2003503855A (ja) * | 1999-06-28 | 2003-01-28 | インテル・コーポレーション | インターポーザおよびその製造方法 |
| JP2003197811A (ja) * | 2001-12-27 | 2003-07-11 | Hitachi Ltd | ガラス基板及びその製造方法、並びに配線基板、半導体モジュール |
| JP2004057507A (ja) * | 2002-07-29 | 2004-02-26 | Toshiba Corp | Ｘ線検出装置、貫通電極の製造方法及びｘ線断層撮影装置 |
| WO2006023318A1 (en) * | 2004-08-24 | 2006-03-02 | Micron Technology, Inc. | Methods for forming interconnects in vias and microelectronic workpieces including such interconnects |
| JP2006210745A (ja) * | 2005-01-31 | 2006-08-10 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| WO2007054521A1 (de) * | 2005-11-09 | 2007-05-18 | Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. | Verfahren zum herstellen elektrisch leitender durchführungen durch nicht- oder halbleitende substrate |
| JP2008305897A (ja) * | 2007-06-06 | 2008-12-18 | Renesas Technology Corp | 半導体装置およびその製造方法 |
-
2007
- 2007-07-12 JP JP2007183458A patent/JP2009021433A/ja active Pending
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03278539A (ja) * | 1990-03-28 | 1991-12-10 | Nec Corp | 半導体装置 |
| JPH0669653A (ja) * | 1992-08-20 | 1994-03-11 | Fujitsu Ltd | 多層回路基板及びその製造方法 |
| JP2003503855A (ja) * | 1999-06-28 | 2003-01-28 | インテル・コーポレーション | インターポーザおよびその製造方法 |
| JP2003197811A (ja) * | 2001-12-27 | 2003-07-11 | Hitachi Ltd | ガラス基板及びその製造方法、並びに配線基板、半導体モジュール |
| JP2004057507A (ja) * | 2002-07-29 | 2004-02-26 | Toshiba Corp | Ｘ線検出装置、貫通電極の製造方法及びｘ線断層撮影装置 |
| WO2006023318A1 (en) * | 2004-08-24 | 2006-03-02 | Micron Technology, Inc. | Methods for forming interconnects in vias and microelectronic workpieces including such interconnects |
| JP2006210745A (ja) * | 2005-01-31 | 2006-08-10 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| WO2007054521A1 (de) * | 2005-11-09 | 2007-05-18 | Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. | Verfahren zum herstellen elektrisch leitender durchführungen durch nicht- oder halbleitende substrate |
| JP2008305897A (ja) * | 2007-06-06 | 2008-12-18 | Renesas Technology Corp | 半導体装置およびその製造方法 |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009200228A (ja) * | 2008-02-21 | 2009-09-03 | Panasonic Corp | 基板モジュールおよびその製造方法ならびに電子機器 |
| JP2010192481A (ja) * | 2009-02-16 | 2010-09-02 | Panasonic Corp | 半導体基板と半導体パッケージおよび半導体基板の製造方法 |
| JP2010205921A (ja) * | 2009-03-03 | 2010-09-16 | Olympus Corp | 半導体装置および半導体装置の製造方法 |
| US8890322B2 (en) | 2009-03-03 | 2014-11-18 | Olympus Corporation | Semiconductor apparatus and method of manufacturing semiconductor apparatus |
| JP2011086773A (ja) * | 2009-10-15 | 2011-04-28 | Seiko Epson Corp | 半導体装置及び回路基板並びに電子機器 |
| US8669178B2 (en) | 2009-10-15 | 2014-03-11 | Seiko Epson Corporation | Semiconductor device, circuit substrate, and electronic device |
| US8994187B2 (en) | 2009-10-15 | 2015-03-31 | Seiko Epson Corporation | Semiconductor device, circuit substrate, and electronic device |
| US9252082B2 (en) | 2009-10-15 | 2016-02-02 | Seiko Epson Corporation | Semiconductor device, circuit substrate, and electronic device |
| US9548272B2 (en) | 2009-10-15 | 2017-01-17 | Seiko Epson Corporation | Semiconductor device, circuit substrate, and electronic device |
| JP2013524534A (ja) * | 2010-04-09 | 2013-06-17 | クアルコム，インコーポレイテッド | 低コストの貫通ビアのための選択的パターニング |
| JP2014135505A (ja) * | 2014-03-07 | 2014-07-24 | Seiko Epson Corp | 半導体装置及び回路基板並びに電子機器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4937842B2 (ja) | 半導体装置およびその製造方法 | |
| JP4327644B2 (ja) | 半導体装置の製造方法 | |
| US9392705B2 (en) | Wiring board with through wiring | |
| CN103508410B (zh) | 用于制造具有电覆镀通孔的构件的方法 | |
| WO2012176392A1 (ja) | 半導体装置及びその製造方法 | |
| JP2010129684A (ja) | 半導体装置の製造方法および半導体装置 | |
| JP2014013810A (ja) | 基板、基板の製造方法、半導体装置、及び電子機器 | |
| JP2009021433A (ja) | 配線基板及びその製造方法 | |
| JP4456027B2 (ja) | 貫通導電体の製造方法 | |
| JP2009302453A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2009200228A (ja) | 基板モジュールおよびその製造方法ならびに電子機器 | |
| CN113711347A (zh) | 贯通电极基板、电子单元、贯通电极基板的制造方法以及电子单元的制造方法 | |
| JP6561635B2 (ja) | 貫通電極基板及びその製造方法 | |
| WO2011002031A1 (ja) | 素子搭載用基板および半導体モジュール | |
| JP2012248754A (ja) | 半導体装置の製造方法、及び半導体装置 | |
| JP6446934B2 (ja) | 導電材スルーホール基板及びその製造方法 | |
| JP2008210933A (ja) | 半導体装置 | |
| JP5026025B2 (ja) | 半導体装置 | |
| JP6263859B2 (ja) | 貫通電極基板の製造方法、貫通電極基板、および半導体装置 | |
| JP5565272B2 (ja) | 貫通電極基板 | |
| JP4795102B2 (ja) | 配線基板およびその製造方法 | |
| JP2016152342A (ja) | 電子装置 | |
| JP5834563B2 (ja) | 半導体装置の製造方法 | |
| JP2008135553A (ja) | 基板積層方法及び基板が積層された半導体装置 | |
| JP2013058525A (ja) | 半導体装置、及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100607 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130108 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130311 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130521 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20131008 |