JP2009043379A - 半導体メモリ、半導体メモリのテスト方法およびシステム - Google Patents

半導体メモリ、半導体メモリのテスト方法およびシステム Download PDF

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Abstract

【課題】 サブワードデコーダの動作不良を簡易かつ短時間で検出する。
【解決手段】 各サブワード線は、メモリセルのトランスファトランジスタのゲートに接続されている。サブワードデコーダの第１スイッチは、メインワード線が活性化レベルのときにサブワード線を高レベル電圧線に接続する。第２スイッチは、メインワード線が非活性化レベルのときにサブワード線を低レベル電圧線に接続する。第３スイッチは、ワードリセット信号線が活性化レベルのときにサブワード線を低レベル電圧線に接続する。リセット制御回路は、テストモード中に第２または第３スイッチがオンすることを禁止するために、メインワード線の非活性化またはワードリセット信号線の活性化を禁止する。第２および第３スイッチの一方を強制的にオフすることで、サブワードデコーダの動作不良を簡易かつ短時間で検出できる。
【選択図】 図１２

Description

本発明は、ワード線を選択するためのメインワードデコーダおよびサブワードデコーダを有する半導体メモリに関する。
ＤＲＡＭ等の半導体メモリでは、メモリセルＭＣに接続されるワード線の抵抗値を下げ、アクセス速度を向上するために、ワード線は、メインワード線とメモリセルＭＣに直接接続されたサブワード線で構成されている。メインワード線は、複数のサブワード線に共通に配線され、アドレス信号に応じてメインワードデコーダにより選択される。そして、選択されたメインワード線に対応するサブワード線のいずれかが、アドレス信号に応じてサブワードデコーダにより選択される（例えば、特許文献１参照）。
例えば、サブワードデコーダは、ＣＭＯＳインバータと、ＣＭＯＳインバータの出力（サブワード線）に接続されたリセットトランジスタ（ｎＭＯＳトランジスタ）とを有している。ＣＭＯＳインバータは、ｐＭＯＳトランジスタのソースで高レベル／低レベルに変化する制御信号を受け、入力端子をメインワード線に接続し、ｎＭＯＳトランジスタのソースを低レベル電源線に接続している。リセットトランジスタは、ドレインがサブワード線に接続され、ソースが低レベル電源線に接続され、ゲートで制御信号を反転した信号を受ける。
そして、制御信号が高レベル、かつメインワード線が低レベルのときに、サブワード線が高レベルに変化し、メモリセルがアクセスされる。また、制御信号が低レベルのとき、またはメインワード線が高レベルのときに、サブワード線は低レベルに変化する。
特開２００３−１０９３９８号公報
サブワードデコーダにおいて、ＣＭＯＳインバータのｎＭＯＳトランジスタあるいはリセットトランジスタのオン抵抗値が高い場合、サブワード線は、制御信号の低レベル、またはメインワード線の高レベルの一方のみで低レベルにリセットされる。上記オン抵抗値は、例えば、トランジスタのソース抵抗の値が高いとき、あるいはトランジスタのソースを低レベル電源線に接続するコンタクトの抵抗値が高いときに、高くなる。抵抗値が正常でない場合、半導体メモリを使用し続けることで、抵抗値が徐々に上昇するおそれがある。この場合、サブワードデコーダの動作不良（信頼度不良）が発生する。
しかしながら、ＣＭＯＳインバータのｎＭＯＳトランジスタあるいはリセットトランジスタは、メモリセルのアクセス時にほぼ同じタイミングでオンするため、一方の抵抗値の異常を検出することは困難である。
本発明の目的は、サブワードデコーダの動作不良を簡易かつ短時間で検出し、信頼度不良の発生率を下げることである。
本発明の一形態では、半導体メモリの各サブワード線は、メモリセルのトランスファトランジスタのゲートに接続されている。例えば、半導体メモリは、半導体メモリをアクセスするコントローラとともにシステムを構成する。ビット線は、トランスファトランジスタを介してメモリセルの記憶部に接続される。各サブワードデコーダは、サブワード線に対応して設けられ、第１、第２および第３スイッチを有している。第１スイッチは、サブワード線を高レベル電圧線に接続するためにメインワード線が活性化レベルのときにオンする。第２スイッチは、サブワード線を低レベル電圧線に接続するためにメインワード線が非活性化レベルのときにオンする。第３スイッチは、サブワード線を低レベル電圧線に接続するためにワードリセット信号線が活性化レベルのときにオンする。リセット制御回路は、テストモード中に第２スイッチおよび第３スイッチのいずれかがオンすることを禁止するために、メインワード線の非活性化およびワードリセット信号線の活性化のいずれかを禁止する。すなわち、テストモード中、サブワード線は、第２スイッチまたは第３スイッチの一方のみを用いて低レベル電圧に変化する。
例えば、不良によりサブワード線が第３スイッチ（または第２スイッチ）を介して低レベル電圧線に接続できないとき、テストモードにエントリし、第２スイッチ（または第３スイッチ）のオンを禁止することで、サブワード線は低レベルにリセットされにくくなる。これにより、トランスファトランジスタは確実にオフできなくなり、アクセス動作の実施によりメモリセルに保持されているデータは破壊する。テストモードからイクジットした後、読み出し動作を実施し、メモリセルから読み出されたデータが期待値と異なるときにサブワードデコーダの不良が検出される。サブワードデコーダの不良は、複雑なテストパターンを用いることなく、２回のアクセス動作の実行により検出できる。このように、第２および第３スイッチの一方を強制的にオフすることで、サブワードデコーダの動作不良を簡易かつ短時間で検出できる。スイッチの強制的なオフにより、加速テストを実施できるため、半導体メモリの信頼度不良の発生率を下げることができる。
本発明では、サブワードデコーダの動作不良を簡易かつ短時間で検出でき、信頼度不良の発生率を下げることができる。
以下、実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”の付いている信号および末尾に”Ｘ”の付いている信号は、負論理を示している。末尾に”Ｚ”の付いている信号は、正論理を示している。図中の二重丸は、外部端子を示している。
図１は、第１の実施形態を示している。半導体メモリＭＥＭは、例えば、擬似ＳＲＡＭタイプのＦＣＲＡＭ（Fast Cycle RAM）である。このＦＣＲＡＭは、ＤＲＡＭのメモリセルを有し、ＳＲＡＭのインタフェースを有する。メモリＭＥＭは、コマンドデコーダ１０、モードレジスタ１２、アービタ１４を有するコア制御回路１６、リフレッシュタイマ１８、リフレッシュ要求生成回路２０、リフレッシュアドレスカウンタ２２、アドレスバッファ２４、データ入出力バッファ２６、アドレス選択回路２８およびメモリコア３０を有している。
特に図示していないが、メモリＭＥＭは、不良のメモリセル等を救済するための冗長回路と、冗長回路を使用可能にするための冗長ヒューズ回路、冗長制御回路を有している。例えば、冗長回路は、冗長メモリセル、冗長メモリセルに接続された冗長サブワード線、冗長メインワード線、冗長サブワード線および冗長メインワード線に接続された冗長サブワードデコーダ、冗長サブワードデコーダに接続された冗長サブワードドライバ、および冗長メインワード線に接続された冗長メインワードデコーダ等を有している。冗長ヒューズ回路は、不良アドレスを記憶する。冗長制御回路は、アドレス信号が不良アドレスと一致することを検出し、通常のメモリセルのアクセスを禁止し冗長メモリセルのアクセスを許可する。なお、メモリＭＥＭは、後述する図１７に示すように、ＣＰＵとともにシステムを構成する。
コマンドコーダ１０は、チップイネーブル信号／ＣＥ１およびコマンド信号ＣＭＤの論理レベルに応じて認識したコマンドを、メモリコア３０のアクセス動作を実行するために読み出しコマンドＲＤおよび書き込みコマンドＷＲまたはモードレジスタ１２を設定するためのモードレジスタ設定コマンドＭＲＳ等として出力する。読み出しコマンドＲＤおよび書き込みコマンドＷＲは、メモリコア２８をアクセス動作するための外部アクセス要求である。例えば、コマンド信号ＣＭＤは、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥである。
モードレジスタ１２は、モードレジスタ設定コマンドＭＲＳに同期してロウアドレス信号ＲＡＤ、コラムアドレス信号ＣＡＤおよびデータ信号ＤＱを受けることにより設定される複数のレジスタを有している。例えば、モードレジスタ１２は、ロウアドレス信号ＲＡＤの所定のテストビット（２ビット）の値に応じて、テスト信号ＴＥＳ１Ｚ、ＴＥＳ２Ｚをそれぞれ出力する。テストビットのセットによりテスト信号ＴＥＳ１Ｚ、ＴＥＳ２Ｚのいずれかが活性化することにより、メモリＭＥＭは、通常動作モードから第１テストモードまたは第２テストモードに移行する。テスト信号ＴＥＳ１Ｚは、第１テストモード中に活性化され、テスト信号ＴＥＳ２Ｚは、第２テストモード中に活性化される。ここで、通常動作モードは、メモリＭＥＭが搭載されるシステム（ユーザ）がメモリＭＥＭをアクセスするための動作モードであり、メモリＭＥＭがパワーオンしたときの動作モードである。また、モードレジスタ１２は、リフレッシュ禁止ビットがセットされているときにリフレッシュ禁止信号ＲＥＦＤＩＳを出力する。なお、モードレジスタ１２に供給される信号は、ロウアドレス信号ＲＡＤ、コラムアドレス信号ＣＡＤおよびデータ信号ＤＱの少なくともいずれかでよい。
コア制御回路１６は、リフレッシュ動作を実行するときに、リフレッシュ信号ＲＥＦＺを高論理レベルに変化し、リフレッシュ動作を実行しないときに、リフレッシュ信号ＲＥＦＺを低論理レベルに変化する。アービタ１４は、読み出しコマンドＲＤおよび書き込みコマンドＷＲと、リフレッシュ要求ＲＲＥＱとの優先順を決める。例えば、コア制御回路１６は、読み出しコマンドＲＤとリフレッシュ要求ＲＲＥＱを同時に受けたときに、リフレッシュ要求ＲＲＥＱを優先させる。読み出しコマンドＲＤに応答する読み出し動作は、リフレッシュ要求ＲＲＥＱに応答するリフレッシュ動作が完了するまで保留される。逆に、読み出し動作中にリフレッシュ要求ＲＲＥＱが供給されたとき、リフレッシュ要求ＲＲＥＱに応答するリフレッシュ動作は一時保留される。コア制御回路１６は、読み出しコマンドＲＤ、書き込みコマンドＷＲまたはリフレッシュ要求ＲＲＥＱに応答して、メモリコア３０のアクセス動作（読み出し動作、書き込み動作またはリフレッシュ動作）を制御する制御信号ＲＯＭＬＺ、ＢＬＴＺ、ＢＬＴＸ、ＥＱＺ、ＷＬＯＮＺ、ＳＡＥＺ、ＰＲＥＸ等を出力する。制御信号ＲＯＭＬＺは、アクセス動作の開始を示す基本タイミング信号である。制御信号ＢＬＴＺ、ＢＬＴＸ、ＥＱＺは、ビット線ＢＬ、／ＢＬをプリチャージするためのタイミング信号である。制御信号ＷＬＯＮＺは、ワード線ＷＬを活性化するためのタイミング信号である。制御信号ＳＡＥは、センスアンプＳＡを活性化するためのタイミング信号である。また、コア制御回路１６は、アドレスバッファ２４およびデータ入出力バッファ２６の動作を制御する制御信号を、モードレジスタ１２に設定された動作モード（例えば、バースト長）に応じて出力する。
リフレッシュタイマ１８は、発振信号ＯＳＣを所定の周期で出力する発振器を有している。リフレッシュ要求生成回路２０は、発振信号ＯＳＣの周波数を分周し、リフレッシュ要求ＲＲＥＱ（内部アクセス要求）を生成する。リフレッシュ要求生成回路２０は、モードレジスタ１２からのリフレッシュ禁止信号ＲＥＦＤＩＳを受けているときにリフレッシュ要求ＲＲＥＱの生成を停止する。これにより、リフレッシュ動作は禁止される。すなわち、リフレッシュ要求生成回路２０は、リフレッシュ動作を禁止するリフレッシュ禁止回路としても動作する。なお、セルフリフレッシュ動作を停止するために、ビットＳＳＴＰのセットに応答してモードレジスタ１２から出力されるリフレッシュ禁止信号ＲＥＦＤＩＳを、リフレッシュタイマ１８に供給してリフレッシュタイマ１８を停止してもよい。あるいは、リフレッシュ禁止信号ＲＥＦＤＩＳをコア制御回路１６に供給して、コア制御回路１６によるリフレッシュ要求信号ＲＲＥＱの受け付けを禁止してもよい。リフレッシュアドレスカウンタ２２は、リフレッシュ要求ＲＲＥＱに同期して、リフレッシュアドレス信号ＲＲＡＤを順次生成する。リフレッシュアドレス信号ＲＲＡＤは、後述するワード線ＷＬを選択するためのロウアドレス信号である。
アドレスバッファ２４は、アドレス端子ＡＤに供給されるロウアドレス信号ＲＡＤとコラムアドレス信号ＣＡＤを同時に受け、受けたアドレスを出力する。すなわち、このメモリＭＥＭは、アドレスノンマルチプレクス方式を採用している。コラムアドレス信号ＣＡＤは、後述するビット線対ＢＬ、／ＢＬを選択するために供給される。データ入出力バッファ２６は、書き込みデータ信号をデータ端子ＤＱ（例えば、１６ビット）を介して受信し、受信したデータ信号をデータバスＤＢに出力する。また、データ入出力バッファ２６は、後述するメモリセルＭＣからの読み出しデータ信号をデータバスＤＢを介して受信し、受信したデータ信号をデータ端子ＤＱに出力する。
アドレス選択回路２８は、リフレッシュ動作を実行するときにリフレッシュアドレス信号ＲＲＡＤを選択し（ＲＥＦＺ＝高レベル）、リフレッシュ動作を実行しないときにロウアドレス信号ＲＡＤを選択し（ＲＥＦＺ＝低レベル）、選択した信号を内部ロウアドレス信号ＩＲＡＤとしてメモリコア３０に出力する。
メモリコア３０は、ロウブロックＲＢＬＫ（ＲＢＬＫ０−１；メモリブロック）と、ロウブロックＲＢＬＫ０−１に対応するロウデコーダＲＤＥＣ（ＲＤＥＣ０−１）と、ロウブロックＲＢＬＫ０−１の間に配置されたセンスアンプ領域ＳＡＡと、コラムデコーダＣＤＥＣと、リードアンプＲＡと、ライトアンプＷＡとを有している。なお、ロウブロックＲＢＬＫの数は、４個、８個あるいは１０個等でもよい。センスアンプ領域ＳＡＡは、ロウブロックＲＢＬＫ０−１にそれぞれ対応するプリチャージ回路ＰＲＥおよび接続スイッチＢＴと、ロウブロックＲＢＬＫ０−１に共有されるセンスアンプＳＡおよびコラムスイッチＣＳＷとを有している。
コラムアドレスデコーダＣＤＥＣは、データ端子ＤＱのビット数に対応する数のビット線対ＢＬ、／ＢＬを選択するために、コラムアドレス信号ＣＡＤをデコードする。リードアンプＲＡは、読み出しアクセス動作時に、コラムスイッチＣＳＷを介して出力される相補の読み出しデータを増幅する。ライトアンプＷＡは、書き込みアクセス動作時に、データバスＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。
図２は、図１に示したメモリコア３０の要部の詳細を示している。なお、便宜上、図３では、接続スイッチＢＴを介してビット線ＢＬ、／ＢＬに接続されたデータ線も、ビット線ＢＬ、／ＢＬと称する。
各ロウブロックＲＢＬＫ０−１は、マトリックス状に配置された複数のメモリセルＭＣと、図の縦方向に並ぶメモリセルＭＣに接続されたワード線ＷＬと、図の横方向に並ぶメモリセルＭＣに接続されたビット線ＢＬ、／ＢＬとを有する。メモリセルＭＣは、データを電荷として保持するためのキャパシタ（記憶部）と、このキャパシタに一端をビット線ＢＬ（または／ＢＬ）に接続するためのトランスファトランジスタとを有している。キャパシタの他端は、セルプレート電圧線ＶＣＰ（図示せず）に接続されている。トランスファトランジスタのゲートは、ワード線ＷＬに接続されている。ワード線ＷＬの選択（高レベルへの活性化）により、読み出し動作、書き込み動作、およびリフレッシュ動作のいずれかが実行される。ワード線ＷＬに接続されたメモリセルＭＣは、ビット線ＢＬ、／ＢＬの一方に接続されている。これにより、例えば、ビット線ＢＬに接続されたメモリセルＭＣをアクセスするときに、ビット線／ＢＬは、参照電圧線（プリチャージ電圧ＶＰＲ）として機能する。
接続スイッチＢＴは、ｎＭＯＳトランジスタ（スイッチ）により構成されている。ｎＭＯＳトランジスタのソース／ドレインの一方は、ビット線ＢＬ（または／ＢＬ）に接続され、ｎＭＯＳトランジスタのソース／ドレインの他方は、センスアンプＳＡに接続されている。ｎＭＯＳトランジスタのゲートは、スイッチ制御信号ＢＴ（ＢＴ０、ＢＴ１）を受けている。接続スイッチＢＴは、高レベルのスイッチ制御信号ＢＴを受けている間、ロウブロックＲＢＬＫのビット線ＢＬ、／ＢＬをセンスアンプＳＡに接続する。この実施形態では、ビット線ＢＬ、／ＢＬに接続された一対の接続スイッチＢＴは、互いに独立に動作する。
プリチャージ回路ＰＲＥは、相補のビット線ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲに接続するための一対のｎＭＯＳトランジスタと、ビット線ＢＬ、／ＢＬを互いに接続するためのｎＭＯＳトランジスタとで構成されている。プリチャージ回路ＰＲＥのｎＭＯＳトランジスタのゲートは、プリチャージ制御信号ＢＲＳ（ＢＲＳ０、ＢＲＳ１）を受けている。プリチャージ回路ＰＲＥは、メモリセルＭＣの非アクセス中を示す高レベルのプリチャージ制御信号ＢＲＳを受けている間、ビット線ＢＬ、／ＢＬにプリチャージ電圧ＶＰＲを供給するとともにビット線ＢＬ、／ＢＬの電圧をイコライズする。
センスアンプＳＡは、入力と出力とが互いに接続された一対のＣＭＯＳインバータで構成されている。各ＣＭＯＳインバータの入力（トランジスタのゲート）は、ビット線ＢＬ（または／ＢＬ）に接続されている。各ＣＭＯＳインバータは、図の横方向に並ぶｎＭＯＳトランジスタとｐＭＯＳトランジスタで構成される。各ＣＭＯＳインバータのｐＭＯＳトランジスタのソースは、センスアンプ活性化信号ＰＳＡを受けている。各ＣＭＯＳインバータのｎＭＯＳトランジスタのソースは、センスアンプ活性化信号ＮＳＡを受けている。センスアンプ活性化信号ＰＳＡは、センスアンプＳＡが動作するときに高レベル（例えば、内部電源電圧ＶＩＩ；１．６Ｖ）に設定され、センスアンプＳＡが動作しないときに、プリチャージ電圧ＶＰＲに設定される。センスアンプ活性化信号ＮＳＡは、センスアンプＳＡが動作するときに低レベル（例えば、接地電圧ＶＳＳ）に設定され、センスアンプＳＡが動作しないときに、プリチャージ電圧ＶＰＲに設定される。
コラムスイッチＣＳＷは、ビット線ＢＬをデータ線ＤＴに接続するｎＭＯＳトランジスタと、ビット線／ＢＬをデータ線／ＤＴに接続するｎＭＯＳトランジスタとで構成されている。各ｎＭＯＳトランジスタのゲートは、コラムスイッチ信号ＣＬを受けている。読み出し動作時に、センスアンプＳＡで増幅されたビット線ＢＬ、／ＢＬ上の読み出しデータ信号は、コラムスイッチＣＳＷを介してデータ線ＤＴ、／ＤＴに伝達される。書き込み動作時に、データ線ＤＴ、／ＤＴを介して供給される書き込みデータ信号は、ビット線ＢＬ、／ＢＬを介してメモリセルＭＣに書き込まれる。
図３は、図１に示したコア制御回路１６の詳細を示している。コア制御回路１６は、プリチャージ遅延回路ＰＲＥＤ、ＲＡＳ生成回路ＲＡＳＧＥＮ、ビット制御回路ＢＬＴＣＴＬ、イコライズ制御回路ＥＱＣＴＬ、ワード制御回路ＷＬＣＴＬ、センスアンプ制御回路ＳＡＥＣＴＬおよびプリチャージ生成回路ＰＲＥＧＥＮを有している。
プリチャージ遅延回路ＰＲＥＤは、第１テストモード中に動作し、プリチャージ制御信号ＰＲＥＸを遅延させた遅延プリチャージ信号ＰＲＥＤＸを生成する。ＲＡＳ生成回路ＲＡＳＧＥＮは、読み出しパルス信号ＲＤＰＺ、書き込みパルス信号ＷＲＰＺまたはリフレッシュパルス信号ＲＥＦＰＺと、プリチャージ信号ＰＲＥＸ（または遅延プリチャージ信号ＰＲＥＤＸ）を用いて、基本タイミング信号ＲＡＳＺ、ＲＯＭＬＺを生成する。信号ＲＤＰＺ、ＷＲＰＺおよびＲＥＦＰＺは、読み出しコマンドＲＤ、書き込みコマンドＷＲおよびリフレッシュ要求ＲＲＥＱに対応してそれぞれ生成される。コア制御回路１６は、アービタ１４により決定された動作に従い、読み出し動作を実行するときに読み出しパルス信号ＲＤＰＺを出力し、書き込み動作を実行するときに書き込みパルス信号ＷＲＰＺを出力し、リフレッシュ動作を実行するときにリフレッシュパルス信号ＲＥＦＰＺを出力する。
第１テストモード中、ＲＡＳ生成回路ＲＡＳＧＥＮは、基本タイミング信号ＲＡＳＺ、ＲＯＭＬＺの非活性化タイミング（立ち下がりエッジ）を通常動作モードに比べて遅らせる。基本タイミング信号ＲＡＳＺの遅れにより、ビット制御回路ＢＬＴＣＴＬから出力されるビット制御信号ＢＬＴＺ、ＢＬＴＸ、イコライズ制御回路ＥＱＣＴＬから出力されるイコライズ制御信号ＥＱＺ、ワード制御回路ＷＬＣＴＬから出力されるワード制御信号ＷＬＯＮＺおよびセンスアンプ制御回路ＳＡＥＣＴＬから出力されるセンスアンプ制御信号ＳＡＥＺも順次に遅れる。イコライズ制御信号ＥＱＺは、ビット線制御信号ＢＲＳを生成するためのタイミング信号である。
ＲＡＳ生成回路ＲＡＳＧＥＮ、ビット制御回路ＢＬＴＣＴＬおよびイコライズ制御回路ＥＱＣＴＬは、図２０および図２１に示すように、メインワード線ＭＷＬＸの非活性化からビット線ＢＬ、／ＢＬのプリチャージを開始するビット線制御信号ＢＲＳの高レベルへの活性化までの時間を長くするために、第１テストモード中にプリチャージ制御信号ＢＲＳの活性化タイミングを通常動作モードに比べて遅らせるタイミング制御回路としても動作する。
ビット制御回路ＢＬＴＣＴＬは、基本タイミング信号ＲＡＳＺに応じてビット制御信号ＢＬＴＺ、ＢＬＴＸを生成する。イコライズ制御回路ＥＱＣＴＬは、ビット制御信号ＢＬＴＺに応じて、イコライズ制御信号ＥＱＺを生成する。ワード制御回路ＷＬＣＴＬは、ビット制御信号ＢＬＴＺおよび基本タイミング信号ＲＡＳＺに応じてワード制御信号ＷＬＯＮＺを生成する。センスアンプ制御回路ＳＡＥＣＴＬは、ワード制御信号ＷＬＯＮＺに応じてセンスアンプ制御信号ＳＡＥＺを生成する。第１テストモード中、センスアンプ制御回路ＳＡＥＣＴＬは、センスアンプ制御信号ＳＡＥＺの活性化タイミング（立ち上がりエッジ）を通常動作モードに比べて遅くする。プリチャージ生成回路ＰＲＥＧＥＮは、センスアンプ制御信号ＳＡＥＺに応じてプリチャージ制御信号ＰＲＥＸを生成する。
図４は、図１に示したロウデコーダＲＤＥＣの詳細を示している。ロウデコーダＲＤＥＣは、デコード制御回路ＤＥＣＣＴＬ、ロウプリデコーダＲＰＤＥＣ、テスト制御回路ＴＥＳ１ＣＴＬ、ブロック制御回路ＲＢＬＫＣＴＬ、メインワードデコーダＭＷＤＥＣ、サブワード制御回路ＳＷＣＴＬ、サブワードドライバＳＷＤＲＶおよびサブワードデコーダＳＷＤＥＣを有している。
デコード制御回路ＤＥＣＣＴＬは、通常動作モード中および第２テストモード中に、ビット制御信号ＢＬＴＸおよびブロック選択信号ＤＢＬＫＳＥＬＺに応じてワードイネーブル信号ＷＬＥＮＺを生成し、第１テストモード中に、ワード制御信号ＷＬＯＮＺおよびブロック選択信号ＤＢＬＫＳＥＬＺに応じてワードイネーブル信号ＷＬＥＮＺを生成する。
ロウプリデコーダＲＰＤＥＣは、ワードイネーブル信号ＷＬＥＮＺおよびメインワードアドレスＭＷＬＡＤを受け、デコード信号Ｘ２３Ｐ、Ｘ４５６Ｐ、Ｘ７８９Ｐを生成する。メインワードアドレスＭＷＬＡＤは、ロウアドレス信号ＲＡＤの下位２ビット（ＲＡＤ０−１）を除く信号（ＲＡＤ２−９）で構成される。デコード信号Ｘ２３Ｐ（４ビット）は、ロウアドレスＲＡＤ２−３をデコードすることにより生成される。デコード信号Ｘ４５６Ｐ（８ビット）は、ロウアドレスＲＡＤ４−６をデコードすることにより生成される。デコード信号Ｘ７８９Ｐ（８ビット）は、ロウアドレスＲＡＤ７−９をデコードすることにより生成される。
テスト制御回路ＴＥＳ１ＣＴＬは、第１テストモード中に動作し、基本タイミング信号ＲＯＭＬＺおよびプリチャージ制御信号ＰＲＥＸに応じてテストプリチャージ信号ＴＭＲＰＲＥＸを生成する。ブロック制御回路ＲＢＬＫＣＴＬは、制御信号ＢＬＴＸ、ＲＯＭＬＺ、ＥＱＯＮＺ、ＴＭＲＰＲＥＸ、ブロック選択信号ＤＢＬＫＳＥＬＺおよびテスト信号ＴＥＳ１Ｚ、ＴＥＳ２Ｚを受け、プリチャージ信号ＰＲＣＨＸおよびブロック選択信号ＢＬＫＳＥＬＺを生成する。ブロック選択信号ＤＢＬＫＳＥＬＺ（ＤＢＬＫＳＥＬＺ０−１）は、ロウブロックＲＢＬＫ０−１のいずれかを選択するために基本タイミング信号ＲＡＳＺに同期して生成される。プリチャージ信号ＰＲＣＨＸは、第１テストモード中に、通常動作モード中に比べて早く活性化される。また、プリチャージ信号ＰＲＣＨＸは、第２テストモード中に高レベルに保持される。
テスト制御回路ＴＥＳ１ＣＴＬおよびブロック制御回路ＲＢＬＫＣＴＬは、図２０および図２１に示すように、メインワード線ＭＷＬＸの非活性化からビット線ＢＬ、／ＢＬのプリチャージを開始するビット線制御信号ＢＲＳの高レベルへの活性化までの時間を長くするために、第１テストモード中にプリチャージ信号ＰＲＣＨＸ（タイミング信号）の活性化タイミングを通常動作モードに比べて早くするタイミング制御回路として動作する。
メインワードデコーダＭＷＤＥＣは、デコード信号Ｘ２３Ｐ、Ｘ４５６Ｐ、Ｘ７８９Ｐおよびプリチャージ信号ＰＲＣＨＸに応じて、メインワード信号ＭＷＬＸを生成する。サブワード制御回路ＳＷＣＴＬは、ワード制御信号ＷＬＯＮＺ、ブロック選択信号ＢＬＫＳＥＬＺ、デコード信号Ｘ０１およびテスト信号ＴＥＳ１Ｚを受け、ワードリセット信号ＷＬＲＳＴＰＸを生成する。デコード信号Ｘ０１＜０：３＞は、ロウアドレス信号ＲＡＤの下位２ビット（ＲＡＤ０−１）をデコードすることにより生成される。テスト信号ＴＥＳ１Ｚは、第１テストモード中にワードリセット信号ＷＬＲＳＴＰＸの非活性化を禁止するために用いられる。
サブワードドライバＳＷＤＲＶは、ワードリセット信号ＷＬＲＳＴＰＸに応じて、ワードドライブ信号ＷＬＤＶ＜０：３＞およびワードリセット信号ＷＬＲＳＴＺ＜０：３＞を生成する。サブワードデコーダＳＷＤＥＣは、メインワード信号ＭＷＬＸ、ワードドライブ信号ＷＬＤＶおよびワードリセット信号ＷＬＲＳＴＺに応じて、サブワード線ＳＷＬ（ワード線）を活性化または非活性化する。この実施形態では、１本のメインワード線ＭＷＬに対応して４本のサブワード線ＳＷＬが配線される。
図５は、図３に示したプリチャージ遅延回路ＰＲＥＤおよびＲＡＳ生成回路ＲＡＳＧＥＮの詳細を示している。プリチャージ遅延回路ＰＲＥＤは、プリチャージ信号ＰＲＥＸおよびテスト信号ＴＥＳ１Ｚを受けるアンド回路ＡＮＤと、遅延回路ＤＬＹ１とを有している。ＲＡＳ生成回路ＲＡＳＧＥＮは、読み出しパルス信号ＲＤＰＺ、書き込みパルス信号ＷＲＰＺまたはリフレッシュパルス信号ＲＥＦＰＺにより生成されるアクティブパルスＡＣＴＰＸに同期して基本タイミング信号ＲＡＳＺ、ＲＯＭＬＺを活性化する。ＲＡＳ生成回路ＲＡＳＧＥＮは、通常動作モード中および第２テストモード中に、プリチャージ信号ＰＲＥＸに同期して基本タイミング信号ＲＡＳＺ、ＲＯＭＬＺを非活性化する。ＲＡＳ生成回路ＲＡＳＧＥＮは、第１テストモード中に、遅延プリチャージ信号ＰＲＥＤＸに同期して基本タイミング信号ＲＡＳＺ、ＲＯＭＬＺを非活性化する。基本タイミング信号ＲＯＭＬＺは、基本タイミング信号ＲＡＳＺを遅延回路ＤＬＹ２で遅延して生成される。なお、スタータ信号ＳＴＴＸは、図示しないパワーオンリセット回路により生成され、メモリＭＥＭのパワーオン時に一時的に低レベルに変化する。
図６は、図３に示したセンスアンプ制御回路ＳＡＥＣＴＬの詳細を示している。センスアンプ制御回路ＳＡＥＣＴＬは、通常動作モード中および第２テストモード中に、ワード制御信号ＷＬＯＮＺを遅延回路ＤＬＹ３で遅延させて、センスアンプ制御信号ＳＡＥＺを生成する。センスアンプ制御回路ＳＡＥＣＴＬは、第１テストモード中に、ワード制御信号ＷＬＯＮＺを遅延回路ＤＬＹ３、ＤＬＹ４で遅延させて、センスアンプ制御信号ＳＡＥＺを生成する。このように、センスアンプ制御回路ＳＡＥＣＴＬは、第１テストモード中にセンスアンプ制御信号ＳＡＥＺの活性化タイミングを通常動作モードに比べて遅らせるタイミング制御回路として動作する。
図７は、図４に示したデコード制御回路ＤＥＣＣＴＬおよびロウプリデコーダＲＰＤＥＣの詳細を示している。デコード制御回路ＤＥＣＣＴＬは、通常動作モード中および第２テストモード中に、ビット制御信号ＢＬＴＸの活性化に同期してワードイネーブル信号ＷＬＥＮＺを活性化し、ブロック選択信号ＤＢＬＫＳＥＬＺに同期してワードイネーブル信号ＷＬＥＮＺを非活性化する。デコード制御回路ＤＥＣＣＴＬは、第１テストモード中に、ワード制御信号ＷＬＯＮＺの活性化に同期してワードイネーブル信号ＷＬＥＮＺを活性化し、ブロック選択信号ＤＢＬＫＳＥＬＺに同期してワードイネーブル信号ＷＬＥＮＺを非活性化する。図１９および図２０に示すように、ワード制御信号ＷＬＯＮＺの活性化タイミングは、ビット制御信号ＢＬＴＸの活性化タイミングより遅い。このため、第１テストモード中、ワードイネーブル信号ＷＬＥＮＺは、通常動作モード中に比べて遅く活性化される。このように、デコード制御回路ＤＥＣＣＴＬは、ビット線ＢＬ、／ＢＬのプリチャージの停止からメインワード線ＭＷＬＸの活性化までの時間を長くするために、第１テストモード中にワードイネーブル信号ＷＬＥＮＺ（第１タイミング信号）の活性化タイミングを通常動作モードに比べて遅らせるタイミング制御回路として動作する。
ロウプリデコーダＲＰＤＥＣは、ワードイネーブル信号ＷＬＥＮＺおよびメインワードアドレスＭＷＬＡＤ（ＲＡＤ２−３）を受け、デコード信号Ｘ２３Ｐを生成する。また、ロウプリデコーダＲＰＤＥＣは、メインワードアドレスＭＷＬＡＤ（ＲＡＤ４−６およびＲＡＤ７−９）に応じてデコード信号Ｘ４５６Ｐ、Ｘ７８９Ｐを生成する。なお、スタータ信号ＳＴＴＺは、図示しないパワーオンリセット回路により生成され、メモリＭＥＭのパワーオン時に一時的に高レベルに変化する。
図８は、図４に示したテスト制御回路ＴＥＳ１ＣＴＬの詳細を示している。テスト制御回路ＴＥＳ１ＣＴＬは、第１テストモード中のみ動作する。テスト制御回路ＴＥＳ１ＣＴＬは、基本タイミング信号ＲＯＭＬＺに同期してテストプリチャージ信号ＴＭＲＰＲＥＸを高レベルに非活性化し、プリチャージ信号ＰＲＥＸに同期してテストプリチャージ信号ＴＭＲＰＲＥＸを低レベルに活性化する。テスト制御回路ＴＥＳ１ＣＴＬは、通常動作モード中および第２テストモード中に、テストプリチャージ信号ＴＭＲＰＲＥＸを高レベルに保持する。
図９は、図４に示したブロック制御回路ＲＢＬＫＣＴＬの詳細を示している。図中の二重線で示した電源線は、昇圧電圧線ＶＰＰ（例えば、２．８Ｖ）を示している。ブロック制御回路ＲＢＬＫＣＴＬは、ビット制御信号ＢＬＴＸに同期してブロック選択信号ＢＬＫＳＥＬＺを活性化し、イコライズ制御信号ＥＱＺに同期してブロック選択信号ＢＬＫＳＥＬＺを非活性化する。ブロック制御回路ＲＢＬＫＣＴＬは、通常動作モード中に、ブロック選択信号ＢＬＫＳＥＬＺの活性化中にプリチャージ信号ＰＲＣＨＸを非活性化する。ブロック選択信号ＢＬＫＳＥＬＺは、アクセス要求（読み出しコマンドＲＤ、書き込みコマンドＷＲまたはリフレッシュ要求ＲＲＥＱ）に応答して所定の期間活性化される。このため、プリチャージ信号ＰＲＣＨＸは、アクセス要求に応答して所定の期間非活性化される。
また、ブロック制御回路ＲＢＬＫＣＴＬは、第１テストモード中に、ブロック選択信号ＢＬＫＳＥＬＺの活性化に同期してプリチャージ信号ＰＲＣＨＸを非活性化し、テストプリチャージ信号ＴＭＲＰＲＥＸの活性化に同期してプリチャージ信号ＰＲＣＨＸを活性化する。ブロック制御回路ＲＢＬＫＣＴＬは、第２テストモード中に、プリチャージ信号ＰＲＣＨＸを高レベルに保持する。このように、ブロック制御回路ＲＢＬＫＣＴＬは、通常動作モード中にアクセス要求に応答してプリチャージ信号ＰＲＣＨＸ（第２タイミング信号）を所定の期間非活性化し、第２テストモード中にプリチャージ信号ＰＲＣＨＸを非活性化レベル（高レベル）に固定するリセット制御回路として動作する。
図１０は、図４に示したメインワードデコーダＭＷＤＥＣの詳細を示している。メインワードデコーダＭＷＤＥＣは、メインワード線ＭＷＬＸ毎（例えば、各ロウブロックＲＢＬＫ０−１毎に２５６本）に形成される。メインワードデコーダＭＷＤＥＣは、対応するデコード信号Ｘ２３Ｐ、Ｘ４５６Ｐ、Ｘ７８９Ｐが全て高レベルに変化したときにメインワード線ＭＷＬＸを活性化レベルに変化させ、プリチャージ信号ＰＲＣＨＸ（第２タイミング信号）の活性化に同期してメインワード線ＭＷＬＸを非活性化レベルに変化させる。
デコード信号Ｘ２３Ｐ、Ｘ４５６Ｐ、Ｘ７８９Ｐ（メインワード線ＭＷＬＸを示すアドレス信号）をゲートで受けているｎＭＯＳトランジスタおよびプリチャージ信号ＰＲＣＨＸをゲートで受けているｎＭＯＳトランジスタは、プリチャージ信号ＰＲＣＨの非活性化に同期してメインワード線ＭＷＬＸを活性化レベル（低レベル）にセットするセット部として動作する。デコード信号Ｘ２３Ｐは、図７に示したように、ワードイネーブル信号ＷＬＥＮＺ（第１タイミング信号）に同期して生成される。このため、メインワード線ＭＷＬＸは、ワードイネーブル信号ＷＬＥＮＺの活性化に同期して活性化される。プリチャージ信号ＰＲＣＨＸをゲートで受けているｐＭＯＳトランジスタは、プリチャージ信号ＰＲＣＨＸの活性化に同期してメインワード線ＭＷＬＸを非活性化レベル（高レベル）にリセットするリセット部として動作する。
図１１は、図４に示したサブワード制御回路ＳＷＣＴＬの詳細を示している。サブワード制御回路ＳＷＣＴＬは、図１２に示すサブワード線ＳＷＬに対応して設けられている。サブワード制御回路ＳＷＣＴＬは、通常動作モード中および第２テストモード中に（ＴＥＳ１Ｚ＝低レベル）、対応するデコード信号Ｘ０１（サブワード線ＳＷＬを示すアドレス信号）が高レベルに変化したときに、ブロック選択信号ＢＬＫＳＥＬＺに同期してワードリセット信号ＷＬＲＳＴＰＸを非活性化し、ワード制御信号ＷＬＯＮＺの非活性化に同期してワードリセット信号ＷＬＲＳＴＰＸを活性化する。サブワード制御回路ＳＷＣＴＬは、第１テストモード中に（ＴＥＳ１Ｚ＝高レベル）、ブロック選択信号ＢＬＫＳＥＬＺに同期してワードリセット信号ＷＬＲＳＴＰＸを非活性化し、この後、ワードリセット信号ＷＬＲＳＴＰＸの活性化を禁止し、ワードリセット信号ＷＬＲＳＴＰＸを高レベルに保持する。
ブロック選択信号ＢＬＫＳＥＬＺ、ワード制御信号ＷＬＯＮＺおよびデコード信号Ｘ０１をゲートで受けているｎＭＯＳトランジスタは、ワードリセット信号ＷＬＲＳＴＰＸを非活性化レベル（高レベル）にリセットするリセット部として動作する。ワード制御信号ＷＬＯＮＺをゲートで受けているｐＭＯＳトランジスタは、ワードリセット信号線ＷＬＲＳＴＰＸを活性化レベル（低レベル）にセットするセット部として動作する。テスト信号ＴＥＳ１Ｚをゲートで受けているｐＭＯＳトランジスタは、セット部によるセットを禁止するセット禁止部として動作する。
図１２は、図４に示したサブワードドライバＳＷＤＲＶおよびサブワードデコーダＳＷＤＥＣの詳細を示している。サブワードドライバＳＷＤＲＶは、ワードリセット信号ＷＬＲＳＴＰＸと同相のワードドライブ信号ＷＬＤＶと、ワードリセット信号ＷＬＲＳＴＰＸの論理を反転したワードリセット信号ＷＬＲＳＴＺを生成する。例えば、ワードドライブ信号ＷＬＤＶの高レベル電圧は昇圧電圧ＶＰＰ（例えば、２．８Ｖ）であり、ワードリセット信号ＷＬＲＳＴＺの高レベル電圧は内部電源電圧ＶＩＩ（例えば、１．６Ｖ）である。昇圧電圧ＶＰＰは、外部電源電圧ＶＤＤ（例えば、１．８Ｖ）を用いて図示しない昇圧回路により生成される。内部電源電圧ＶＩＩは、外部電源電圧ＶＤＤを用いて図示しない内部電圧生成回路により生成される。
サブワードデコーダＳＷＤＥＣは、ｐＭＯＳトランジスタＰ１（第１スイッチ）のソースがワードドライブ信号線ＷＬＤＶに接続され、ｎＭＯＳトランジスタＮ１（第２スイッチ）のソースが負電圧線ＶＮＮに接続されたＣＭＯＳインバータと、ドレインがＣＭＯＳインバータの出力（ＳＷＬ）に接続され、ソースが負電圧線ＶＮＮに接続され、ゲートでワードリセット信号ＷＬＲＳＴＺを受けるｎＭＯＳトランジスタＮ２（第３スイッチ）を有している。負電圧ＶＮＮは、外部電源電圧ＶＤＤを用いて図示しない負電圧生成回路により生成される。
ｐＭＯＳトランジスタＰ１は、メインワード線ＭＷＬＸが活性化レベル（低レベル）のときにオンし、サブワード線ＳＷＬを高レベル電圧線ＷＬＤＶに接続する。ｎＭＯＳトランジスタＮ１は、メインワード線ＭＷＬＸが非活性化レベル（高レベル）のときにオンし、サブワード線ＳＷＬを低レベル電圧線ＶＮＮに接続する。ｎＭＯＳトランジスタＮ２は、ワードリセット信号ＷＬＲＳＴＺが活性化レベル（高レベル）のときにオンし、サブワード線ＳＷＬを低レベル電圧線ＶＮＮに接続する。具体的には、サブワードデコーダＳＷＤＥＣは、メインワード線ＭＷＬＸが低レベル、かつワードドライブ信号ＷＬＤＶが高レベルのときにサブワード線ＳＷＬを高レベルに変化する。また、サブワードデコーダＳＷＤＥＣは、メインワード線ＭＷＬＸが低レベルでワードドライブ信号線ＷＬＤＶが低レベルのとき、メインワード線ＭＷＬＸが高レベルのとき、またはワードリセット信号ＷＬＲＳＴＺが高レベルときにサブワード線ＳＷＬを低レベルに変化する。
なお、この実施形態では、メインワード線ＭＷＬＸ毎に４つのサブワード線ＳＷＬ＜０−３＞が配線される。ワードドライブ信号ＷＬＤＶおよびワードリセット信号ＷＬＲＳＴＺは、異なるメインワード線ＭＷＬＸに接続された複数のサブワードデコーダＳＷＤＥＣに共通に配線されている。例えば、ワードドライブ信号ＷＬＤＶ＜０＞およびワードリセット信号ＷＬＲＳＴＺ＜０＞は、各ロウブロックＲＢＬＫ０−１において、２５６個のサブワードデコーダＳＷＤＥＣに共通に配線される。他のワードドライブ信号ＷＬＤＶ＜１−３＞およびワードリセット信号ＷＬＲＳＴＺ＜１−３＞も、同様である。
図１３は、図１２に示したサブワードデコーダＳＷＤＥＣのレイアウトを示している。図において、太線で囲われる領域はメタル配線を示し、網掛けの領域はトランジスタのゲート配線を示し、細い実線で囲われる領域は拡散層を示す。拡散層は、トランジスタのソースおよびドレインを形成する。Ｘ印を付した四角は、メタル配線を拡散層に接続するコンタクトを示す。コンタクトＣＯＮ１は、ｎＭＯＳトランジスタＮ１のソースを負電圧線ＶＮＮに接続している。コンタクトＣＯＮ２は、ｎＭＯＳトランジスタＮ２のソースを負電圧線ＶＮＮに接続している。
図１４は、第１の実施形態の半導体メモリＭＥＭの一般的なアクセス動作を示している。図１４は、図１３に示したコンタクトＣＯＮ１、ＣＯＮ２の抵抗値が正常の場合における通常動作モードでの波形を示している。
初期状態では、メインワード線ＭＷＬＸの高レベルおよびワードリセット信号ＷＬＲＳＴＺの高レベルにより、図１２のｎＭＯＳトランジスタＮ１、Ｎ２がオンしており、サブワード線ＳＷＬは低レベルに保持されている（図１４（ａ））。メインワード線ＭＷＬＸが活性化され、図１２に示したｐＭＯＳトランジスタＰ１のゲートは、低レベルを受ける（図１４（ｂ））。このとき、ワードドライブ信号線ＷＬＤＶは低レベルのため、ｐＭＯＳトランジスタＰ１はオフしている。
次に、ワードリセット信号ＷＬＲＳＴＺが低レベルに変化し、ｎＭＯＳトランジスタＮ２はオフする（図１４（ｃ））。次に、ワードドライブ信号線ＷＬＤＶが高レベルに変化し、ｐＭＯＳトランジスタＰ１はオンする（図１４（ｄ））。ｐＭＯＳトランジスタＰ１のオンにより、サブワード線ＳＷＬは、高レベルに変化する（図１４（ｅ））。そして、メモリセルＭＣのトランスファトランジスタがオンし、メモリセルＭＣからビット線ＢＬ（または／ＢＬ）にデータが読み出される（図１４（ｆ））。その後、センスアンプ制御信号ＳＡＥＺが高レベルに変化し、ビット線対ＢＬ、／ＢＬの電圧差がセンスアンプＳＡで増幅される（図１４（ｇ））。
アクセス動作が完了するとき、まず、ワードドライブ信号線ＷＬＤＶが低レベルに変化する（図１４（ｈ））。これにより、ｐＭＯＳトランジスタＰ１を介してワードドライブ信号線ＷＬＤＶの低レベルがサブワード線ＳＷＬに伝達され、サブワード線ＳＷＬの電圧は、徐々に下がる（図１４（ｉ））。次に、ワードリセット信号ＷＬＲＳＴＺが高レベルに変化し、ｎＭＯＳトランジスタＮ２がオンする（図１４（ｊ））。ｎＭＯＳトランジスタＮ２のオンにより、サブワード線ＳＷＬの電圧はさらに低下する（図１４（ｋ））。次に、メインワード線ＭＷＬＸが高レベルに変化し、ｐＭＯＳトランジスタＰ１はオフし、ｎＭＯＳトランジスタＮ１はオンする（図１４（ｌ））。そして、サブワード線ＳＷＬは、低レベルに変化する（図１４（ｍ））。この後、イコライズ制御信号ＥＱＺが高レベルに変化し、ビット線対ＢＬ、／ＢＬがプリチャージ電圧ＶＰＲにイコライズされる（図１４（ｎ））。
図１５は、コンタクトＣＯＮ１またはコンタクトＣＯＮ２の抵抗値が高い場合の通常動作モードでのアクセス動作を示している。図１４との違いは、アクセス動作が完了するときのサブワード線ＳＷＬの波形（リセット波形）である。サブワード線ＳＷＬの破線の波形は、図１４の波形を示している。
コンタクトＣＯＮ１の抵抗値が高い場合（図１５（ａ））、メインワード線ＭＷＬＸが高レベルに変化し、ｎＭＯＳトランジスタＮ１がオンしても、ｎＭＯＳトランジスタＮ１を介してサブワード線ＳＷＬから負電圧線ＶＮＮに流れる電流は小さい。このため、サブワード線ＳＷＬが負電圧ＶＮＮに変化するまで時間がかかる。一方、コンタクトＣＯＮ２の抵抗値が高い場合（図１５（ｂ））、ワードリセット信号ＷＬＲＳＴＺが高レベルに変化し、ｎＭＯＳトランジスタＮ２がオンしても、ｎＭＯＳトランジスタＮ２を介してサブワード線ＳＷＬから負電圧線ＶＮＮに流れる電流は小さい。このため、サブワード線ＳＷＬが負電圧ＶＮＮに変化するまで時間がかかる。
イコライズ制御信号ＥＱＺが高レベルに変化し、ビット線ＢＬ（または／ＢＬ）がプリチャージ電圧ＶＰＲに変化し始めたときに、サブワード線ＳＷＬの電圧（リセット電圧）が負電圧線ＶＮＮに下がっていない場合、すなわち、メモリセルＭＣのトランスファトランジスタがオフしていない場合、メモリセルＭＣの記憶ノードの電圧がプリチャージ電圧ＶＰＲにより変化し、メモリセルＭＣ内のデータが破壊し、不良が発生するおそれがある。なお、図に示した例では、サブワード線ＳＷＬは、プリチャージの開始時にほとんど負電圧ＶＮＮまで下がっているため、不良は発生しない。このため、コンタクトＣＯＮ１の抵抗値が高いときに、不良を加速的に発生させるために、後述する第１テストモードにより加速テストが実施される。同様に、コンタクトＣＯＮ２の抵抗値が高いときに、不良を加速的に発生させるために、後述する第２テストモードにより加速テストが実施される。
一般に、メモリＭＥＭの製造時にコンタクトの抵抗値が基準値より高い場合、メモリＭＥＭの使用とともに抵抗値が徐々に上昇する場合がある。すなわち、メモリＭＥＭの製造時にコンタクトＣＯＮ１、ＣＯＮ２の抵抗値が高いと、メモリＭＥＭの出荷後に信頼度不良が発生するおそれがある。なお、サブワード線ＳＷＬのリセット電圧が負電圧線ＶＮＮまで下がらない不良は、ｎＭＯＳトランジスタＮ１、Ｎ２のいずれかにおいて、ソース領域を形成する拡散抵抗が高い場合にも発生する。あるいは、ｎＭＯＳトランジスタＮ１、Ｎ２のいずれかにおいて、ゲートが正常に形成されず、トランジスタＮ１またはＮ２がオンしない場合にも発生する。
図１６は、サブワードデコーダＳＷＤＥＣの配列の一例を示している。この例では、複数のメインワード線ＭＷＬ０Ｘ、ＭＷＬ１Ｘにそれぞれ対応して形成されたサブワードドライバＳＷＤＲＶ００−０１およびＳＷＤＲＶ１０−１１が、共通のワードドライブ信号線ＷＬＤＶ０（またはＷＬＤＶ１）およびワードリセット信号ＷＬＲＳＴ０Ｚ（またはＷＬＲＳＴ１Ｚ）を受けている。サブワード線ＳＷＬに接続されたメモリセルＭＣのアクセス動作を実行する場合、サブワードデコーダＳＷＤＥＣ００は、低レベルのメインワード線ＭＷＬ０Ｘと低レベルのワードリセット信号ＷＬＲＳＴ０Ｚを受ける。サブワードデコーダＳＷＤＥＣ１０は、高レベルのメインワード線ＭＷＬ１Ｘと低レベルのワードリセット信号ＷＬＲＳＴ０Ｚを受ける。サブワードデコーダＳＷＤＥＣ１０のコンタクトＣＯＮ１の抵抗値が高い場合、メインワード線ＭＷＬ０Ｘを長時間低レベルに維持することで、サブワードデコーダＳＷＤＥＣ１０では、メインワード線ＭＷＬ１Ｘが高レベルにも拘わらず、サブワード線ＳＷＬ１０はフローティング状態になる。サブワード線ＳＷＬ１０に接続されたメモリセルＭＣのトランスファトランジスタが弱くオンすると、メモリセルＭＣに保持されているデータは破壊される。したがって、その後の読み出し動作では、誤ったデータが読み出されることで、コンタクトＣＯＮ１の不良を検出可能である。しかしながら、不良を検出するためには、メインワード線ＭＷＬ０Ｘを長時間低レベルに維持する必要があり、テスト時間が長くなる。この結果、テストコストは上昇する。
さらに、図１６の状態では、サブワードデコーダＳＷＤＥＣ０１は、高レベルのワードリセット信号ＷＬＲＳＴ１Ｚを受けてｎＭＯＳトランジスタＮ２がオンする。サブワードデコーダＳＷＤＥＣ０１のコンタクトＣＯＮ２の抵抗値が高い場合、メインワード線ＭＷＬ０Ｘを長時間低レベルに維持することで、サブワードデコーダＳＷＤＥＣ０１では、ワードリセット信号ＷＬＲＳＴ１Ｚが高レベルにも拘わらず、サブワード線ＳＷＬ０１はフローティング状態になる。このため、上述と同様に、サブワード線ＳＷＬ０１に接続されたメモリセルＭＣのトランスファトランジスタが弱くオンし、メモリセルＭＣに保持されているデータは破壊される。この場合にも、コンタクトＣＯＮ２の不良を検出可能であるが、メインワード線ＭＷＬＸを長時間低レベルに維持する必要があり、テスト時間が長くなる。この結果、テストコストは上昇する。
図１７は、第１の実施形態のシステムを示している。なお、後述する実施形態においても、図４と同じシステムが構成される。システムは、シリコン基板上に集積されたシステムインパッケージＳＩＰ（System In Package）として形成されている。ＳＩＰは、図１に示したメモリＭＥＭと、フラッシュメモリＦＬＡＳＨ、フラッシュメモリＦＬＡＳＨをアクセスするメモリコントローラＭＣＮＴ、およびシステム全体を制御するＣＰＵ（コントローラ）を有している。ＣＰＵ、メモリＭＥＭおよびメモリコントローラＭＣＮＴは、システムバスＳＢＵＳにより互いに接続されている。ＳＩＰは、外部バスを介して上位のシステムＳＹＳに接続される。システムＳＹＳは、例えば、携帯電話などの携帯機器である。ＣＰＵは、メモリＭＥＭをアクセスするために、チップイネーブル信号／ＣＥ１、コマンド信号ＣＭＤ、アドレス信号ＡＤおよび書き込みデータ信号ＤＱを出力し、メモリＭＥＭから読み出しデータ信号ＤＱを受信する。
図１８は、第１の実施形態のテストシステムを示している。まず、半導体製造工程により半導体ウエハＷＡＦ上に複数のメモリＭＥＭが形成される。メモリＭＥＭは、ウエハＷＡＦから切り出される前にＬＳＩテスタＴＥＳＴによりテストされる。ＬＳＩテスタＴＥＳＴからは制御信号だけでなく、電源電圧ＶＤＤおよび接地電圧ＶＳＳが供給される。メモリＭＥＭは、例えば、図示しないプローブカードのプローブＰＲＢを介してＬＳＩテスタＴＥＳＴに接続される。図では、１つのメモリＭＥＭがＬＳＩテスタＴＥＳＴに接続されているが、複数のメモリＭＥＭ（例えば、４つ）をＬＳＩテスタＴＥＳＴに一度に接続してもよい。ＬＳＩテスタＴＥＳＴに一度に接続するメモリＭＥＭの数は、ＬＳＩテスタＴＥＳＴの端子数とメモリＭＥＭの端子数に依存する。ＬＳＩテスタＴＥＳＴは、チップイネーブル信号／ＣＥ１、コマンド信号ＣＭＤ、アドレス信号ＡＤおよび書き込みデータ信号ＤＱをメモリＭＥＭに供給し、読み出しデータ信号ＤＱをメモリＭＥＭから受ける。
図１９は、通常動作モードでのアクセス動作を示している。この例では、読み出しコマンドＲＤまたは書き込みコマンドＷＲが供給され、またはリフレッシュ要求ＲＲＥＱが発生し、ロウブロックＲＢＬＫ０の読み出し動作、書き込み動作またはリフレッシュ動作が実行される。アクセス要求からアクセス動作が完了するまでのアクセスサイクル時間は、例えば、１００ｎｓである。
まず、アクセス要求ＲＤ、ＷＲまたはＲＲＥＱに応答して図５のアクティブ信号ＡＣＴＸが生成され、基本タイミング信号ＲＡＳＺ、ＲＯＭＬＺ、ビット制御信号ＢＬＴＺ、ＢＬＴＸ、イコライズ制御信号ＥＱＺ、ワード制御信号ＷＬＯＮＺおよびセンスアンプ制御信号ＳＡＥＺが順次に活性化される（図１９（ａ））。通常動作モード中、テストプリチャージ信号ＴＭＲＰＲＥＸは高レベルに保持される（図１９（ｂ））。
基本タイミング信号ＲＡＳＺに同期してロウアドレス信号ＲＡＤに対応するブロック選択信号ＤＢＬＫＳＥＬが活性化される（図１９（ｃ））。ビット制御信号ＢＬＴＸに同期してワード制御信号ＷＬＯＮＺ、デコード信号Ｘ２３Ｐ、Ｘ４５６Ｐ、Ｘ７８９Ｐおよびブロック選択信号ＢＬＫＳＥＬＸ、ＢＬＫＳＥＬＺが順次に活性化される（図１９（ｄ））。次に、デコード信号Ｘ２３Ｐ、Ｘ４５６Ｐ、Ｘ７８９Ｐに対応するメインワード線ＭＷＬＸが活性化される（図１９（ｅ））。ブロック選択信号ＢＬＫＳＥＬＺに同期してプリチャージ信号ＰＲＣＨＸおよびプリチャージ制御信号ＢＲＳ（この例ではＢＲＳ０）が非活性化される（図１９（ｆ））。プリチャージ制御信号ＢＲＳ０の非活性化により、アクセス動作を実行するビット線ＢＬ、／ＢＬとプリチャージ電圧線ＶＰＲとの接続が解除される。また、ブロック選択信号ＢＬＫＳＥＬＺに同期して、アクセス動作を実行しないビット線ＢＬ、／ＢＬに対応するスイッチ制御信号ＢＴ（この例ではＢＴ１）が非活性化される（図１９（ｇ））。さらに、ブロック選択信号ＢＬＫＳＥＬＺに同期してワードリセット信号ＷＬＲＳＴＰＸが非活性化される（図１９（ｈ））。
ワードリセット信号ＷＬＲＳＴＰＸの非活性化に同期して、アクセス動作に関係するワードドライブ信号線ＷＬＤＶが高レベルに変化し、ワードリセット信号ＷＬＲＳＴＺが低レベルに変化する（図１９（ｉ））。この後、図１４と同様に、サブワード線ＳＷＬが活性化され、メモリセルＭＣからビット線ＢＬ（または／ＢＬ）にデータが読み出される（図１９（ｊ））。また、ワード制御信号ＷＬＯＮＺの活性化から所定時間後にセンスアンプ制御信号ＳＡＥＺが活性化され（図１９（ｋ））、ビット線対ＢＬ、／ＢＬの電圧差（メモリセルＭＣからビット線ＢＬ（または／ＢＬ）に読み出された信号量）がセンスアンプＳＡで増幅される（図１９（ｌ））。
アクセス動作の開始から所定時間後にプリチャージ信号ＰＲＥＸが一時的に活性化され（図１９（ｍ））、基本タイミング信号ＲＡＳＺが非活性化される（図１９（ｎ））。基本タイミング信号ＲＡＳＺの非活性化に同期して、ワード制御信号ＷＬＯＮＺ、ブロック選択信号ＤＢＬＫＳＥＬ、基本タイミング信号ＲＯＭＬＺ、ビット制御信号ＢＬＴＺ、ＢＬＴＸ、イコライズ制御信号ＥＱＺが順次に非活性化される（図１９（ｏ））。ブロック選択信号ＤＢＬＫＳＥＬの非活性化に同期してワードイネーブル信号ＷＬＥＮＺおよびデコード信号Ｘ２３Ｐ、Ｘ４５６Ｐ、Ｘ７８９Ｐが順次に非活性化される（図１９（ｐ））。ワード制御信号ＷＬＯＮＺの非活性化に同期してワードリセット信号ＷＬＲＳＴＰＸが活性化される（図１９（ｑ））。ワードリセット信号ＷＬＲＳＴＰＸの活性化に同期してワードドライブ信号線ＷＬＤＶが低レベルに変化し、ワードリセット信号ＷＬＲＳＴＺが高レベルに変化する（図１９（ｒ））。この後、図１４と同様に、ワードドライブ信号線ＷＬＤＶおよびワードリセット信号ＷＬＲＳＴＺにより、サブワード線ＳＷＬが低レベルに変化し、メモリセルＭＣの記憶ノード（キャパシタ）とビット線ＢＬ（または／ＢＬ）との接続が解除される（図１９（ｓ））。
次に、イコライズ制御信号ＥＱＺの活性化に同期して、センスアンプ制御信号ＳＡＥＺ、ブロック選択信号ＢＬＫＳＥＬＸ、ＢＬＫＳＥＬＺが順次に非活性化され、プリチャージ信号ＰＲＣＨＸおよびプリチャージ制御信号ＢＲＳ（この例ではＢＲＳ０）が活性化される（図１９（ｔ））。そして、ビット線ＢＬ、／ＢＬは、プリチャージ電圧線ＶＰＲに接続され、プリチャージ電圧ＶＰＲに変化する（図１９（ｕ））。
図２０は、第１テストモードでのアクセス動作を示している。図１９と同じ動作については詳細な説明は省略する。図２０の動作は、図１８に示したテスタＴＥＳＴがメモリＭＥＭをアクセスすることにより実施される。信号ＲＡＳＺ、ＭＷＬＸ、ＳＷＬ、ＷＬＲＳＴＰＸ、ＷＬＤＶおよびＷＬＲＳＴに示した破線は、通常動作モード中の波形を示している。第１テストモードでは、例えば、ＬＳＩテスタＴＥＳＴからロウブロックＲＢＬＫ０に対する書き込みコマンドＷＲが供給される。なお、メモリセルＭＣに期待値が既に書き込まれている場合、読み出しコマンドＲＤを供給してもよい。アクセス要求からアクセス動作が完了するまでのアクセスサイクル時間は、例えば、１００ｎｓである。
第１テストモードでは、センスアンプ制御信号ＳＡＥＺは、図６の遅延回路ＤＬＹ４により、通常動作モードよりも遅く活性化される（図２０（ａ））。テストプリチャージ信号ＴＭＲＰＲＥＸは、基本タイミング信号ＲＯＭＬＺに同期して低レベルから高レベルに非活性化される（図２０（ｂ））。ワードイネーブル信号ＷＬＥＮＺは、ビット制御信号ＢＬＴＸではなく、ワード制御信号ＷＬＯＮＺに同期して活性化される（図２０（ｃ））。これにより、メインワード線ＭＷＬＸおよびサブワード線ＳＷＬの活性化タイミングは通常動作モードに比べて遅れる（図２０（ｄ、ｅ））。すなわち、第１テストモードでは、アクセス動作の開始時にメインワード線ＭＷＬＸ、サブワード線ＳＷＬおよびセンスアンプ制御信号ＳＡＥＺの活性化タイミングが、通常動作モードに比べて遅くなる。なお、その理由は、図２１で説明する。
次に、アクセス動作の開始から所定時間後にプリチャージ信号ＰＲＥＸが一時的に活性化されると、テストプリチャージ信号ＴＭＲＰＲＥＸは低レベルに活性化される（図２０（ｆ））。テストプリチャージ信号ＴＭＲＰＲＥＸの活性化に同期して、プリチャージ信号ＰＲＣＨＸが活性化され（図２０（ｇ））、メインワード線ＭＷＬＸが非活性化される（図２０（ｈ））。また、図１１のサブワード制御回路ＳＷＣＴＬは、第１テストモード中にワードリセット信号ＷＬＲＳＴＰＸの活性化を禁止する（図２０（ｉ））。これ以降、第１テストモード中、ワードドライブ信号ＷＬＤＶは高レベルに維持され、ワードリセット信号ＷＬＲＳＴＺは低レベルに維持される（図２０（ｊ））。
これにより、第１テストモードでは、サブワード線ＳＷＬは、メインワード線ＭＷＬＸの高レベルへの変化のみにより、すなわち、図１２のｎＭＯＳトランジスタＮ１のみにより低レベルに変化する（図２０（ｋ））。サブワード線ＳＷＬの非活性化タイミングを通常動作モード時と合わせるために、メインワード線ＭＷＬＸの非活性化タイミングは、図１９に比べて早く設定される。
コンタクトＣＯＮ１の抵抗値が正常な場合、サブワード線ＳＷＬは、図１９よりわずかに遅れて低レベル（リセットレベル）に変化する。サブワード線ＳＷＬのリセットタイミングの遅れを考慮して、第１テストモードでは、サブワード線ＳＷＬの非活性化を相対的に早くしている。換言すれば、サブワード線ＳＷＬの非活性化からビット線ＢＬ、／ＢＬのプリチャージが開始される（プリチャージ制御信号ＢＲＳの立ち上がりエッジ）までの時間を、通常動作モードに比べて長くしている。したがって、コンタクトＣＯＮ１の抵抗値が正常なサブワードデコーダＳＷＤＥＣを用いたアクセス動作（書き込み動作または読み出し動作）において、サブワード線ＳＷＬが完全にリセットされる前にビット線ＢＬ、／ＢＬがプリチャージされることを防止できる。すなわち、正常なサブワードデコーダＳＷＤＥＣに対応するメモリセルＭＣに保持されたデータが破壊することを防止できる。
一方、コンタクトＣＯＮ１の抵抗値が正常値より高い場合、図に太い実線で示すように、サブワード線ＳＷＬは、徐々に低レベルに変化する。プリチャージ制御信号ＢＲＳの立ち上がりエッジのタイミングで、サブワード線ＳＷＬのレベルが、低レベル電圧ＶＮＮより高い場合、メモリセルＭＣのトランスファトランジスタが弱くオンし、メモリセルＭＣに保持されているデータは破壊される。データの破壊、すなわち、コンタクトＣＯＮ１の抵抗値の異常は、次の読み出し動作でメモリセルＭＣから読み出されたデータが期待値と異なることで判断される。このように、第１テストモードでは、２回のアクセスサイクル（この例では２００ｎｓ）を実行することで、サブワードデコーダＳＷＤＥＣのコンタクトＣＯＮ１の抵抗値が正常値より高いか否かを判定できる。不良のサブワードデコーダＳＷＤＥＣは、その後の救済行程において、冗長回路に置き換えられる。
なお、第１テストモードでは、後述する図２２に示すように、選択されるメインワード線ＭＷＬＸの値を順次に更新しながら、複数のアクセス動作を連続して実行してもよい。また、第１テストモードでは、モードレジスタ１２のリフレッシュ禁止ビットをセットし、セルフリフレッシュ動作を禁止する。これにより、第１テストモード中に、リフレッシュ動作により意図しないワードドライブ信号ＷＬＤＶおよびワードリセット信号ＷＬＲＳＴＺのレベルが固定されることを防止できる。
図２１は、第１テストモードでの別のアクセス動作を示している。図２１の動作は、図１８に示したテスタＴＥＳＴがメモリＭＥＭをアクセスすることにより実施される。図２１は、図２０に示したテストの後、第１テストモードにエントリした状態で、別のサブワードデコーダＳＷＤＥＣの不良を検出するときのアクセス動作の波形を示している。このため、ワードリセット信号ＷＬＲＳＴＰＸおよびワードドライブ信号線ＷＬＤＶは高レベルに固定され、ワードリセット信号線ＷＬＲＳＴＺは低レベルに固定される（図２１（ａ））。その他の波形は、図２０と同じである。
図２１のアクセス動作は、図１６に示したように、互いに異なるメインワード線ＭＷＬＸに接続された複数のサブワードデコーダＳＷＤＥＣに、共通のワードドライブ信号線ＷＬＤＶ０（またはＷＬＤＶ１）およびワードリセット信号線ＷＬＲＳＴ０Ｚ（またはＷＬＲＳＴ１Ｚ）が接続されている場合に有効である。
例えば、図２０のアクセス動作により、図１６のサブワード線ＳＷＬ００がアクセスされ、サブワードデコーダＳＷＤＥＣ００がテストされる。テスト後、ワードドライブ信号線ＷＬＤＶ０は高レベルに固定され、ワードリセット信号ＷＬＲＳＴ０Ｚは低レベルに固定される。この状態で、図２１のアクセス動作によりサブワード線ＳＷＬ１０をアクセスすることで、サブワードデコーダＳＷＤＥＣ１０のテストが実施できる。図１２に示したように、一対のワードドライブ信号線ＷＬＤＶおよびワードリセット信号線ＷＬＲＳＴＺは、メインワード線ＭＷＬＸが互いに異なる２５６個のサブワードデコーダＳＷＤＥＣに接続されている。したがって、第１テストモードにおいて、メインワード線ＭＷＬＸを順次に切り替えてアクセス動作を実行することにより、複数のサブワードデコーダＳＷＤＥＣをテストできる。この実施形態では、第１テストモードに８回（各ロウブロックＲＢＬＫ０−１当たり４回）エントリすることで、全てのサブワードデコーダＳＷＤＥＣをテストできる。
なお、第１テストモードにおける２回目以降のアクセス動作では、ワードドライブ信号ＷＬＤＶは高レベルに固定されるため、サブワード線ＳＷＬは、ワードドライブ信号ＷＬＤＶが高レベルに変化するときでなく、メインワード線ＭＷＬＸが低レベルに変化するときに活性化される（図２１（ｂ））。メインワード線ＭＷＬＸが図１９（ｅ）に示したタイミングで活性化されると、サブワード線ＳＷＬの活性化タイミングが相対的に早くなる。サブワード線ＳＷＬが、ビット線ＢＬ、／ＢＬのプリチャージ動作が停止する前に活性化されると、メモリセルＭＣに保持されたデータは破壊される。これを防止するために、第１テストモードでは、メインワード線ＭＷＬＸの活性化タイミングを通常動作モードに比べて遅くしている（図２１（ｃ））。
図２２は、第１テストモードでの動作を示している。図２２のフローは、図１８に示したテスタＴＥＳＴのテストプログラムにより実施される。まず、テスタＴＥＳＴは、ステップＳ１０において、モードレスジタ設定コマンドＭＲＳとともにアドレス信号ＡＤをメモリＭＥＭに供給してリフレッシュ禁止ビットをセットする（ＲＥＦＤＩＳ＝高レベル）。これにより、第１テストモード中にリフレッシュ動作が実行されることを防止でき、意図しないワードドライブ信号ＷＬＤＶおよびワードリセット信号ＷＬＲＳＴＺのレベルが固定されることを防止できる。次に、ステップＳ１２において、テスタＴＥＳＴ内部のレジスタ等を用いて、アクセスするサブワード線ＳＷＬおよびメインワード線ＭＷＬＸを示す値がそれぞれ”０”にセットされる。
次に、ステップＳ１４において、モードレスジタ設定コマンドＭＲＳとともにアドレス信号ＡＤをメモリＭＥＭに供給し、モードレジスタ１２内の第１テストモードを示すＴＥＳＴ１ビットをセットする。ＴＥＳＴ１ビットのセットにより、メモリＭＥＭの動作モードは、通常動作モードから第１テストモードに移行する。この後、ステップＳ１６において、図２０および図２１に示したアクセス動作が実行される。１回のアクセス動作が完了した後、ステップＳ１８において、メインワード線ＭＷＬＸを示す値が”１”増加される。ステップＳ２０において、メインワード線ＭＷＬＸを示す値が最大値を超えていない場合、処理はステップＳ１６に戻る。メインワード線ＭＷＬＸを示す値が最大値を超えた場合、処理はステップＳ２２に移行する。
ステップＳ２２において、モードレスジタ設定コマンドＭＲＳによりモードレジスタ１２内のＴＥＳＴ１ビットをリセットする。メモリＭＥＭは、第１テストモードからイクジットされ、通常動作モードに戻る。これにより、高レベルに固定されているワードドライブ信号ＷＬＤＶは低レベルに戻り、低レベルに固定されているワードリセット信号ＷＬＲＳＴＺは高レベルに戻る。すなわち、サブワード制御回路ＳＷＣＴＬ、サブワードドライバＳＷＤＲＶおよびサブワードデコーダＳＷＤＥＣが初期化される。
次に、ステップＳ２４において、メインワード線ＭＷＬＸを示す値が０”にセットされる。ステップＳ２６において、サブワード線ＳＷＬを示す値が”１”増加される。ステップＳ２８において、サブワード線ＳＷＬを示す値が最大値を超えていない場合、処理はステップＳ１４に戻る。サブワード線ＳＷＬを示す値が最大値を超えた場合、全てのサブワードデコーダＳＷＤＥＣをテストしたと判断し、処理はステップＳ３０に移行する。
ステップＳ３０において、モードレスジタ設定コマンドＭＲＳによりリフレッシュ禁止ビットがリセットされ（ＲＥＦＤＩＳ＝高レベル）、リフレッシュ動作の実行が許可される。これにより、以降の処理において、リフレッシュ動作が実行されないことによりメモリセルＭＣに保持されているデータが破壊することを防止できる。
ステップＳ３２において、全てのサブワード線ＳＷＬが順次にアクセスされ、読み出し動作が実行される。メモリセルＭＣからそれぞれ読み出される値が期待値と比較され、サブワードデコーダＳＷＤＥＣのコンタクトＣＯＮ１が不良か否かが判定される。不良と判定されたサブワードデコーダＳＷＤＥＣは、冗長回路を用いて救済される。上述したように、この実施形態では、第１テストモードに８回（各ロウブロックＲＢＬＫ０−１当たり４回）エントリすることで、全てのサブワードデコーダＳＷＤＥＣをテストできる。
図２３は、第２テストモードでのアクセス動作を示している。図１９と同じ動作については詳細な説明は省略する。信号ＰＣＨＸ、ＭＷＬＸに示した破線は、通常動作モード中の波形を示している。第２テストモードでは、例えば、ＬＳＩテスタＴＥＳＴからロウブロックＲＢＬＫ０に対する書き込みコマンドＷＲが供給される。なお、メモリセルＭＣに期待値が既に書き込まれている場合、読み出しコマンドＲＤを供給してもよい。アクセス要求からアクセス動作が完了するまでのアクセスサイクル時間は、例えば、１００ｎｓである。なお、第２テストモードにおいても、モードレジスタ１２のリフレッシュ禁止ビットをセットし、セルフリフレッシュ動作を禁止する。これにより、第２テストモード中に、リフレッシュ動作により意図しないメインワード線ＭＷＬＸが低レベルに固定されることを防止でき、複数のサブワード線ＳＷＬが同時に活性化されることを防止できる。
第２テストモード中、図９に示したブロック制御回路ＲＢＬＫＣＴＬは、プリチャージ信号ＰＲＣＨＸを高レベルに固定する（図２３（ａ））。これにより、一度活性化されたメインワード線ＭＷＬＸは非活性化されず、低レベルを保持する（図２３（ｂ））。低レベルのメインワード線ＭＷＬＸにより、サブワードデコーダＳＷＤＥＣのｎＭＯＳトランジスタＮ１（図１２）は、最初のアクセス動作が開始された後、常にオフする。
これにより、第２テストモードでは、サブワード線ＳＷＬは、ワードリセット信号線ＷＬＲＳＴＺの高レベルへの変化のみにより、すなわち、図１２のｎＭＯＳトランジスタＮ２のみにより低レベルに変化する（図２３（ｃ））。サブワード線ＳＷＬのリセットは、図１９と同様に、ワードリセット信号線ＷＬＲＳＴＺの高レベルへの変化により開始される。このため、コンタクトＣＯＮ２の抵抗値が正常な場合、ビット線ＢＬ、／ＢＬは、サブワード線ＳＷＬが完全にリセットされる後にプリチャージされる（図２３（ｄ））。すなわち、正常なサブワードデコーダＳＷＤＥＣに対応するメモリセルＭＣに保持されたデータが破壊することを防止できる。
一方、コンタクトＣＯＮ２の抵抗値が正常値より高い場合、図に太い実線で示すように、サブワード線ＳＷＬは、徐々に低レベルに変化する。プリチャージ制御信号ＢＲＳの立ち上がりエッジのタイミングで、サブワード線ＳＷＬのレベルが、低レベル電圧ＶＮＮより高い場合、メモリセルＭＣのトランスファトランジスタが弱くオンし、メモリセルＭＣに保持されているデータは破壊される。データの破壊、すなわち、コンタクトＣＯＮ２の抵抗値の異常は、次の読み出し動作で期待値がメモリセルＭＣから読み出させないことで判断される。このように、第２テストモードでは、２回のアクセスサイクル（この例では２００ｎｓ）を実行することで、サブワードデコーダＳＷＤＥＣのコンタクトＣＯＮ２の抵抗値が正常値より高いか否かを判定できる。不良のサブワードデコーダＳＷＤＥＣは、その後の救済行程において、冗長回路に置き換えられる。
以上、第１の実施形態では、第１テストモード中に、サブワードデコーダＳＷＤＥＣのｎＭＯＳトランジスタＮ２を強制的にオフすることで、サブワードデコーダＳＷＤＥＣの動作不良を簡易かつ短時間で検出できる。同様に、第２テストモード中に、サブワードデコーダＳＷＤＥＣのｎＭＯＳトランジスタＮ１を強制的にオフすることで、サブワードデコーダＳＷＤＥＣの動作不良を簡易かつ短時間で検出できる。ｎＭＯＳトランジスタＮ１、Ｎ２の強制的なオフにより、加速テストを実施できるため、半導体メモリの信頼度不良の発生率を下げることができる。
図２４は、第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、半導体メモリＭＥＭは、ＤＲＡＭである。半導体メモリＭＥＭは、第１の実施形態のコマンドデコーダ１０、コア制御回路１６、リフレッシュタイマ１８、アドレスバッファ２４の代わりにコマンドデコーダ１０Ａ、コア制御回路１６Ａ、リフレッシュタイマ１８Ａ、アドレスバッファ２４Ａを有している。その他の構成は、第１の実施形態と同じである。メモリＭＥＭは、図示しない不良のメモリセル等を救済するための冗長回路、冗長ヒューズ回路および冗長制御回路を有している。上述した図２から図２３は、この実施形態にも適用される。但し、図１７に示したシステムおよび図１８に示したテストシステムにおいて、ＤＲＡＭをアクセスするための信号がメモリＭＥＭに供給される。
コマンドコーダ１０Ａは、チップセレクト信号／ＣＳおよびコマンド信号ＣＭＤの論理レベルに応じて認識したコマンドを、メモリコア３０のアクセス動作を実行するために読み出しコマンドＲＤ、書き込みコマンドＷＲおよびリフレッシュコマンドＲＥＦ（外部リフレッシュ要求）またはモードレジスタ１２を設定するためのモードレジスタ設定コマンドＭＲＳ等として出力する。チップセレクト信号／ＣＳの機能は、チップイネーブル信号／ＣＥ１と同じである。コマンド信号ＣＭＤは、例えば、ライトイネーブル信号／ＷＥ、ロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳを含む。
コア制御回路１６Ａは、第１の実施形態のコア制御回路１６からアービタＡＲＢを除いて構成されている。リフレッシュ信号ＲＥＦＺは、リフレッシュコマンドＲＥＦまたはリフレッシュ要求ＲＲＥＱに応答して生成される。リフレッシュタイマ１８Ａは、セルフリフレッシュモードを示すセルフリフレッシュ信号ＳＲを受けている間のみ、発振信号ＯＳＣを生成する。発振信号ＯＳＣは、読み出しコマンドＲＤ、書き込みコマンドＷＲおよびリフレッシュコマンドＲＥＦが供給可能な通常動作モード中に生成されない。セルフリフレッシュモードは、通常動作モード中、セルフリフレッシュコマンドを受けたときにエントリされる。
アドレスバッファ２４Ａは、共通のアドレス端子に順次に供給されるロウアドレス信号ＲＡＤとコラムアドレス信号ＣＡＤを受ける。すなわち、このメモリＭＥＭは、アドレスマルチプレクス方式を採用している。以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。すなわち、ＤＲＡＭにおいても、ｎＭＯＳトランジスタＮ１、Ｎ２の強制的なオフにより、加速テストを実施でき、半導体メモリの信頼度不良の発生率を下げることができる。
なお、上述した実施形態では、本発明をクロック非同期式の半導体メモリに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、クロック同期式の半導体メモリに適用してもよい。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
データの記憶部とトランスファトランジスタを有する複数のメモリセルと、
前記トランスファトランジスタのゲートに接続された複数のサブワード線と、
前記トランスファトランジスタを介して前記記憶部に接続されるビット線と、
前記サブワード線に対応して設けられ、前記サブワード線を高レベル電圧線に接続するためにメインワード線が活性化レベルのときにオンする第１スイッチと、前記サブワード線を低レベル電圧線に接続するために前記メインワード線が非活性化レベルのときにオンする第２スイッチと、前記サブワード線を低レベル電圧線に接続するためにワードリセット信号線が活性化レベルのときにオンする第３スイッチとを有する複数のサブワードデコーダと、
テストモード中に前記第２スイッチおよび前記第３スイッチのいずれかがオンすることを禁止するために、前記メインワード線の非活性化および前記ワードリセット信号線の活性化のいずれかを禁止するリセット制御回路とを備えていることを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
前記サブワード線に対応して設けられ、アドレス信号が前記サブワード線を示すときにタイミング信号の活性化に同期して対応するワードリセット信号線を非活性化レベルにリセットするリセット部と、前記タイミング信号の非活性化に同期して対応するワードリセット信号線を活性化レベルにセットするセット部と、前記テストモード中に、前記セット部によるセットを禁止するセット禁止部とを有するサブワード制御回路を備えていることを特徴とする半導体メモリ。
（付記３）
付記１記載の半導体メモリにおいて、
前記メモリセルの非アクセス中を示すプリチャージ制御信号の活性化中に、前記ビット線をプリチャージ電圧線に接続するプリチャージ回路と、
前記プリチャージ制御信号を生成するとともに、前記メインワード線の非活性化から前記ビット線のプリチャージを開始するまでの時間を長くするために、前記テストモード中に前記プリチャージ制御信号の活性化タイミングを通常動作モードに比べて遅らせるタイミング制御回路とを備えていることを特徴とする半導体メモリ。
（付記４）
付記１記載の半導体メモリにおいて、
アドレス信号が前記メインワード線を示すときに第１タイミング信号の活性化に同期して前記メインワード線を活性化レベルにセットするセット部と、第２タイミング信号の活性化に同期して前記メインワード線を非活性化レベルにリセットするリセット部とを有するメインワードデコーダと、
前記第２タイミング信号を生成するとともに、前記メインワード線の非活性化から前記ビット線のプリチャージを開始するまでの時間を長くするために、前記テストモード中に前記第２タイミング信号の活性化タイミングを通常動作モードに比べて早くするタイミング制御回路とを備えていることを特徴とする半導体メモリ。
（付記５）
付記１記載の半導体メモリにおいて、
アドレス信号が前記メインワード線を示すときに第１タイミング信号の活性化に同期して前記メインワード線を活性化レベルにセットするセット部と、第２タイミング信号の活性化に同期して前記メインワード線を非活性化レベルにリセットするリセット部とを有するメインワードデコーダと、
前記第１タイミング信号を生成するとともに、前記ビット線のプリチャージの停止から前記メインワード線の活性化までの時間を長くするために、前記テストモード中に前記第１タイミング信号の活性化タイミングを通常動作モードに比べて遅らせるタイミング制御回路とを備えていることを特徴とする半導体メモリ。
（付記６）
付記５記載の半導体メモリにおいて、
前記ビット線に接続され、前記メモリセルから前記ビット線に読み出されたデータの信号量をセンスアンプ制御信号の活性化中に増幅するセンスアンプと、
前記センスアンプ制御信号を生成するとともに、前記テストモード中に前記センスアンプ制御信号の活性化タイミングを通常動作モードに比べて遅らせるタイミング制御回路とを備えていることを特徴とする半導体メモリ。
（付記７）
付記１記載の半導体メモリにおいて、
アドレス信号が前記メインワード線を示すときに第１タイミング信号の活性化に同期して前記メインワード線を活性化レベルにセットするセット部と、第２タイミング信号の活性化に同期して前記メインワード線を非活性化レベルにリセットするリセット部とを有するメインワードデコーダと、
通常動作モード中にアクセス要求に応答して前記第２タイミング信号を所定の期間非活性化し、前記テストモード中に前記第２タイミング信号を非活性化レベルに固定するリセット制御回路とを備えていることを特徴とする半導体メモリ。
（付記８）
付記１記載の半導体メモリにおいて、
メモリセルのリフレッシュ動作を実行するためのリフレッシュ要求を周期的に生成するリフレッシュ要求生成回路と、
前記テストモード中に、リフレッシュ動作を禁止するリフレッシュ禁止回路とを備えていることを特徴とする半導体メモリ。
（付記９）
データの記憶部とトランスファトランジスタを有する複数のメモリセルと、
前記トランスファトランジスタのゲートに接続された複数のサブワード線と、
所定数のサブワード線毎に共通に配線された複数のメインワード線と、
前記トランスファトランジスタを介して前記記憶部に接続されるビット線と、
前記サブワード線に対応して設けられ、前記サブワード線を高レベル電圧線に接続するために前記メインワード線のいずれかが活性化レベルのときにオンする第１スイッチと、前記サブワード線を低レベル電圧線に接続するために前記メインワード線のいずれかが非活性化レベルのときにオンする第２スイッチと、前記サブワード線を低レベル電圧線に接続するためにワードリセット信号線が活性化レベルのときにオンする第３スイッチとを有するサブワードデコーダと、
テストモード中に前記第３スイッチがオンすることを禁止するために前記ワードリセット信号線の活性化を禁止するリセット制御回路を備えた半導体メモリのテスト方法であって、
前記半導体メモリを前記テストモードにエントリし、
前記メインワード線のいずれかを活性化してアクセス動作を実施し、
前記半導体メモリを前記テストモードからイクジットし、
前記メインワード線のいずれかを活性化して読み出し動作を実施し、
前記メモリセルから読み出されたデータが期待値と異なるときに、対応するサブワードデコーダの不良を検出することを特徴とする半導体メモリのテスト方法。
（付記１０）
付記９記載の半導体メモリのテスト方法において、
前記半導体メモリを前記テストモードにエントリした後に、活性化する前記メインワード線を順次変えながらアクセス動作を実施し、
前記半導体メモリを前記テストモードからイクジットした後に、活性化する前記メインワード線を順次変えながら読み出し動作を実施することを特徴とする半導体メモリのテスト方法。
（付記１１）
半導体メモリと、半導体メモリをアクセスするコントローラとを備えたシステムであって、
前記半導体メモリは、
データの記憶部とトランスファトランジスタを有する複数のメモリセルと、
前記トランスファトランジスタのゲートに接続された複数のサブワード線と、
前記トランスファトランジスタを介して前記記憶部に接続されるビット線と、
前記サブワード線に対応して設けられ、前記サブワード線のいずれかを高レベル電圧線に接続するためにメインワード線が活性化レベルのときにオンする第１スイッチと、前記サブワード線のいずれかを低レベル電圧線に接続するために前記メインワード線が非活性化レベルのときにオンする第２スイッチと、前記サブワード線を低レベル電圧線に接続するためにワードリセット信号線が活性化レベルのときにオンする第３スイッチとを有する複数のサブワードデコーダと、
テストモード中に前記第２スイッチおよび前記第３スイッチのいずれかがオンすることを禁止するために、前記メインワード線の非活性化および前記ワードリセット信号線の活性化のいずれかを禁止するリセット制御回路とを備えていることを特徴とするシステム。
（付記１２）
付記１１記載のシステムにおいて、
前記半導体メモリは、
前記サブワード線に対応して設けられ、アドレス信号が前記サブワード線を示すときにタイミング信号の活性化に同期して対応するワードリセット信号線を非活性化レベルにリセットするリセット部と、前記タイミング信号の非活性化に同期して対応するワードリセット信号線を活性化レベルにセットするセット部と、前記テストモード中に、前記セット部によるセットを禁止するセット禁止部とを有するサブワード制御回路を備えていることを特徴とするシステム。
（付記１３）
付記１１記載のシステムにおいて、
前記半導体メモリは、
アドレス信号が前記メインワード線を示すときに第１タイミング信号の活性化に同期して前記メインワード線を活性化レベルにセットするセット部と、第２タイミング信号の活性化に同期して前記メインワード線を非活性化レベルにリセットするリセット部とを有するメインワードデコーダと、
通常動作モード中にアクセス要求に応答して前記第２タイミング信号を所定の期間非活性化し、前記テストモード中に前記第２タイミング信号を非活性化レベルに固定するリセット制御回路とを備えていることを特徴とするシステム。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
本発明は、ワード線を選択するためにメインワードデコーダおよびサブワードデコーダを有する半導体メモリおよびこの半導体メモリのテスト方法に適用可能である。
本発明の第１の実施形態を示すブロック図である。 図１に示したメモリコアの要部の詳細を示す回路図である。 図１に示したコア制御回路の詳細を示すブロック図である。 図１に示したロウデコーダの詳細を示すブロック図である。 図３に示したプリチャージ遅延回路およびＲＡＳ生成回路の詳細を示す回路図である。 図３に示したセンスアンプ制御回路の詳細を示す回路図である。 図４に示したデコード制御回路およびロウプリデコーダの詳細を示す回路図である。 図４に示したテスト制御回路の詳細を示す回路図である。 図４に示したブロック制御回路の詳細を示す回路図である。 図４に示したメインワードデコーダの詳細を示す回路図である。 図４に示したサブワード制御回路の詳細を示す回路図である。 図４に示したサブワードドライバおよびサブワードデコーダの詳細を示す回路図である。 図１２に示したサブワードデコーダを示すレイアウト図である。 第１の実施形態の半導体メモリの一般的なアクセス動作を示すタイミング図である。 コンタクトの抵抗値が高い場合の通常動作モードでのアクセス動作を示すタイミング図である。 サブワードデコーダＳＷＤＥＣの配列の一例を示す回路図である。 第１の実施形態のシステムを示すブロック図である。 第１の実施形態のテストシステムを示すブロック図である。 通常動作モードでのアクセス動作を示すタイミング図である。 第１テストモードでのアクセス動作を示すタイミング図である。 第１テストモードでの別のアクセス動作を示すタイミング図である。 第１テストモードでの動作を示すフロー図である。 第２テストモードでのアクセス動作を示を示すタイミング図である。 本発明の第２の実施形態を示すブロック図である。
符号の説明
１０‥コマンドデコーダ；１２‥モードレジスタ；１４‥アービタ；１６‥コア制御回路；１８‥リフレッシュタイマ；２０‥リフレッシュ要求生成回路；２２‥リフレッシュアドレスカウンタ；２４‥アドレスバッファ；２６‥データ入出力バッファ；２８‥アドレス選択回路；３０‥メモリコア；ＢＬ、／ＢＬ‥ビット線；ＭＣ‥メモリセル；ＭＷＬＸ‥メインワード線；ＳＷＤＥＣ‥サブワードデコーダ；ＳＷＬ‥サブワード線；ＷＬＲＳＴＺ‥ワードリセット信号

Claims (10)

  1. データの記憶部とトランスファトランジスタを有する複数のメモリセルと、
    前記トランスファトランジスタのゲートに接続された複数のサブワード線と、
    前記トランスファトランジスタを介して前記記憶部に接続されるビット線と、
    前記サブワード線に対応して設けられ、前記サブワード線を高レベル電圧線に接続するためにメインワード線が活性化レベルのときにオンする第１スイッチと、前記サブワード線を低レベル電圧線に接続するために前記メインワード線が非活性化レベルのときにオンする第２スイッチと、前記サブワード線を低レベル電圧線に接続するためにワードリセット信号線が活性化レベルのときにオンする第３スイッチとを有する複数のサブワードデコーダと、
    テストモード中に前記第２スイッチおよび前記第３スイッチのいずれかがオンすることを禁止するために、前記メインワード線の非活性化および前記ワードリセット信号線の活性化のいずれかを禁止するリセット制御回路とを備えていることを特徴とする半導体メモリ。
  2. 請求項１記載の半導体メモリにおいて、
    前記サブワード線に対応して設けられ、アドレス信号が前記サブワード線を示すときにタイミング信号の活性化に同期して対応するワードリセット信号線を非活性化レベルにリセットするリセット部と、前記タイミング信号の非活性化に同期して対応するワードリセット信号線を活性化レベルにセットするセット部と、前記テストモード中に、前記セット部によるセットを禁止するセット禁止部とを有するサブワード制御回路を備えていることを特徴とする半導体メモリ。
  3. 請求項１記載の半導体メモリにおいて、
    前記メモリセルの非アクセス中を示すプリチャージ制御信号の活性化中に、前記ビット線をプリチャージ電圧線に接続するプリチャージ回路と、
    前記プリチャージ制御信号を生成するとともに、前記メインワード線の非活性化から前記ビット線のプリチャージを開始するまでの時間を長くするために、前記テストモード中に前記プリチャージ制御信号の活性化タイミングを通常動作モードに比べて遅らせるタイミング制御回路とを備えていることを特徴とする半導体メモリ。
  4. 請求項１記載の半導体メモリにおいて、
    アドレス信号が前記メインワード線を示すときに第１タイミング信号の活性化に同期して前記メインワード線を活性化レベルにセットするセット部と、第２タイミング信号の活性化に同期して前記メインワード線を非活性化レベルにリセットするリセット部とを有するメインワードデコーダと、
    前記第２タイミング信号を生成するとともに、前記メインワード線の非活性化から前記ビット線のプリチャージを開始するまでの時間を長くするために、前記テストモード中に前記第２タイミング信号の活性化タイミングを通常動作モードに比べて早くするタイミング制御回路とを備えていることを特徴とする半導体メモリ。
  5. 請求項１記載の半導体メモリにおいて、
    アドレス信号が前記メインワード線を示すときに第１タイミング信号の活性化に同期して前記メインワード線を活性化レベルにセットするセット部と、第２タイミング信号の活性化に同期して前記メインワード線を非活性化レベルにリセットするリセット部とを有するメインワードデコーダと、
    前記第１タイミング信号を生成するとともに、前記ビット線のプリチャージの停止から前記メインワード線の活性化までの時間を長くするために、前記テストモード中に前記第１タイミング信号の活性化タイミングを通常動作モードに比べて遅らせるタイミング制御回路とを備えていることを特徴とする半導体メモリ。
  6. 請求項５記載の半導体メモリにおいて、
    前記ビット線に接続され、前記メモリセルから前記ビット線に読み出されたデータの信号量をセンスアンプ制御信号の活性化中に増幅するセンスアンプと、
    前記センスアンプ制御信号を生成するとともに、前記テストモード中に前記センスアンプ制御信号の活性化タイミングを通常動作モードに比べて遅らせるタイミング制御回路とを備えていることを特徴とする半導体メモリ。
  7. 請求項１記載の半導体メモリにおいて、
    アドレス信号が前記メインワード線を示すときに第１タイミング信号の活性化に同期して前記メインワード線を活性化レベルにセットするセット部と、第２タイミング信号の活性化に同期して前記メインワード線を非活性化レベルにリセットするリセット部とを有するメインワードデコーダと、
    通常動作モード中にアクセス要求に応答して前記第２タイミング信号を所定の期間非活性化し、前記テストモード中に前記第２タイミング信号を非活性化レベルに固定するリセット制御回路とを備えていることを特徴とする半導体メモリ。
  8. 請求項１記載の半導体メモリにおいて、
    メモリセルのリフレッシュ動作を実行するためのリフレッシュ要求を周期的に生成するリフレッシュ要求生成回路と、
    前記テストモード中に、リフレッシュ動作を禁止するリフレッシュ禁止回路とを備えていることを特徴とする半導体メモリ。
  9. データの記憶部とトランスファトランジスタを有する複数のメモリセルと、
    前記トランスファトランジスタのゲートに接続された複数のサブワード線と、
    所定数のサブワード線毎に共通に配線された複数のメインワード線と、
    前記トランスファトランジスタを介して前記記憶部に接続されるビット線と、
    前記サブワード線に対応して設けられ、前記サブワード線を高レベル電圧線に接続するために前記メインワード線のいずれかが活性化レベルのときにオンする第１スイッチと、前記サブワード線を低レベル電圧線に接続するために前記メインワード線のいずれかが非活性化レベルのときにオンする第２スイッチと、前記サブワード線を低レベル電圧線に接続するためにワードリセット信号線が活性化レベルのときにオンする第３スイッチとを有するサブワードデコーダと、
    テストモード中に前記第３スイッチがオンすることを禁止するために前記ワードリセット信号線の活性化を禁止するリセット制御回路を備えた半導体メモリのテスト方法であって、
    前記半導体メモリを前記テストモードにエントリし、
    前記メインワード線のいずれかを活性化してアクセス動作を実施し、
    前記半導体メモリを前記テストモードからイクジットし、
    前記メインワード線のいずれかを活性化して読み出し動作を実施し、
    前記メモリセルから読み出されたデータが期待値と異なるときに、対応するサブワードデコーダの不良を検出することを特徴とする半導体メモリのテスト方法。
  10. 半導体メモリと、半導体メモリをアクセスするコントローラとを備えたシステムであって、
    前記半導体メモリは、
    データの記憶部とトランスファトランジスタを有する複数のメモリセルと、
    前記トランスファトランジスタのゲートに接続された複数のサブワード線と、
    前記トランスファトランジスタを介して前記記憶部に接続されるビット線と、
    前記サブワード線に対応して設けられ、前記サブワード線のいずれかを高レベル電圧線に接続するためにメインワード線が活性化レベルのときにオンする第１スイッチと、前記サブワード線のいずれかを低レベル電圧線に接続するために前記メインワード線が非活性化レベルのときにオンする第２スイッチと、前記サブワード線を低レベル電圧線に接続するためにワードリセット信号線が活性化レベルのときにオンする第３スイッチとを有する複数のサブワードデコーダと、
    テストモード中に前記第２スイッチおよび前記第３スイッチのいずれかがオンすることを禁止するために、前記メインワード線の非活性化および前記ワードリセット信号線の活性化のいずれかを禁止するリセット制御回路とを備えていることを特徴とするシステム。
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