JPH1131384A

JPH1131384A - 半導体集積回路装置

Info

Publication number: JPH1131384A
Application number: JP9197754A
Authority: JP
Inventors: Tetsuya Arai; 鉄也新井; Masatoshi Hasegawa; 雅俊長谷川; Seiji Narui; 誠司成井; Shinichi Miyatake; 伸一宮武; Yosuke Tanaka; 洋介田中; Kazuhiko Kajitani; 一彦梶谷; Hiroki Fujisawa; 宏樹藤澤; Shuichi Kubonai; 修一久保内
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1997-07-08
Filing date: 1997-07-08
Publication date: 1999-02-02
Anticipated expiration: 2017-07-08
Also published as: JP3763433B2

Abstract

(57)【要約】【課題】内部電圧発生回路の供給能力を大きくするこ
となく、負電位の内部電圧ＶＬＬをその到達電位とする
サブワード線ＳＷＬ０のレベル変化を高速化し、サブワ
ード線のレベル変化にともなう内部電圧ＶＬＬの電位変
動を抑制して、その高速性及び低コスト性を損なうこと
なく、階層ワード線方式及びネガティブワード線方式を
採るダイナミック型ＲＡＭ等の動作を安定化する。【解決手段】高電圧ＶＨＨをその選択レベルとするサ
ブワード線ＳＷＬ０等をその非選択レベルつまり負電位
の内部電圧ＶＬＬに遷移させる際、その電位を、まず外
部供給されかつ充分な供給配線が用意される例えば接地
電位ＶＳＳを目標電位として変化させた後、相補ビット
線Ｂ０＊〜Ｂｍ＊のプリチャージ動作が行われる期間を
利用して、供給能力が小さな非選択レベルつまり負電位
の内部電圧ＶＬＬを目標電位として変化させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路装
置に関し、例えば、階層ワード線方式を採りかつネガテ
ィブワード線方式を採るダイナミック型ＲＡＭ（ランダ
ムアクセスメモリ）ならびにその動作の安定化に利用し
て特に有効な技術に関する。

【０００２】

【従来の技術】直交して配置されるワード線及び相補ビ
ット線ならびにこれらのワード線及び相補ビット線の交
点に格子状に配置されるダイナミック型メモリセルを含
むメモリアレイをその基本構成要素とするダイナミック
型ＲＡＭがある。また、相補ビット線における読み出し
信号の増幅後のロウレベルを接地電位ＶＳＳとし、ワー
ド線の非選択レベルを接地電位ＶＳＳより低い所定の負
電位とすることで、メモリセルのリーク電流を抑制し、
ダイナミック型ＲＡＭのリフレッシュ周期を改善し得る
いわゆるネガティブワード線方式が知られている。

【０００３】一方、ダイナミック型ＲＡＭ等の高速化を
図る一つの手段として、メモリアレイ及びその直接周辺
部を少なくともワード線の延長方向に複数のメモリマッ
トに分割し、ワード線をメインワード線及びサブワード
線に階層化するいわゆる階層ワード線方式がある。この
階層ワード線方式を採るダイナミック型ＲＡＭでは、例
えばメインワード線及びマット選択信号をもとに対応す
るサブワード線を択一的に選択レベルとするためのサブ
ワード線駆動回路が設けられる。

【０００４】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、上記階層ワード線方式を採りかつネガ
ティブワード線方式を採るダイナミック型ＲＡＭを開発
し、その過程で次のような問題点に直面した。すなわ
ち、ダイナミック型ＲＡＭは、図６に例示されるよう
に、サブメモリアレイＳＭＬ０に対応して設けられるサ
ブワード線駆動回路ＳＷＤ０を備え、このサブワード線
駆動回路は、サブメモリアレイＳＭＬ０のサブワード線
ＳＷＬ０及びＳＷＬ１に対応して設けられる単位サブワ
ード線駆動回路ＵＷＤ０及びＵＷＤ１を含む。単位サブ
ワード線駆動回路ＵＷＤ０及びＵＷＤ１は、マット選択
信号線ＲＸ０と対応するサブワード線ＳＷＬ０又はＳＷ
Ｌ１との間に設けられるＰチャンネル型の駆動ＭＯＳＦ
ＥＴ（金属酸化物半導体型電界効果トランジスタ。この
明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果
トランジスタの総称とする）Ｐ５又はＰ６と、サブワー
ド線ＳＷＬ０又はＳＷＬ１と内部電圧供給点ＶＬＬとの
間に設けられるＮチャンネル型の駆動ＭＯＳＦＥＴＮＥ
又はＮＦとをそれぞれ含む。単位サブワード線駆動回路
ＵＷＤ０及びＵＷＤ１を構成する駆動ＭＯＳＦＥＴＰ５
及びＮＥならびにＰ６及びＮＦのゲートは、対応するメ
インワード線ＭＷ０又はＭＷ１に共通結合される。

【０００５】なお、内部電圧ＶＬＬは、ダイナミック型
ＲＡＭに内蔵された内部電圧発生回路によって生成さ
れ、例えば−１．０（ボルト）Ｖのような負電位とされ
る。また、マット選択信号ＲＸ０は、例えば＋３．８Ｖ
のような高電圧ＶＨＨをその選択レベルとし、０Ｖつま
り接地電位ＶＳＳをその非選択レベルとする。さらに、
メインワード線ＭＷ０及びＭＷ１は上記内部電圧ＶＬＬ
をその選択レベルとし、高電圧ＶＨＨをその非選択レベ
ルとする。

【０００６】ダイナミック型ＲＡＭが非選択状態とされ
るとき、マット選択信号ＲＸ０は接地電位ＶＳＳのよう
な非選択レベルとされ、メインワード線ＭＷ０及びＭＷ
１はともに高電圧ＶＨＨのような非選択レベルとされ
る。このため、サブワード線駆動回路ＳＷＤ０の単位サ
ブワード線駆動回路ＵＷＤ０及びＵＷＤ１では、駆動Ｍ
ＯＳＦＥＴＰ５及びＰ６がオフ状態となり、駆動ＭＯＳ
ＦＥＴＮＥ及びＮＦがオン状態となって、サブメモリア
レイＳＭＬ０のサブワード線ＳＷＬ０及びＳＷＬ１は、
ともに内部電圧ＶＬＬのような非選択レベルとされる。
このとき、図示されないセンスアンプＳＡでは、相補ビ
ット線Ｂ０＊（ここで、非反転ビットＢ０Ｔ及び反転ビ
ット線Ｂ０Ｂを合わせて相補ビット線Ｂ０＊のように＊
を付して表す。また、それが有効レベルとされるとき選
択的にハイレベルとされるいわゆる非反転信号等につい
てはその名称の末尾にＴを付して表し、それが有効レベ
ルとされるとき選択的にロウレベルとされる反転信号等
についてはその名称の末尾にＢを付して表す。以下同
様）に対するプリチャージ動作が行われ、その非反転及
び反転信号線は例えば＋１．０Ｖのようなプリチャージ
電位とされる。

【０００７】一方、ダイナミック型ＲＡＭが選択状態と
されると、指定されたメモリマットに対応するマット選
択信号ＲＸ０が所定のタイミングで高電圧ＶＨＨのよう
な選択レベルとされ、指定された行アドレスに対応する
メインワード線ＭＷ０が内部電圧ＶＬＬのような選択レ
ベルとされる。このとき、指定されないメインワード線
ＭＷ１は、高電圧ＶＨＨのような非選択レベルのままと
され、図示されないセンスアンプＳＡでは、相補ビット
線Ｂ０＊に対するプリチャージ動作が停止される。サブ
ワード線駆動回路ＳＷＤ０の単位サブワード線駆動回路
ＵＷＤ０では、メインワード線ＭＷ０の選択レベルを受
けて駆動ＭＯＳＦＥＴＰ５がオン状態となり、駆動ＭＯ
ＳＦＥＴＮＥはオフ状態となる。このため、サブワード
線ＳＷＬ０が高電圧ＶＨＨのような選択レベルとされ、
サブメモリアレイＳＭＬ０のサブワード線ＳＷＬ０に結
合されるメモリセルのアドレス選択ＭＯＳＦＥＴＱａが
オン状態となって、その保持データに従った微小読み出
し信号が対応する相補ビット線Ｂ０＊に出力される。こ
れらの微小読み出し信号は、センスアンプＳＡの対応す
る単位増幅回路によりそれぞれ増幅され、例えば＋２．
０Ｖをハイレベルとし接地電位ＶＳＳをロウレベルとす
る２値読み出し信号とされる。

【０００８】次に、ダイナミック型ＲＡＭが選択状態か
ら非選択状態に戻されると、マット選択信号ＲＸ０が接
地電位ＶＳＳのような非選択レベルに戻され、メインワ
ード線ＭＷ０も内部電圧ＶＬＬのような非選択レベルに
戻される。このため、サブワード線駆動回路ＳＷＤ０の
単位サブワード線駆動回路ＵＷＤ０では、駆動ＭＯＳＦ
ＥＴＰ５がオフ状態となり、代わって駆動ＭＯＳＦＥＴ
ＮＥがオン状態となって、サブワード線ＳＷＬ０は内部
電圧ＶＬＬのような非選択レベルとされる。また、セン
スアンプＳＡでは、相補ビット線Ｂ０＊に対するプリチ
ャージ動作が再開され、その非反転及び反転信号線は上
記プリチャージ電位とされる。

【０００９】ところが、ダイナミック型ＲＡＭの大容量
化・高集積化が進むと、サブワード線ＳＷＬ０の寄生容
量Ｃｗが大きくなり、その選択レベルから非選択レベル
への遷移時において、内部電圧ＶＬＬの供給源に比較的
大きな電荷の流れ込みが生じる。前述のように、内部電
圧ＶＬＬは内蔵の内部電圧発生回路により形成され、半
導体基板内を比較的長い距離にわたって配置された供給
配線を介してサブワード線駆動回路ＳＷＤ０等に分配さ
れる。したがって、内部電圧発生回路が充分な供給能力
を持たずまた供給配線の配線幅か充分に大きくない場
合、サブワード線ＳＷＬ０の寄生容量Ｃｗを起点とする
比較的大きな電荷流により内部電圧ＶＬＬの電位が一時
的に上昇し、接地電位ＶＳＳを超えて正電位となるおそ
れもある。この結果、非選択状態にあるべき例えばサブ
ワード線ＳＷＬ１の電位が上昇し、これに結合されるメ
モリセルのアドレス選択ＭＯＳＦＥＴＱａが弱いオン状
態となって、ダイナミック型ＲＡＭのディスターブ特性
が劣化する。

【００１０】一方、これに対応しようとして、内部電圧
ＶＬＬを生成する内部電圧発生回路の供給能力を大きく
し供給配線の配線幅を充分に太くしようとすると、関連
部のレイアウト所要面積が増大してチップサイズが大き
くなり、ダイナミック型ＲＡＭの低コスト化が阻害され
る。また、サブワード線ＳＷＬ０をゆっくりと選択レベ
ルつまり高電圧ＶＨＨから非選択レベルつまり内部電圧
ＶＬＬに変化させ、内部電圧ＶＬＬの浮き上がりを抑え
ようとすると、非選択レベルに至るまでの所要時間が増
大し、ダイナミック型ＲＡＭのサイクルタイムが遅くな
る。

【００１１】この発明の目的は、内部電圧発生回路の供
給能力を大きくすることなく、この内部電圧発生回路に
より生成される内部電圧をその到達電位とする内部信号
線のレベル変化を高速化し、内部信号線のレベル変化に
ともなう内部電圧の電位変動を抑制することにある。こ
の発明の他の目的は、その高速性及び低コスト性を損な
うことなく、階層ワード線方式及びネガティブワード線
方式を採るダイナミック型ＲＡＭ等の動作を安定化する
ことにある。

【００１２】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、階層ワード線方式及びネガテ
ィブワード線方式を採るダイナミック型ＲＡＭ等におい
て、所定の高電圧をその選択レベルとするサブワード線
を所定の負電位の非選択レベルに遷移させる際に、その
電位を、まず外部供給されかつ充分な供給配線が用意さ
れる接地電位を目標電位として変化させた後、相補ビッ
ト線のプリチャージ動作が行われる期間を利用して、供
給能力が小さな負電位の非選択レベルを目標電位として
変化させる。

【００１４】上記した手段によれば、サブワード線の選
択レベルを、まず大きな供給能力を有する接地電位の供
給経路を介して比較的高速に接地電位まで変化させた
後、比較的供給能力の小さな負電位の供給経路を介して
ゆっくりと非選択レベルまで変化させることができる。
この結果、負電位を生成する内部電圧発生回路の供給能
力を大きくすることなく、内部電圧発生回路により形成
される負電位をその非選択レベルとするサブワード線の
レベル変化を高速化し、サブワード線のレベル変化にと
もなう負電位の電位変動を抑制できる。これにより、そ
の高速性及び低コスト性を損なうことなく、階層ワード
線方式及びネガティブワード線方式を採るダイナミック
型ＲＡＭ等の動作を安定化することができる。

【００１５】

【発明の実施の形態】図１には、この発明が適用された
ダイナミック型ＲＡＭの一実施例のブロック図が示され
ている。同図をもとに、まずこの実施例のダイナミック
型ＲＡＭの構成及び動作の概要を説明する。なお、図１
の各ブロックを構成する回路素子は、特に制限されない
が、公知のＣＭＯＳ（相補型ＭＯＳ）集積回路の製造技
術により、単結晶シリコンのような１個の半導体基板面
上に形成される。

【００１６】図１において、この実施例のダイナミック
型ＲＡＭは、半導体基板面の大半を占めて配置されるメ
モリアレイＭＡＲＹをその基本構成要素とする。メモリ
アレイＭＡＲＹは、図の水平方向に平行して配置される
所定数のワード線と、垂直方向に平行して配置される所
定数組の相補ビット線とを含む。これらのワード線及び
相補ビット線の交点には、情報蓄積キャパシタ及びアド
レス選択ＭＯＳＦＥＴからなる多数のダイナミック型メ
モリセルが格子状に配置される。

【００１７】この実施例において、メモリアレイＭＡＲ
Ｙは、後述するセンスアンプＳＡ及びＹアドレスデコー
ダＹＤを含めて８個のメモリマットＭＡＴ０〜ＭＡＴ７
に分割され、これらのメモリマットは、マット選択回路
ＭＳから供給されるマット選択信号ＲＸＰ０〜ＲＸＰ
７，ＲＸＮ０〜ＲＸＮ７ならびにＰＡ０〜ＰＡ７に従っ
て択一的に活性状態とされる。また、ダイナミック型Ｒ
ＡＭは階層ワード線方式を採り、メモリアレイＭＡＲＹ
を構成するワード線は、すべてのメモリマットで共有さ
れる一対のメインワード線と、各メモリマットごとに設
けられるサブワード線とに階層化される。このため、メ
モリマットＭＡＴ０〜ＭＡＴ７のそれぞれは、メインワ
ード線とマット選択信号ＲＸＰ０〜ＲＸＰ７ならびにＲ
ＸＮ０〜ＲＸＮ７とを受けて各メモリマットの指定され
たサブワード線を択一的に選択レベルとするサブワード
線駆動回路を備える。階層ワード線構造とメモリマット
ＭＡＴ０〜ＭＡＴ７の具体的構成については、後で詳細
に説明する。

【００１８】メモリアレイＭＡＲＹを構成するワード線
すなわち各対のメインワード線は、その左方においてＸ
アドレスデコーダＸＤに結合され、択一的に所定の選択
レベルとされる。ＸアドレスデコーダＸＤには、Ｘアド
レスバッファＸＢから例えば上位３ビットを除くｉ−２
ビットの相補内部アドレス信号Ｘ０＊〜Ｘｉ−３＊が供
給される。また、ＸアドレスバッファＸＢには、アドレ
ス入力端子Ａ０〜Ａｉを介してＸアドレス信号ＡＸ０〜
ＡＸｉが時分割的に供給され、タイミング発生回路ＴＧ
から内部制御信号ＸＬが供給される。

【００１９】ＸアドレスバッファＸＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＸアドレス信号ＡＸ
０〜ＡＸｉを内部制御信号ＸＬに従って取り込み、保持
するとともに、これらのＸアドレス信号をもとに相補内
部アドレス信号Ｘ０＊〜Ｘｉ＊を形成する。このうち、
上位３ビットの相補内部アドレス信号Ｘｉ−２＊〜Ｘｉ
＊はマット選択回路ＭＳに供給され、残りｉ−２ビット
の相補内部アドレス信号Ｘ０＊〜Ｘｉ−３＊はＸアドレ
スデコーダＸＤに供給される。

【００２０】ＸアドレスデコーダＸＤは、Ｘアドレスバ
ッファＸＢから供給される相補内部アドレス信号Ｘ０＊
〜Ｘｉ−３＊をデコードして、メモリアレイＭＡＲＹの
対応する一対のメインワード線を択一的に所定の選択レ
ベルとする。また、マット選択回路ＭＳは、Ｘアドレス
バッファＸＢから供給される上位３ビットの相補内部ア
ドレス信号Ｘｉ−２＊〜Ｘｉ＊をデコードして、対応す
るマット選択信号ＲＸＰ０〜ＲＸＰ７，ＲＸＮ０〜ＲＸ
Ｎ７ならびにＰＡ０〜ＰＡ７を択一的に所定の選択レベ
ルとする。これらのメインワード線及びマット選択信号
は、各メモリマットのサブワード線駆動回路により組み
合わされ、これによって指定されたメモリマットの指定
されたサブワード線が択一的に選択レベルとされる。

【００２１】この実施例において、ダイナミック型ＲＡ
Ｍは、ネガティブワード線方式を採り、メモリマットを
構成するサブワード線は、例えば＋３．８Ｖのような高
電圧ＶＨＨをその選択レベルとし、例えば−１．０Ｖの
ような負電位の内部電圧ＶＬＬをその非選択レベルとす
る。したがって、メインワード線及びマット選択信号
も、これに対応しうる所定の選択レベル又は非選択レベ
ルとされるが、メインワード線及びマット選択信号なら
びにサブワード線の選択レベル及び非選択レベルならび
にその生成条件等については、後で詳細に説明する。

【００２２】次に、メモリアレイＭＡＲＹを構成する相
補ビット線は、その下方においてセンスアンプＳＡに結
合され、このセンスアンプを介して択一的に相補共通デ
ータ線ＣＤ＊に接続される。センスアンプＳＡには、Ｙ
アドレスデコーダＹＤから所定ビットのビット線選択信
号が供給されるとともに、上記マット選択回路ＭＳから
マット選択信号ＰＡ０〜ＰＡ７が供給される。また、Ｙ
アドレスデコーダＹＤには、ＹアドレスバッファＹＢか
らｉ＋１ビットの相補内部アドレス信号Ｙ０＊〜Ｙｉ＊
が供給される。さらに、ＹアドレスバッファＹＢには、
アドレス入力端子Ａ０〜Ａｉを介してＹアドレス信号Ａ
Ｙ０〜ＡＹｉが時分割的に供給され、タイミング発生回
路ＴＧから内部制御信号ＹＬが供給される。

【００２３】ＹアドレスバッファＹＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＹアドレス信号ＡＹ
０〜ＡＹｉを内部制御信号ＹＬに従って取り込み、保持
するとともに、これらのＹアドレス信号をもとに相補内
部アドレス信号Ｙ０＊〜Ｙｉ＊を形成し、Ｙアドレスデ
コーダＹＤに供給する。ＹアドレスデコーダＹＤは、相
補内部アドレス信号Ｙ０＊〜Ｙｉ＊をデコードして、ビ
ット線選択信号の対応するビットを択一的にハイレベル
の選択状態とする。

【００２４】センスアンプＳＡは、メモリアレイＭＡＲ
Ｙの各相補ビット線に対応して設けられる所定数の単位
回路を含み、これらの単位回路のそれぞれは、３個のプ
リチャージＭＯＳＦＥＴが直並列結合されてなるビット
線プリチャージ回路と、一対のＣＭＯＳインバータが交
差結合されてなる単位増幅回路と、一対のスイッチＭＯ
ＳＦＥＴとをそれぞれ含む。このうち、各単位回路のビ
ット線プリチャージ回路を構成するプリチャージＭＯＳ
ＦＥＴには、タイミング発生回路ＴＧから内部制御信号
ＰＣが供給される。また、各単位回路の単位増幅回路を
構成するＰチャンネル及びＮチャンネルＭＯＳＦＥＴの
ソースには、後述する内部電圧発生回路ＶＧから図示さ
れないコモンソース線を介して、内部電圧ＶＤＬのよう
な高電位側動作電源及び接地電位ＶＳＳのような低電位
側動作電源が選択的に供給され、各単位回路のスイッチ
ＭＯＳＦＥＴ対には、ＹアドレスデコーダＹＤから対応
するビット線選択信号がそれぞれ共通に供給される。

【００２５】センスアンプＳＡの各単位回路のプリチャ
ージＭＯＳＦＥＴは、内部制御信号ＰＣのハイレベルを
受けて選択的にかつ一斉にオン状態となり、メモリアレ
イＭＡＲＹの対応する相補ビット線の非反転及び反転信
号線を内部電圧ＶＤＬ及び接地電位ＶＳＳの中間電位つ
まり内部電圧ＶＤＨにプリチャージする。また、各単位
回路の単位増幅回路は、対応するコモンソース線を介し
て内部電圧ＶＤＬ及び接地電位ＶＳＳが供給されること
で選択的にかつ一斉に動作状態とされ、メモリアレイＭ
ＡＲＹの選択されたワード線に結合される所定数のメモ
リセルから対応する相補ビット線を介して出力される微
小読み出し信号をそれぞれ増幅して、内部電圧ＶＤＬを
ハイレベルとし接地電位ＶＳＳをロウレベルとする２値
読み出し信号とする。さらに、各単位回路のスイッチＭ
ＯＳＦＥＴは、対応するビット線選択信号がハイレベル
とされることで択一的にオン状態とされ、メモリアレイ
ＭＡＲＹの対応する１組の相補ビット線と相補共通デー
タ線ＣＤ＊つまりはデータ入出力回路ＩＯとの間を択一
的に接続状態とする。

【００２６】相補共通データ線ＣＤ＊は、データ入出力
回路ＩＯに結合される。データ入出力回路ＩＯは、それ
ぞれ１個のライトアンプ及びメインアンプならびにデー
タ入力バッファ及びデータ出力バッファを含む。このう
ち、ライトアンプの出力端子及びメインアンプの入力端
子は、相補共通データ線ＣＤ＊に共通結合される。ま
た、ライトアンプの入力端子はデータ入力バッファの出
力端子に結合され、データ入力バッファの入力端子はデ
ータ入力端子Ｄｉｎに結合される。さらに、メインアン
プの出力端子はデータ出力バッファの入力端子に結合さ
れ、データ出力バッファの出力端子はデータ出力端子Ｄ
ｏｕｔに結合される。

【００２７】データ入出力回路ＩＯのデータ入力バッフ
ァは、ダイナミック型ＲＡＭが書き込みモードで選択状
態とされるとき、データ入力端子Ｄｉｎを介して入力さ
れる書き込みデータを取り込み、ライトアンプに伝達す
る。このとき、ライトアンプは、タイミング発生回路Ｔ
Ｇから供給される内部制御信号ＷＰのハイレベルを受け
て選択的に動作状態となり、データ入力バッファから伝
達される書き込みデータを所定の相補書き込み信号とし
た後、相補共通データ線ＣＤ＊を介してメモリアレイＭ
ＡＲＹの選択された１個のメモリセルに書き込む。

【００２８】一方、データ入出力回路ＩＯのメインアン
プは、ダイナミック型ＲＡＭが読み出しモードで選択状
態とされるとき、メモリアレイＭＡＲＹの選択された１
個のメモリセルから相補共通データ線ＣＤ＊を介して出
力される２値読み出し信号をさらに増幅して、データ出
力バッファに伝達する。このとき、データ入出力回路Ｉ
Ｏのデータ出力バッファは、図示されない内部制御信号
ＯＣのハイレベルを受けて選択的に動作状態となり、メ
インアンプから伝達される読み出しデータをデータ出力
端子Ｄｏｕｔを介して外部のアクセス装置に出力する。

【００２９】タイミング発生回路ＴＧは、外部のアクセ
ス装置から起動制御信号として供給されるロウアドレス
ストローブ信号ＲＡＳＢ，カラムアドレスストローブ信
号ＣＡＳＢならびにライトイネーブル信号ＷＥＢをもと
に上記各種の内部制御信号を選択的に形成し、ダイナミ
ック型ＲＡＭの各部に供給する。

【００３０】この実施例において、ダイナミック型ＲＡ
Ｍには、外部端子ＶＣＣを介して例えば＋２．５Ｖの電
源電圧ＶＣＣが供給され、外部端子ＶＳＳを介して０Ｖ
の接地電位ＶＳＳが供給される。また、ダイナミック型
ＲＡＭは、前述のように、階層ワード線方式を採り、メ
モリアレイＭＡＲＹ及びその直接周辺部は、８個のメモ
リマットに分割されるとともに、メモリアレイＭＡＲＹ
を構成するワード線はメインワード線及びサブワード線
に階層化される。さらに、ダイナミック型ＲＡＭは、ネ
ガティブワード線方式を採り、サブワード線は、高電圧
ＶＨＨをその選択レベルとし、負電位の内部電圧ＶＬＬ
をその非選択レベルとする。

【００３１】一方、この実施例のダイナミック型ＲＡＭ
では、メモリアレイＭＡＲＹの各相補ビット線における
読み出し信号の増幅後のハイレベルが、＋２．０Ｖのよ
うな内部電圧ＶＤＬとされ、そのロウレベルが０Ｖつま
り接地電位ＶＳＳとされる。また、これらの相補ビット
線の非反転及び反転信号線は、ダイナミック型ＲＡＭが
非選択状態とされるとき、上記内部電圧ＶＤＬ及び接地
電位ＶＳＳ間の中間電位つまり＋１．０Ｖのような内部
電圧ＶＤＨにプリチャージされる。このため、ダイナミ
ック型ＲＡＭは、電源電圧ＶＣＣ及び接地電位ＶＳＳを
もとに上記各種の内部電圧を生成する内部電圧発生回路
ＶＧを備える。

【００３２】内部電圧発生回路ＶＧは、外部端子ＶＣＣ
又はＶＳＳを介して供給される電源電圧ＶＣＣ及び接地
電位ＶＳＳをもとに、高電圧ＶＨＨ，内部電圧ＶＤＬ，
ＶＤＨ，ＶＬＬならびに基板電圧ＶＢＢを生成し、ダイ
ナミック型ＲＡＭの各部に供給する。言うまでもなく、
電源電圧ＶＣＣ及び接地電位ＶＳＳは、比較的大きな配
線幅を有しかつダイナミック型ＲＡＭが形成される半導
体基板面に張り巡らされた電源電圧供給線又は接地電位
供給線を介して、ダイナミック型ＲＡＭの各部に供給さ
れる。この実施例において、電源電圧ＶＣＣは、特に制
限されないが、＋２．５Ｖとされ、接地電位ＶＳＳは言
うまでもなく０Ｖ（第３の電位）とされる。また、高電
圧ＶＨＨは、＋３．８Ｖ（第２の電位）とされ、内部電
圧ＶＤＬは、＋２．０Ｖ（第４の電位）とされる。内部
電圧ＶＤＨは、内部電圧ＶＤＬ及び接地電位ＶＳＳ間の
中間電位つまり＋１．０Ｖとされる。さらに、内部電圧
ＶＬＬは、−１．０Ｖ（第１の電位）のような負電位と
され、基板電圧ＶＢＢも−１．０Ｖとされる。この基板
電圧ＶＢＢは、ダイナミック型ＲＡＭが形成されるＰ型
の半導体基板又はウェル領域等に基板電位として供給さ
れる。

【００３３】図２には、図１のダイナミック型ＲＡＭに
含まれるメモリアレイＭＡＲＹ及びその直接周辺部の一
実施例のブロック図が示されている。また、図３には、
図２のメモリマットＭＡＴ０に含まれるサブワード線駆
動回路ＳＷＤ０，サブメモリアレイＳＭＬ０，センスア
ンプＳＡＬ０ならびにセンスアンプ駆動回路ＳＡＤ０の
一実施例の回路図が示され、図４には、図３のサブワー
ド線駆動回路ＳＷＤ０に含まれる単位サブワード線駆動
回路ＵＷＤ０の一実施例の回路図が示されている。さら
に、図５には、図２のメモリアレイＭＡＲＹ及びその直
接周辺部の一実施例の信号波形図が示されている。これ
らの図をもとに、この実施例のダイナミック型ＲＡＭの
メモリアレイＭＡＲＹ及びその直接周辺部の具体的構成
及び動作ならびにその特徴について説明する。

【００３４】なお、以下の回路図において、そのチャネ
ル（バックゲート）部に矢印が付されるＭＯＳＦＥＴは
Ｐチャンネル型であって、矢印の付されないＮチャンネ
ルＭＯＳＦＥＴと区別して示される。また、以下の記述
では、図３のサブワード線駆動回路ＳＷＤ０，サブメモ
リアレイＳＭＬ０，センスアンプＳＡＬ０ならびにセン
スアンプ駆動回路ＳＡＤ０をもって、サブワード線駆動
回路ＳＷＤ０〜ＳＷＤ７，サブメモリアレイＳＭＬ０〜
ＳＭＬ７ならびにＳＭＲ０〜ＳＭＲ７，センスアンプＳ
ＡＬ０〜ＳＡＬ７ならびにＳＡＲ０〜ＳＡＲ７，センス
アンプ駆動回路ＳＡＤ０〜ＳＡＤ７を説明し、図４の単
位サブワード線駆動回路ＵＷＤ０をもって、単位サブワ
ード線駆動回路ＵＷＤ０〜ＵＷＤｋを説明する。

【００３５】まず、図２において、ダイナミック型ＲＡ
ＭのメモリアレイＭＡＲＹは、その直接周辺部を含めて
８個のメモリマットＭＡＴ０〜ＭＡＴ７に分割され、こ
れらのメモリマットのそれぞれは、対応するサブワード
線駆動回路ＳＷＤ０〜ＳＷＤ７を挟んで配置される一対
のサブメモリアレイＳＭＬ０及びＳＭＲ０ないしＳＭＬ
７及びＳＭＲ７と、これらのサブメモリアレイに対応し
て設けられる一対のセンスアンプＳＡＬ０及びＳＡＲ０
ないしＳＡＬ７及びＳＡＲ７とを含む。センスアンプＳ
ＡＬ０及びＳＡＲ０ないしＳＡＬ７及びＳＡＲ７の中間
には、センスアンプ駆動回路ＳＡＤ０〜ＳＡＤ７が設け
られる。サブワード線駆動回路ＳＷＤ０〜ＳＷＤ７は、
メインワード線ＭＷＡ０〜ＭＷＡｋならびにＭＷＢ０〜
ＭＷＢｋを介してＸアドレスデコーダＸＤに結合される
とともに、マット選択回路ＭＳから対応するマット選択
信号ＲＸＰ０〜ＲＸＰ７ならびにＲＸＮ０〜ＲＸＮ７が
それぞれ供給される。また、センスアンプＳＡＬ０〜Ｓ
ＡＬ７ならびにＳＡＲ０〜ＳＡＲ７は、相補共通データ
線ＣＤ＊を介してデータ入出力回路ＩＯに結合されると
ともに、タイミング発生回路ＴＧから内部制御信号ＰＣ
が供給される。さらに、センスアンプ駆動回路ＳＡＤ０
〜ＳＡＤ７には、マット選択回路ＭＳから対応するマッ
ト選択信号ＰＡ０〜ＰＡ７がそれぞれ供給される。

【００３６】ここで、メモリマットＭＡＴ０〜ＭＡＴ７
を構成するサブメモリアレイＳＭＬ０〜ＳＭＬ７ならび
にＳＭＲ０〜ＳＭＲ７は、図３のサブメモリアレイＳＭ
Ｌ０に代表して示されるように、図の水平方向に平行し
て配置されるｋ＋１本のサブワード線ＳＷＬ０〜ＳＷＬ
ｋと、垂直方向に平行して配置されるｍ＋１組の相補ビ
ット線Ｂ０＊〜Ｂｍ＊とを含む。これらのサブワード線
及び相補ビット線の交点には、情報蓄積キャパシタＣｓ
及びＮチャンネル型のアドレス選択ＭＯＳＦＥＴＱａか
らなる（ｋ＋１）×（ｍ＋１）個のダイナミック型メモ
リセルが格子状に配置される。サブメモリアレイＳＭＬ
０の同一列に配置されるｋ＋１個のメモリセルの情報蓄
積キャパシタＣｓの一方の電極は、対応するアドレス選
択ＭＯＳＦＥＴＱａを介して対応する相補ビット線Ｂ０
＊〜Ｂｍ＊の非反転又は反転信号線に所定の規則性をも
って交互に配置される。また、メモリアレイＭＡＲＹの
同一行に配置されるｍ＋１個のメモリセルのアドレス選
択ＭＯＳＦＥＴＱａのゲートは、対応するサブワード線
ＳＷＬ０〜ＳＷＬｋにそれぞれ共通結合される。メモリ
アレイＭＡＲＹを構成するすべてのメモリセルの情報蓄
積キャパシタＣｓの他方の電極には、＋１．０Ｖの内部
電圧ＶＤＨが共通に供給される。

【００３７】サブメモリアレイＳＭＬ０を構成する相補
ビット線Ｂ０＊〜Ｂｍ＊は、その下方において、センス
アンプＳＡＬ０の対応する単位回路にそれぞれ結合され
る。センスアンプＳＡＬ０は、サブメモリアレイＳＭＬ
０の相補ビット線Ｂ０＊〜Ｂｍ＊に対応して設けられる
ｍ＋１個の単位回路を備え、これらの単位回路のそれぞ
れは、図に例示されるように、Ｎチャンネル型の３個の
プリチャージＭＯＳＦＥＴＮ７〜Ｎ９が直並列結合され
てなるビット線プリチャージ回路と、ＰチャンネルＭＯ
ＳＦＥＴＰ２及びＮチャンネルＭＯＳＦＥＴＮ２ならび
にＰチャンネルＭＯＳＦＥＴＰ３及びＮチャンネルＭＯ
ＳＦＥＴＮ３からなる一対のＣＭＯＳインバータが交差
結合されてなる単位増幅回路と、Ｎチャンネル型の一対
のスイッチＭＯＳＦＥＴＮＡ及びＮＢとを含む。

【００３８】このうち、プリチャージＭＯＳＦＥＴＮ７
〜Ｎ９のゲートには、タイミング発生回路ＴＧから内部
制御信号ＰＣが共通に供給され、プリチャージＭＯＳＦ
ＥＴＮ８及びＮ９の共通結合されたソースには、内部電
圧発生回路ＶＧから＋１．０Ｖの内部電圧ＶＤＨが共通
に供給される。これにより、プリチャージＭＯＳＦＥＴ
Ｎ７〜Ｎ９は、内部制御信号ＰＣがハイレベルとされる
ことで選択的にかつ一斉にオン状態となり、サブメモリ
アレイＳＭＬ０の対応する相補ビット線Ｂ０＊〜Ｂｍ＊
の非反転及び反転信号線を＋１．０Ｖの内部電圧ＶＤＨ
つまり内部電圧ＶＤＬ及び接地電位ＶＳＳ間の中間電位
にプリチャージする。

【００３９】一方、各単位増幅回路を構成するＭＯＳＦ
ＥＴＰ２及びＰ３のソースはコモンソース線ＣＳＰに共
通結合され、ＭＯＳＦＥＴＮ２及びＮ３のソースはコモ
ンソース線ＣＳＮに共通結合される。コモンソース線Ｃ
ＳＰは、センスアンプ駆動回路ＳＡＤ０のＰチャンネル
ＭＯＳＦＥＴＰ１を介して内部電圧供給点ＶＤＬに結合
され、コモンソース線ＣＳＮは、そのＮチャンネルＭＯ
ＳＦＥＴＮ１を介して接地電位ＶＳＳに結合される。Ｍ
ＯＳＦＥＴＮ１のゲートには、マット選択回路ＭＳから
マット選択信号ＰＡ０が供給され、ＭＯＳＦＥＴＰ１の
ゲートにはそのインバータＶ１による反転信号が供給さ
れる。これにより、センスアンプＳＡＬ０の各単位増幅
回路は、マット選択信号ＰＡ０がハイレベルとされコモ
ンソース線ＣＳＰ及びＣＳＮに内部電圧ＶＤＬ又は接地
電位ＶＳＳが供給されることで選択的にかつ一斉にオン
状態となり、サブメモリアレイＳＭＬ０の選択サブワー
ド線に結合されるｍ＋１個のメモリセルから相補ビット
線Ｂ０＊〜Ｂｍ＊に出力される微小読み出し信号をそれ
ぞれ増幅して、内部電圧ＶＤＬのようなハイレベル又は
接地電位ＶＳＳのようなロウレベルの２値読み出し信号
とする。

【００４０】センスアンプＳＡＬ０の各単位回路のスイ
ッチＭＯＳＦＥＴＮＡ及びＮＢのゲートはそれぞれ共通
結合され、ＹアドレスデコーダＹＤから対応するビット
線選択信号ＹＳＬ０〜ＹＳＬｍが供給される。これによ
り、各単位回路のスイッチＭＯＳＦＥＴＮＡ及びＮＢ
は、対応するビット線選択信号ＹＳＬ０〜ＹＳＬｍが択
一的にハイレベルとされることで選択的にオン状態とな
り、サブメモリアレイＳＭＬ０の対応する１組の相補ビ
ット線と相補共通データ線ＣＤ＊つまりはデータ入出力
回路ＩＯとの間を選択的に接続状態とする。

【００４１】なお、センスアンプ駆動回路ＳＡＤ０は、
さらにコモンソース線ＣＳＰ及びＣＳＮ間に直並列形態
に設けられるＮチャンネル型の３個のプリチャージＭＯ
ＳＦＥＴＮ４〜Ｎ５を含む。これらのプリチャージＭＯ
ＳＦＥＴのゲートには、上記内部制御信号ＰＣが供給さ
れ、プリチャージＭＯＳＦＥＴＮ５及びＮ６の共通結合
されたソースには上記内部電圧ＶＤＨが供給される。こ
れにより、プリチャージＭＯＳＦＥＴＮ４〜Ｎ６は、ダ
イナミック型ＲＡＭが非選択状態とされるとき内部制御
信号ＰＣのハイレベルを受けて選択的にオン状態とな
り、コモンソース線ＣＳＰ及びＣＳＮを内部電圧ＶＤＨ
にプリチャージする。

【００４２】次に、サブメモリアレイＳＭＬ０を構成す
るサブワード線ＳＷＬ０〜ＳＷＬｋは、その右方におい
てサブワード線駆動回路ＳＷＤ０の対応する単位サブワ
ード線駆動回路ＵＷＤ０〜ＵＷＤｋにそれぞれ結合され
る。これらの単位サブワード線駆動回路ＵＷＤ０〜ＵＷ
Ｄｋには、対をなすサブメモリアレイＳＭＲ０の対応す
るサブワード線ＳＷＲ０〜ＳＷＲｋがそれぞれ共通結合
されるが、以下の記述では、サブメモリアレイＳＭＬ０
にのみ着目して説明を進める。

【００４３】サブワード線駆動回路ＳＷＤ０は、サブメ
モリアレイＳＭＬ０のサブワード線ＳＷＬ０〜ＳＷＬｋ
に対応して設けられるｋ＋１個の単位サブワード線駆動
回路ＵＷＤ０〜ＵＷＤｋを備える。これらの単位サブワ
ード線駆動回路は、対応するメインワード線ＭＷＡ０〜
ＭＷＡｋならびにＭＷＢ０〜ＭＷＢｋにそれぞれ結合さ
れる。また、単位サブワード線駆動回路ＵＷＤ０〜ＵＷ
Ｄｋには、マット選択回路ＭＳから対応するマット選択
信号ＲＸＰ０及びＲＸＮ０が共通に供給され、内部電圧
発生回路ＶＧから内部電圧ＶＬＬが共通に供給される。

【００４４】サブワード線駆動回路ＳＷＤ０を構成する
単位サブワード線駆動回路ＵＷＤ０〜ＵＷＤｋは、図４
の単位サブワード線駆動回路ＵＷＤ０に代表して示され
るように、マット選択信号ＲＸＰ０と内部信号線つまり
サブワード線ＳＷＬ０との間に設けられるＰチャンネル
型の駆動ＭＯＳＦＥＴＰ４と、サブワード線ＳＷＬ０と
外部電圧供給点つまり接地電位ＶＳＳとの間に設けられ
るＮチャンネル型の駆動ＭＯＳＦＥＴＮＣ（第１のスイ
ッチ手段）と、サブワード線ＳＷＬ０と内部電圧供給点
つまり負電位の内部電圧ＶＬＬとの間に設けられるＮチ
ャンネル型のもう１個の駆動ＭＯＳＦＥＴＮＤ（第２の
スイッチ手段）とをそれぞれ含む。このうち、駆動ＭＯ
ＳＦＥＴＰ４及びＮＣのゲートは、対応するメインワー
ド線ＭＷＡ０又はＭＷＢ０にそれぞれ結合され、駆動Ｍ
ＯＳＦＥＴＮＤのゲートには、対応するマット選択信号
ＰＸＮ０が供給される。なお、駆動ＭＯＳＦＥＴＰ４及
びＮＣは比較的大きな駆動能力を有し、駆動ＭＯＳＦＥ
ＴＮＤは、これらの駆動ＭＯＳＦＥＴに比較して小さな
駆動能力を持つべく設計される。

【００４５】マット選択信号ＲＸＰ０〜ＲＸＰ７は、特
に制限されないが、図５に例示されるように、ダイナミ
ック型ＲＡＭが非選択状態とされるとき、０Ｖつまり接
地電位ＶＳＳのような非選択レベルとされ、ダイナミッ
ク型ＲＡＭが選択状態とされると、所定のタイミングで
択一的に高電圧ＶＨＨのような選択レベルとされる。ま
た、マット選択信号ＲＸＮ０〜ＲＸＮ７は、ダイナミッ
ク型ＲＡＭが非選択状態とされるとき、高電圧ＶＣＣの
ような非選択レベルとされ、ダイナミック型ＲＡＭが選
択状態とされると、上記マット選択信号ＲＸＰ０とほぼ
同一のタイミングで択一的に内部電圧ＶＬＬのような選
択レベルとされる。

【００４６】一方、メインワード線ＭＷＡ０〜ＭＷＡｋ
は、ダイナミック型ＲＡＭが非選択状態とされるとき、
高電圧ＶＨＨの非選択レベルとされ、ダイナミック型Ｒ
ＡＭが選択状態とされると、上記マット選択信号ＲＸＰ
０及びＲＸＮ０とほぼ同一のタイミングで択一的に接地
電位ＶＳＳの選択レベルとされるが、これらのマット選
択信号より所定時間だけ早いタイミングで非選択レベル
に戻される。また、メインワード線ＭＷＢ０〜ＭＷＢｋ
は、ダイナミック型ＲＡＭが非選択状態とされるとき、
内部電圧ＶＬＬの非選択レベルとされ、ダイナミック型
ＲＡＭが選択状態とされると、上記メインワード線ＭＷ
Ａ０が非選択レベルに戻される時点で択一的に高電圧Ｖ
ＣＣの選択レベルとされた後、上記マット選択信号ＲＸ
Ｐ０及びＲＸＮ０とほぼ同一のタイミングで非選択レベ
ルに戻される。前記センスアンプＳＡＬ０のプリチャー
ジ動作を制御する内部制御信号ＰＣは、ダイナミック型
ＲＡＭが非選択状態とされるとき、内部電圧ＶＤＬのよ
うな有効レベルつまりハイレベルとされ、ダイナミック
型ＲＡＭが選択状態とされると、接地電位ＶＳＳのよう
な無効レベルつまりロウレベルとされる。そして、ダイ
ナミック型ＲＡＭが再度非選択状態とされると、メイン
ワード線ＭＷＢ０が選択レベルとされる期間のほぼ中間
で、電源電圧ＶＣＣのハイレベルに戻される。

【００４７】これらのことから、ダイナミック型ＲＡＭ
が非選択状態とされるとき、サブワード線駆動回路ＳＷ
Ｄ０の単位サブワード線駆動回路ＵＷＤ０では、駆動Ｍ
ＯＳＦＥＴＰ４が、メインワード線ＭＷＡ０の非選択レ
ベルつまり高電圧ＶＨＨを受けてオフ状態となる。ま
た、駆動ＭＯＳＦＥＴＮＣは、メインワード線ＭＷＢ０
の非選択レベルつまり内部電圧ＶＬＬを受けてオフ状態
となり、駆動ＭＯＳＦＥＴＮＤは、マット選択信号ＲＸ
Ｎ０の非選択レベルつまり高電圧ＶＣＣを受けてオン状
態となる。この結果、サブメモリアレイＳＭＬ０のサブ
ワード線ＳＷＬ０を含むすべてのサブワード線は、とも
に内部電圧ＶＬＬつまり−１．０Ｖの負電位の非選択レ
ベル（一方の論理レベル）とされ、これを受けてサブメ
モリアレイＳＭＬ０を構成するすべてのメモリセルが非
選択状態とされる。

【００４８】なお、ダイナミック型ＲＡＭがネガティブ
ワード線方式を採り、サブメモリアレイＳＭＬ０を構成
するサブワード線ＳＷＬ０〜ＳＷＬｋの非選択レベルが
−１．０Ｖのような負電位とされることで、すべてのメ
モリセルのアドレス選択ＭＯＳＦＥＴＱａはいわゆる逆
バイアス状態となる。この結果、アドレス選択ＭＯＳＦ
ＥＴＱａを介するリーク電流を抑制し、サブメモリアレ
イＳＭＬ０を構成するメモリセルの情報保持特性を改善
して、ダイナミック型ＲＡＭのリフレッシュ周期を長く
し、その低消費電力化を図ることができるものとなる。

【００４９】次に、ダイナミック型ＲＡＭが選択状態と
され、マット選択信号ＲＸＰ０及びＲＸＮ０ならびにメ
インワード線ＭＷＡ０が選択レベルとされると、サブワ
ード線駆動回路ＳＷＤ０の単位サブワード線駆動回路Ｕ
ＷＤ０では、駆動ＭＯＳＦＥＴＰ４が、メインワード線
ＭＷＡ０の選択レベルつまり接地電位ＶＳＳを受けてオ
ン状態となる。また、駆動ＭＯＳＦＥＴＮＣは、メイン
ワード線ＭＷＢ０が非選択レベルつまり内部電圧ＶＬＬ
のままとされることでオフ状態を継続し、駆動ＭＯＳＦ
ＥＴＮＤは、マット選択信号ＲＸＮ０の選択レベルつま
り内部電圧ＶＬＬを受けてオフ状態とされる。この結
果、サブメモリアレイＳＭＬ０のサブワード線ＳＷＬ０
には、駆動ＭＯＳＦＥＴＰ４を介してその選択レベル
（他方の論理レベル）つまり高電圧ＶＨＨが伝達され、
これを受けてサブメモリアレイＳＭＬ０のサブワード線
ＳＷＬ０に結合されるｍ＋１個のメモリセルが選択状態
とされる。これにより、サブメモリアレイＳＭＬ０の相
補ビット線Ｂ０＊〜Ｂｍ＊の非反転及び反転信号線に
は、選択サブワード線ＳＷＬ０に結合されるｍ＋１個の
メモリセルの保持データに応じた微小読み出し信号が出
力される。

【００５０】ダイナミック型ＲＡＭの選択アドレスに対
するアクセスが終了すると、まずメインワード線ＭＷＡ
０が非選択レベルつまり高電圧ＶＨＨに戻され、メイン
ワード線ＭＷＢ０が択一的に選択レベルつまり高電圧Ｖ
ＣＣとされる。また、所定時間が経過した時点で、内部
制御信号ＰＣがハイレベルに戻され、さらに所定の時間
が経過した時点で、メインワード線ＭＷＢ０が非選択レ
ベルつまり内部電圧ＶＬＬに戻されるとともに、マット
選択信号ＲＸＰ０が非選択レベルつまり接地電位ＶＳＳ
に戻され、マット選択信号ＲＸＮ０は高電圧ＶＣＣのよ
うな非選択レベルに戻される。サブワード線駆動回路Ｓ
ＷＤ０の単位サブワード線駆動回路ＵＷＤ０では、それ
までオン状態にあった駆動ＭＯＳＦＥＴＰ４がメインワ
ード線ＭＷＡ０の高電圧ＶＨＨを受けてオフ状態とな
り、代わって駆動ＭＯＳＦＥＴＮＣがメインワード線Ｍ
ＷＢ０の高電圧ＶＣＣを受けてオン状態となる。この駆
動ＭＯＳＦＥＴＮＣは、メインワード線ＭＷＢ０が内部
電圧ＶＬＬのような非選択レベルに戻された時点でオフ
状態となり、続いて駆動ＭＯＳＦＥＴＮＤがマット選択
信号ＲＸＮ０の高電圧ＶＣＣを受けてオン状態となる。

【００５１】以上により、サブメモリアレイＳＭＬ０の
選択レベルつまり高電圧ＶＨＨにあったサブワード線Ｓ
ＷＬ０電位は、まず単位サブワード線駆動回路ＵＷＤ０
の駆動ＭＯＳＦＥＴＮＣがオン状態とされた時点で、接
地電位ＶＳＳを目標電位として引き下げられた後、駆動
ＭＯＳＦＥＴＮＤがオン状態とされた時点で、最終的な
非選択レベルとなる内部電圧ＶＬＬを目標電位として引
き下げられる。

【００５２】周知のように、サブメモリアレイＳＭＬ０
を構成するサブワード線ＳＷＬ０等には、ｍ＋１個のメ
モリセルのアドレス選択ＭＯＳＦＥＴＱａのゲートが結
合され、比較的大きな寄生容量が結合される。また、こ
のサブワード線ＳＷＬ０が高電圧ＶＨＨのような選択レ
ベルから内部電圧ＶＬＬのような非選択レベルに遷移さ
れることで、サブワード線ＳＷＬ０には、その寄生容量
を起点とする比較的大きなディスチャージ電流が流され
る。さらに、内部電圧ＶＬＬは、ダイナミック型ＲＡＭ
を構成するすべてのサブワード線の非選択レベルとして
共有され、その電位変動はダイナミック型ＲＡＭのディ
スターブ特性を劣化させる。

【００５３】ところが、この実施例のダイナミック型Ｒ
ＡＭでは、前述のように、選択状態にあるサブワード線
は、まずその電位が接地電位ＶＳＳを目標電位として引
き下げられた後、所定の時間が経過した時点で負電位の
内部電圧ＶＬＬを目標電位として引き下げられる。ま
た、単位サブワード線駆動回路ＵＷＤ０では、サブワー
ド線ＳＷＬ０等と接地電位ＶＳＳとの間に設けられる駆
動ＭＯＳＦＥＴＮＣは比較的大きな駆動能力を持つべく
設計されるが、サブワード線ＳＷＬ０等と内部電圧ＶＬ
Ｌとの間に設けられる駆動ＭＯＳＦＥＴＮＤはこれに比
較して小さな駆動能力を持つべく設計される。さらに、
周知のように、サブワード線ＳＷＬ０等の当初の目標電
位となる接地電位ＶＳＳは、比較的大きな供給能力を有
する外部の電源装置から所定の外部端子を介して供給さ
れ、半導体基板内に張り巡らされたその供給配線は、比
較的大きな配線幅をもって形成される。

【００５４】以上のことから、高電圧ＶＨＨのような選
択状態にあるサブワード線ＳＷＬ０等の電位は、まず接
地電位供給線の充分な供給能力によって急速に接地電位
ＶＳＳに引き下げられ、接地電位ＶＳＳに問題となるよ
うな電位変動も生じない。また、接地電位ＶＳＳとなっ
たサブワード線ＳＷＬ０等の電位は、比較的小さな駆動
能力の駆動ＭＯＳＦＥＴＮＤを介してゆっくりと内部電
圧ＶＬＬに引き下げられ、内部電圧ＶＬＬにも問題とな
るような電位変動は生じない。さらに、以上の説明から
明らかなように、内部電圧ＶＬＬを生成する内部電圧発
生回路ＶＧは、余り大きな供給能力を必要とせず、上記
対策を施すためダイナミック型ＲＡＭに追加される回路
素子も少なく、接地電位ＶＳＳを供給するための供給配
線も既存のものをそのまま活用すればよい。これらの結
果、その高速性及び低コスト性を損なうことなく、階層
ワード線方式及びネガティブワード線方式を採るダイナ
ミック型ＲＡＭの動作を安定化することができるもので
ある。

【００５５】なお、センスアンプＳＡＬ０では、内部制
御信号ＰＣのハイレベルを受けてプリチャージＭＯＳＦ
ＥＴＮ７〜Ｎ９による相補ビット線Ｂ０＊〜Ｂｍ＊のプ
リチャージ動作が開始されるが、この時点では、サブワ
ード線ＳＷＬ０の電位が接地電位ＶＳＳまで変化してい
るため、サブメモリアレイＳＭＬ０を構成するメモリセ
ルのアドレス選択ＭＯＳＦＥＴＱａが弱いオン状態とな
ることはない。これらのアドレス選択ＭＯＳＦＥＴＱａ
は、選択サブワード線ＳＷＬ０が内部電圧ＶＬＬつまり
−１．０Ｖの負電位とされることでさらに逆バイアス状
態となり、これによってそのリーク電流はほぼゼロとな
る。また、単位サブワード線駆動回路ＵＷＤ０では、前
述のように、相補ビット線Ｂ０＊〜Ｂｍ＊のプリチャー
ジ動作が行われる間に駆動ＭＯＳＦＥＴＮＤがオン状態
となり、接地電位ＶＳＳまで引き下げられた選択サブワ
ード線ＳＷＬ０の電位はさらにゆっくりと内部電圧ＶＬ
Ｌに引き下げられるため、内部電圧ＶＬＬの電位変動も
抑制される。

【００５６】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）階層ワード線方式及びネガティブワード線方式を
採るダイナミック型ＲＡＭ等において、所定の高電圧を
その選択レベルとするサブワード線を所定の負電位の非
選択レベルに遷移させる際に、その電位を、まず外部供
給されかつ充分な供給配線が用意される接地電位を目標
電位として変化させた後、相補ビット線のプリチャージ
動作が行われる期間を利用して、供給能力が小さな負電
位の非選択レベルを目標電位として変化させることで、
サブワード線の選択レベルを、まず大きな供給能力を有
する接地電位の供給経路を介して比較的急速に接地電位
まで変化させた後、比較的供給能力の小さな負電位の供
給経路を介してゆっくりと非選択レベルまで変化させる
ことができるという効果が得られる。

【００５７】（２）上記（１）項により、負電位の内部
電圧を生成する内部電圧発生回路の供給能力を余り大き
くすることなく、負電位の内部電圧をその非選択レベル
とするサブワード線のレベル変化を高速化し、これにと
もなう負電位の内部電圧の電位変動を抑制することがで
きるという効果が得られる。（３）上記（１）項及び（２）項により、その高速性及
び低コスト性を損なうことなく、階層ワード線方式及び
ネガティブワード線方式を採るダイナミック型ＲＡＭ等
の動作を安定化することができるという効果が得られ
る。

【００５８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭは、×４，×
８又は×１６ビット等、任意のビット構成を採ることが
できる。また、ダイナミック型ＲＡＭは、アドレスマル
チプレックス方式を採ることを必須条件とはしないし、
そのブロック構成や起動制御信号及びアドレス信号の組
み合わせならびに電源電圧の極性等は、種々の実施形態
を採りうる。電源電圧ＶＣＣ，高電圧ＶＨＨ，内部電圧
ＶＤＬ，ＶＤＨ，ＶＬＬならびに基板電圧ＶＢＢの具体
的電位は、本発明の主旨に制約を与えない。

【００５９】図２において、メモリアレイＭＡＲＹ及び
直接周辺部は、任意数のメモリマットに分割できるし、
シェアドセンス方式を採ることもできる。図３におい
て、メモリアレイＭＡＲＹは、任意数の冗長素子を含む
ことができるし、単位サブワード線駆動回路ＵＷＤ０〜
ＵＷＤｋを含むサブワード線駆動回路ＳＷＤ０〜ＳＷＤ
ｋ，サブメモリアレイＳＭＬ０〜ＳＭＬ７ならびにＳＭ
Ｒ０〜ＳＭＲ７，センスアンプＳＡＬ０〜ＳＡＬ７なら
びにＳＡＲ０〜ＳＡＲ７，センスアンプ駆動回路ＳＡＤ
０〜ＳＡＤ７の具体的構成は、種々の実施形態を採りう
る。図４のＵＷＤ０に代表される単位サブワード線駆動
回路は、ＣＭＯＳタイプではなく、ＮチャンネルＭＯＳ
ＦＥＴのみを含むＮＭＯＳタイプとしてもよい。

【００６０】図５において、各信号の具体的レベル及び
時間関係は、この発明に制約を与えない。また、一旦接
地電位ＶＳＳに引き下げられたサブワード線ＳＷＬ０〜
ＳＷＬｋならびにＳＷＲ０〜ＳＷＲｋの電位を内部電圧
ＶＬＬに引き下げるための動作は、センスアンプＳＡＬ
０のビット線プリチャージ回路による相補ビット線Ｂ０
＊〜Ｂｍ＊のプリチャージ動作と同時に開始してもよ
い。

【００６１】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭならびにそのサブワード線の非選択レ
ベルへの変化に適用した場合について説明したが、それ
に限定されるものではなく、例えば、メインワード線及
びサブワード線の高電圧ＶＨＨへの引き上げ動作や内部
電圧発生回路ＶＧにより形成される他の内部電圧をその
変化後のレベルとして用いるその他の信号のレベル変化
に際しても応用できる。また、本発明は、ダイナミック
型ＲＡＭを基本構成とする各種のメモリ集積回路にも適
用できるし、これを含むマイクロコンピュータ等の論理
集積回路装置にも適用できる。この発明は、少なくとも
その論理レベルのいずれかを内部電圧とする信号線を含
みかつその他の電位として外部電圧の供給を受ける半導
体集積回路装置ならびにこのような半導体集積回路装置
を含む装置又はシステムに広く適用できる。

【００６２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、階層ワード線方式及びネガ
ティブワード線方式を採るダイナミック型ＲＡＭ等にお
いて、所定の高電圧をその選択レベルとするサブワード
線を所定の負電位の非選択レベルに遷移させる際に、そ
の電位を、まず外部供給されかつ充分な供給配線が用意
される例えば接地電位を目標電位として変化させた後、
相補ビット線のプリチャージ動作が行われる期間を利用
して、供給能力が小さな負電位の非選択レベルを目標電
位として変化させることで、サブワード線の選択レベル
を、まず外部供給され大きな供給能力を有する接地電位
供給経路を介して比較的急速に接地電位まで変化させた
後、比較的供給能力の小さな負電位の供給経路を介して
ゆっくりと非選択レベルまで変化させることができる。
この結果、負電位の内部電圧を生成する内部電圧発生回
路の供給能力を大きくすることなく、上記負電位の内部
電圧をその非選択レベルとするサブワード線のレベル変
化を高速化し、サブワード線のレベル変化にともなう負
電位の内部電圧の電位変動を抑制することができる。こ
れにより、その高速性及び低コスト性を損なうことな
く、階層ワード線方式及びネガティブワード線方式を採
るダイナミック型ＲＡＭ等の動作を安定化することがで
きる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭに含まれるメモリ
アレイ及び直接周辺部の一実施例を示すブロック図であ
る。

【図３】図１のダイナミック型ＲＡＭに含まれるメモリ
アレイ及び直接周辺部の一実施例を示す部分的な回路図
である。

【図４】図２のメモリマットに含まれるサブワード線駆
動回路の単位サブワード線駆動回路の一実施例を示す回
路図である。

【図５】図１のダイナミック型ＲＡＭに含まれるメモリ
アレイ及び直接周辺部の一実施例を示す信号波形図であ
る。

【図６】この発明に先立って本願発明者等が開発したダ
イナミック型ＲＡＭのサブワード線駆動回路の単位サブ
ワード線駆動回路の一例を示す回路図である。

【符号の説明】

ＭＡＲＹ……メモリアレイ、ＸＤ……Ｘアドレスデコー
ダ、ＭＳ……マット選択回路、ＸＢ……Ｘアドレスバッ
ファ、ＳＡ……センスアンプ、ＹＤ……Ｙアドレスデコ
ーダ、ＹＢ……Ｙアドレスバッファ、ＩＯ……データ入
出力回路、ＶＧ……内部電圧発生回路、ＴＧ……タイミ
ング発生回路。ＲＡＳＢ……ロウアドレスストローブ信
号又はその入力端子、ＣＡＳＢ……カラムアドレススト
ローブ信号又はその入力端子、ＷＥＢ……ライトイネー
ブル信号又はその入力端子、Ａ０〜Ａｉ……アドレス信
号又はその入力端子、Ｄｉｎ……入力データ又はその入
力端子、Ｄｏｕｔ……出力データ又はその出力端子、Ｖ
ＣＣ……電源電圧又はその入力端子、ＶＳＳ……接地電
位又はその入力端子。ＭＡＴ０〜ＭＡＴ７……メモリマ
ット、ＳＭＬ０〜ＳＭＬ７，ＳＭＲ０〜ＳＭＲ７……サ
ブメモリアレイ、ＳＷＤ０〜ＳＷＤ７……サブワード線
駆動回路、ＳＡＬ０〜ＳＡＬ７，ＳＡＲ０〜ＳＡＲ７…
…センスアンプ、ＳＡＤ０〜ＳＡＤ７……センスアンプ
駆動回路、Ｘ０〜Ｘｉ……内部Ｘアドレス信号、ＭＷＡ
０〜ＭＷＡｋ，ＭＷＢ０〜ＭＷＢｋ……メインワード
線、ＲＸＰ０〜ＲＸＰ７，ＲＸＮ０〜ＲＸＮ７，ＰＡ０
〜ＰＡ７……マット選択信号、ＰＣ……プリチャージ制
御信号、ＣＤ＊……相補共通データ線。ＳＷＬ０〜ＳＷ
Ｌｋ，ＳＷＲ０〜ＳＷＲｋ……サブワード線、Ｂ０＊〜
Ｂｍ＊……相補ビット線、Ｑａ……アドレス選択ＭＯＳ
ＦＥＴ、Ｃｓ……情報蓄積キャパシタ、ＵＷＤ０〜ＵＷ
Ｄｋ……単位サブワード線駆動回路、ＹＳＬ０〜ＹＳＬ
ｍ……ビット線選択信号、ＣＳＰ，ＣＳＮ……コモンソ
ース線。Ｐ１〜Ｐ５……ＰチャンネルＭＯＳＦＥＴ、Ｎ
１〜ＮＥ……ＮチャンネルＭＯＳＦＥＴ、Ｖ１……イン
バータ、Ｃｗ……サブワード線寄生容量。

───────────────────────────────────────────────────── フロントページの続き (72)発明者長谷川雅俊東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者成井誠司東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者宮武伸一東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者田中洋介東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者梶谷一彦東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者藤澤宏樹東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者久保内修一東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】その電位が第１の電位とされる内部電圧
を生成する内部電圧発生回路と、その一方の論理レベル
が上記第１の電位とされその他方の論理レベルが第２の
電位とされる内部信号線と、その電位が上記第１及び第
２の電位間の第３の電位とされる外部電圧が入力される
外部端子とを具備し、上記内部信号線が上記第２の電位から上記第１の電位に
遷移されるとき、その電位がまず上記第３の電位を目標
電位として変化された後、上記第１の電位を目標電位と
して変化されることを特徴とする半導体集積回路装置。
【請求項２】請求項１において、上記半導体集積回路装置は、上記内部信号線と上記外部
電圧の供給点との間に設けられ所定のタイミングで選択
的にオン状態とされる第１のスイッチ手段と、上記内部
信号線と上記内部電圧の供給点との間に設けられ上記第
１のスイッチ手段がオフ状態とされた後オン状態とされ
る第２のスイッチ手段とを含む駆動回路を具備するもの
であることを特徴とする半導体集積回路装置。
【請求項３】請求項１又は請求項２において、上記半導体集積回路装置は、ダイナミック型メモリセル
が格子状に配置されてなるメモリアレイを具備するもの
であり、上記内部信号線は、その選択レベルが上記第２の電位と
されその非選択レベルが上記第１の電位とされる上記メ
モリアレイのワード線であり、上記駆動回路は、上記メモリアレイの各ワード線に対応
して設けられる単位サブワード線駆動回路であり、上記第３の電位は、回路の接地電位であって、上記メモリアレイは、その非反転及び反転信号線におけ
る読み出し信号の増幅後のハイレベルが第４の電位とさ
れ、そのロウレベルが上記第３の電位とされる相補ビッ
ト線を含むものであり、上記第１の電位は、回路の接地電位より低い所定の負電
位とされるものであることを特徴とする半導体集積回路
装置。
【請求項４】請求項１，請求項２又は３において、上記相補ビット線の非反転及び反転信号線は、上記ワー
ド線が上記第２の電位から第３の電位に変化された後、
上記第４及び第３の電位間の中間電位にプリチャージさ
れるものであって、上記ワード線の電位は、上記相補ビット線の非反転及び
反転信号線が上記中間電位にプリチャージされる間に、
上記第１の電位を目標電位として変化されるものである
ことを特徴とする半導体集積回路装置。
【請求項５】請求項１，請求項２，請求項３又は請求
項４において、上記半導体集積回路装置は、階層ワード線方式を採りか
つ複数のメモリマットを具備するダイナミック型ＲＡＭ
であって、上記駆動回路は、上記半導体集積回路装置が形成される
半導体基板面に分散して配置されるものであることを特
徴とする半導体集積回路装置。