JP2009089085A - 固体撮像素子およびその駆動方法、並びにカメラシステム - Google Patents

Abstract

【課題】区間幅を変更する場合であってもタイミング信号にかかわるレジスタ設定値の変更が不要な固体撮像素子およびその駆動方法、並びにカメラシステムを提供する。
【解決手段】Ｐ相読み出しＰＲ、Ｐ相比較ＰＣ、Ｄ相読み出しＤＲ、Ｄ相比較ＤＣ、Ｄ相後処理ＤＡＰの、５つの区間に分割し、１Ｈ(水平単位区間)のうち、固定で必要となる区間と、任意の区間幅を設定する区間とし、それぞれの区間別にカウントを行うことにより、タイミング信号Ｚを生成するタイミング信号生成回路１４Ａを有する。
【選択図】図４

Description

本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子およびその駆動方法、並びにカメラシステムに関するものである。

近年、ＣＣＤに代わる固体撮像素子（イメージセンサ）として、ＣＭＯＳイメージセンサが注目を集めている。
これは、ＣＣＤ画素の製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要があるため、システムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサが克服しているからである。

ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができるため、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。

ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。

この列並列出力型ＣＭＯＳイメージセンサの信号出力回路については実に様々なものが提案されているが、その最も進んだ形態のひとつが列毎にアナログ−デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を備え、デジタル信号として画素信号を取り出すタイプである。

このような列並列型のＡＤＣを搭載したＣＭＯＳイメージセンサは、たとえば非特許文献１や特許文献１，２に開示されている。

図１は、列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。

この固体撮像素子１は、撮像部としての画素アレイ部２、行走査回路３、列走査回路４、タイミング制御回路５、ＡＤＣ群６、デジタル−アナログ変換装置（以下、DAC (Digital - Analog converter)と略す）７、およびセンスアンプ回路（Ｓ／Ａ）を含むデータ出力回路８を有する。

画素アレイ部２は、フォトダイオードと画素内アンプとを含む単位画素２−１がマトリクス状（行列状）に配置されて構成される。
また、固体撮像素子１においては、画素アレイ部２の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路５、行アドレスや行走査を制御する行走査回路３、そして列アドレスや列走査を制御する列走査回路４が配置される。

ＡＤＣ群６は、ＤＡＣ７により生成される参照電圧を階段状に変化させたランプ波形ＲＡＭＰと、行線H0、H1…毎に単位画素１１１から列線V0、V1…を経由し得られるアナログ信号とを比較する画素配列の各列に対応して設けられた（ｎ＋１）個の比較器（ＲＥＦ）６−１と、比較器６−１の出力およびクロックＣＫを受けてアップダウンカウント（またはダウンカウント）を行う非同期アップ／ダウンカウンタ（以下、カウンタという）６−２と、カウンタ６−２のカウント値を保持するメモリ（ラッチ）６−３と、カウンタ６−２の出力とメモリ６−３とを信号ＳＷにより選択的に接続するスイッチ６−４からなるＡＤＣ６Ａが画素配列の各列に対応して各列線V0、V1…毎に配置され、列並列ＡＤＣブロック６−４が構成される。
各メモリ６−３の出力は、２ｎビット幅のデータ転送線９に接続されている。
各メモリ６−３の出力は、データ転送線９に接続されている。各データ転送線９には、それぞれのデータ転送線９に対応した２ｎ個のセンス回路、減算回路を含むデータ出力回路８が配置される。

保持回路としての機能を有するカウンタ６−２は、初期時にはアップカウント（またはダウンカウント）状態に有り、リセットカウントを行い、対応する比較器６−１の出力ＣＯＭＰＯＵＴｉが反転すると、アップカウント動作を停止し、カウント値がメモリ６−３に保持される。
このとき、カウンタ６−２の初期値は、ＡＤ変換の階調の任意の値、たとえば、０とする。このリセットカウント期間は、単位画素１１１のリセット成分ΔVを読み出している。
カウンタ６−２は、その後、ダウンカウント状態となり、入射光量に対応したデータカウントを行い、対応する比較器６−１の出力ＣＯＭＰＯＵＴｉが反転すると、比較期間に応じたカウント値がメモリ６−３に保持される。
メモリ６−３に保持されたカウンタ値は、列走査回路４により走査され、デジタル信号として、データ転送線９を経て出力回路８に入力される。

ここで、固体撮像素子（ＣＭＯＳイメージセンサ）１の動作を説明する。

任意の行Hxの単位画素２−１から列線V0、V1…への１回目の読み出しが安定した後、ＤＡＣ７により比較器６−１に対して、参照電圧を時間変化させた階段状のランプ波形ＲＡＭＰを入力し、任意の列線Vxの電圧との比較を比較器６−１にて行う。
ランプ波形ＲＡＭＰの階段波入力と並行して、カウンタ６−２で１回目のカウントがなされる。
ここで、ＲＡＭＰとVxの電圧が等しくなったとき比較器６−１の出力は反転し、これによりカウンタ６−２のカウント動作が停止し、比較期間に応じたカウント値がメモリ６−３に保持される。
この１回目の読み出し時は、単位画素２−１のリセット成分ΔVを読み出しており、リセット成分ΔV内には、単位画素２−１毎にばらつく雑音がオフセットとして含まれている。
しかし、このリセット成分ΔVのばらつきは一般に小さく、またリセットレベルは全画素共通なため、任意の列線Vxの出力はおおよそ既知である。
したがって、１回目のリセット成分ΔV読み出し時には、ランプ波形（RAMP）電圧を調整することにより比較期間を短くすることが可能である。この場合、たとえば７ビット分のカウント期間（１２８クロック）でΔVの比較が行われる。

２回目の読み出しは、リセット成分ΔVに加え単位画素２−１毎の入射光量に応じた信号成分を読み出し、１回目の読み出しと同様の動作を行う。
すなわち、任意の行Hxの単位画素２−１から列線V0、V1…への２回目の読み出しが安定した後、ＤＡＣ７により比較器６−１に対して、参照電圧を時間変化させた階段状のランプ波形ＲＡＭＰを入力し、任意の列線Vxの電圧との比較を比較器６−１にて行う。
ランプ波形ＲＡＭＰの階段波入力と並行して、カウンタ６−２で２回目のカウントがなされる。
ここで、ＲＡＭＰとVxの電圧が等しくなったとき比較器６−１の出力は反転し、同時にメモリ６−３内に比較期間に応じたカウント値が保持される。
この時、１回目のカウントと２回目のカウントとでは、メモリ６−３内の異なった場所に保持される。
以上のＡＤ変換期間終了後、列走査回路４により、メモリ６−３に保持された１回目と２回目のそれぞれｎビットのデジタル信号が２ｎ本のデータ転送線９を経て、データ出力回路８で検出され、順次減算回路で、（２回目の信号）−（１回目の信号）がなされた後、外部に出力され、その後、順次行毎に同様の動作が繰り返され、２次元画像が生成される。

以上の動作は、１水平単位期間（１Ｈ）内で行われる。
そして、１Ｈ内において、任意の行Hxの単位画素２−１から列線V0、V1…への１回目の読み出しをＰ相読み出しＰＲ、比較器６−１における１回目の比較をＰ相比較ＰＣ、２回目の読み出しをＤ相読み出しＤＲ、比較器６−１における比較をＤ相比較ＤＣ、Ｄ相の処理後の後処理をＤ相後処理ＤＡＰとして、各動作が連続的に行われる。

これらのＰ相読み出しＰＲ、Ｐ相比較ＰＣ、Ｄ相読み出しＤＲ、Ｄ相比較ＤＣ、およびＤ相後処理ＤＡＰのタイミング制御はタイミング制御回路５において行われる。

タイミング制御回路５は、基本的に図２に示すように、１２ビットレジスタ５−１、１２ビットカウンタ５−２、および比較器５−３を有する回路が、タイミング信号ＴＭＧの立ち上がり設定と立ち下がり設定のために２つ設けられる。
W. Yang等 (W. Yang et. Al., "An Integrated 800x600 CMOS Image System," ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999) 特開２００５−３０３６４８号公報 特開２００５−３２３３３１号公報

図３は、図２の回路に基づくタイミング信号の生成を含む動作のタイミングチャートである。

この方式では、センサ外部から入力されるタイミング信号ＸＨＳを元にカウンタ５−２のカウント動作を開始し、１Ｈの区間幅を計測し、そのカウンタ値と各タイミング信号Ｚ１〜Ｚ４の立ち上がり／立ち下がりを規定したレジスタ値Ｘ１，Ｙ１、Ｘ２，Ｙ２、Ｘ３，Ｙ３、Ｘ４，Ｙ４を元に、複数のタイミング信号を生成している。

ところで、固体撮像素子においては、Ｐ相読み出しＰＲ、Ｐ相比較ＰＣ、Ｄ相読み出しＤＲ、Ｄ相比較ＤＣ、およびＤ相後処理ＤＡＰは全て固定ではなく、動作に応じて、たとえば動画処理と静止画処理とにおいて、異なる区間幅が設定される。

ところが、上述した方式において、１Ｈの区間幅を変更する場合、レジスタ値の変更等、設定変更を行わなければならず煩雑な手間を要するという不利益があった。

本発明は、区間幅を変更する場合であってもタイミング信号にかかわるレジスタ設定値の変更が不要な固体撮像素子およびその駆動方法、並びにカメラシステムを提供することにある。

本発明の第１の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、上記画素信号読み出し部の処理をタイミング信号により制御するタイミング制御部と、を有し、上記画素信号読み出し部は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含み、上記タイミング制御部は、あらかじめ決められた１処理区間を少なくとも、１回目読み出し区間と、上記比較器による１回目比較区間と、２回目読み出し区間と、上記比較器による２回目読み出し区間とに分割し、これら分割区間を固定で必要となる区間と、任意の区間幅を設定する区間とに分け、各分割区間の処理のタイミング信号を区間別にカウンタにてカウントして生成する。

好適には、上記処理区間は１水平単位区間である。

好適には、上記タイミング制御部は、上記１水平単位区間を分割した各区間の先頭もしくは後尾を基準にタイミング信号を生成する。

好適には、上記タイミング制御部は、上記分割区間の処理ステートを示すステート信号の切り替わりのたびに、カウント動作を初期値から行うカウンタと、各分割区間の情報および上記カウンタのカウント値に応じて上記分割区間ごとの上記ステート信号を生成して上記カウンタに出力するシーケンサ回路と、上記ステートごとに生成するタイミング信号の立ち上がり区間指定情報、立ち下がり区間指定情報、立ち上がり位置信号情報、および立ち下がり位置指定情報がそれぞれ設定されるレジスタと、上記ステート信号の切り替わりごとに上記レジスタの対応する設定情報を読み出し、これら情報およびカウンタ値に応じた、各ステートにおけるタイミング信号を生成する生成回路と、を含む。

本発明の第２の観点は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含む固体撮像素子の駆動方法であって、あらかじめ決められた１処理区間を少なくとも、１回目読み出し区間と、上記比較器による１回目比較区間と、２回目読み出し区間と、上記比較器による２回目読み出し区間とに分割し、これら分割区間を固定で必要となる区間と、任意の区間幅を設定する区間とに分け、各分割区間の処理のタイミング信号を区間別にカウンタにてカウントして生成し、生成したタイミング信号のより上記画素信号読み出し部の処理を駆動制御する。

本発明の第３の観点のカメラシステムは、固体撮像素子と、上記撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、上記画素信号読み出し部の処理をタイミング信号により制御するタイミング制御部と、を有し、上記画素信号読み出し部は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含み、上記タイミング制御部は、あらかじめ決められた１処理区間を少なくとも、１回目読み出し区間と、上記比較器による１回目比較区間と、２回目読み出し区間と、上記比較器による２回目読み出し区間とに分割し、これら分割区間を固定で必要となる区間と、任意の区間幅を設定する区間とに分け、各分割区間の処理のタイミング信号を区間別にカウンタにてカウントして生成する。

本発明によれば、たとえば１水平単位区間が、あらかじめ決められた１処理区間を少なくとも、１回目読み出し区間と、上記比較器による１回目比較区間と、２回目読み出し区間と、上記比較器による２回目読み出し区間とに分割される。タイミング制御部においては、これら分割区間を固定で必要となる区間と、任意の区間幅を設定する区間とに分け、各分割区間の処理のタイミング信号が区間別にカウンタにてカウントして生成される。
そして、タイミング制御部により、このタイミング信号に基づいて画素信号読み出し処理が制御される。

本発明によれば区間幅を変更する場合であってもタイミング信号にかかわるレジスタ設定値の変更が不要である。

以下、本発明の実施の形態を図面に関連付けて説明する。

図４は、本発明の一実施形態に係るデータ転送回路を含む列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。

この固体撮像素子１０は、撮像部としての画素アレイ部１１、行走査回路１２、列走査回路１３、タイミング制御回路１４、ＡＤＣ群１５、デジタル−アナログ変換装置（以下、DAC (Digital - Analog converter)と略す）１６、およびセンスアンプ回路（Ｓ／Ａ）を含むデータ出力回路１７を有する。

画素アレイ部１１は、フォトダイオードと画素内アンプとを含む単位画素１１１がマトリクス状（行列状）に配置されて構成される。
また、固体撮像素子１０においては、画素アレイ部１１の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路１４、行アドレスや行走査を制御する行走査回路１２、そして列アドレスや列走査を制御する列走査回路１３が配置される。
そして、行走査回路１２、列走査回路１３、およびＡＤＣ群１５により画素信号読み出し部が構成される。
また、本実施形態においては、後で詳述するように、タイミング制御回路１４で１Ｈ(水平単位区間)のうち、固定で必要となる区間と、任意の区間幅を設定する区間とに分割し、それぞれの区間別にカウントを行うことにより、タイミング信号Ｚを生成し、このタイミング信号に基づいて画素信号読み出し処理が制御される。

ＡＤＣ群１５は、ＤＡＣ１６により生成される参照電圧を階段状に変化させたランプ波形ＲＡＭＰと、行線H0、H1…毎に単位画素１１１から列線V0、V1…を経由し得られるアナログ信号とを比較する画素配列の各列に対応して設けられた（ｎ＋１）個の比較器（ＣＭＰ）１５１と、比較器１５１の出力およびクロックＣＫを受けてアップダウンカウント（またはダウンカウント）を行う非同期アップ／ダウンカウンタ（以下、カウンタ、ＣＮＴという）１５２と、カウンタ１５２のカウント値を保持するメモリ（ラッチ，ＬＴＣ）１５３と、カウンタ１６２の出力とメモリ１５３とを信号ＳＷ１０により選択的に接続するスイッチ１５５からなるＡＤＣ１５Ａが画素配列の各列に対応して各列線V0、V1…毎に配置され、列並列ＡＤＣブロック１５４が構成される。
各メモリ１５３の出力は、２ｎビット幅のデータ転送線１８に接続されている。
各メモリ１５３の出力は、データ転送線１８に接続されている。各データ転送線１８には、それぞれのデータ転送線１８に対応した２ｎ個のセンス回路、減算回路を含むデータ出力回路１７が配置される。

保持回路としての機能を有するカウンタ１５２は、初期時にはアップカウント（またはダウンカウント）状態に有り、リセットカウントを行い、対応する比較器１５１の出力ＣＯＭＰＯＵＴｉが反転すると、アップカウント動作を停止し、カウント値がメモリ１５３に保持される。
このとき、カウンタ１５２の初期値は、ＡＤ変換の階調の任意の値、たとえば、０とする。このリセットカウント期間は、単位画素１１１のリセット成分ΔVを読み出している。
カウンタ１５２は、その後、ダウンカウント状態となり、入射光量に対応したデータカウントを行い、対応する比較器１５１の出力ＣＯＭＰＯＵＴｉが反転すると、比較期間に応じたカウント値がメモリ１５３に保持される。
メモリ１５３に保持されたカウンタ値は、列走査回路１３により走査され、デジタル信号として、データ転送線１８を経て出力回路１７に入力される。

このような構成を有する固体撮像素子１０においては、１水平単位期間（１Ｈ）内で以下の処理が行われる。
すなわち、１Ｈ内において、任意の行Hxの単位画素２−１から列線V0、V1…への１回目の読み出しをＰ相読み出しＰＲ、比較器１５１における１回目の比較をＰ相比較ＰＣ、２回目の読み出しをＤ相読み出しＤＲ、比較器１５１における比較をＤ相比較ＤＣ、Ｄ相の処理後の後処理をＤ相後処理ＤＡＰとして、各動作が連続的に行われる。

これらのＰ相読み出しＰＲ、Ｐ相比較ＰＣ、Ｄ相読み出しＤＲ、Ｄ相比較ＤＣ、およびＤ相後処理ＤＡＰのタイミング制御はタイミング制御回路１４において行われる。
ここで、タイミング制御回路１４のタイミング信号生成回路１４Ａについて説明する。

タイミング信号生成回路１４Ａは、１Ｈ(水平単位区間)のうち、固定で必要となる区間と、任意の区間幅を設定する区間とに分割し、それぞれの区間別にカウントを行うことにより、タイミング信号Ｚを生成する。
より具体的には、タイミング信号生成回路１４Ａは、それぞれの区間をカウントする。
そして、タイミング信号生成回路１４Ａは、１Ｈを分割した各区間の先頭もしくは後尾を基準にタイミング信号を生成することにより、区間幅を変更した場合でも、タイミング信号に関する設定変更において、１Ｈの区間幅を変更する場合、レジスタ値の変更等、設定変更を行う必要がないように構成されている。

既存の回路では、１Ｈの区間をカウントするのに１２ビット幅のカウンタでカウントしていたが、本実施形態のタイミング信号生成回路１４Ａでは、５つの各区間をカウントする１０ビット幅のカウンタと、シーケンサ回路から出力される各区間を示す信号により、１Ｈ区間に関わるタイミング信号を生成する。

図５は、本実施形態に係るタイミング信号生成回路の構成例を示す図である。

図５のタイミング信号生成回路１４Ａは、シーケンサ回路１４１、１０ビットカウンタ（以下、単にカウンタ）１４２、レジスタ１４３、および波形生成回路１４４を有する。

タイミング信号生成回路１４Ａは、１Ｈの区間をカウントするにあたり、Ｐ相読み出しＰＲ、Ｐ相比較ＰＣ、Ｄ相読み出しＤＲ、Ｄ相比較ＤＣ、Ｄ相後処理ＤＡＰの、５つの区間に分割し、回路面積を削減するためにカウンタを一つに集約している。
これにより、信号生成時に行うカウンタ値とレジスタ値との比較ビット数を削減することが可能となっている。

シーケンサ回路１４１は、水平同期信号ＨＳＹＮＣ、Ｐ相読み出しＰＲ、Ｐ相比較ＰＣ、Ｄ相読み出しＤＲ、Ｄ相比較ＤＣ、Ｄ相後処理ＤＡＰの各最大値、カウンタ１４２のカウンタ信号ＳＣＮＴが与えられ、クロックＣＬＫに同期して相読み出しＰＲ、Ｐ相比較ＰＣ、Ｄ相読み出しＤＲ、Ｄ相比較ＤＣ、Ｄ相後処理ＤＡＰの５つのステートを示すステート信号ＳＴＴを生成し、カウンタ１４２および波形生成回路１４４に出力する。
また、シーケンサ回路１４１は、桁上げ信号ＣＡをカウンタ１４２に出力する。
シーケンサ回路１４１は、クリア信号ＸＣＬＲにより初期状態ステートとなる。

図６は、シーケンサ回路１４１の動作の一例を説明するためのフローチャートである。

＜ステップＳＴ０＞：
ステップＳＴ０においては、クリア信号ＸＣＬＲの入力後、初期状態ステートＳＴ０に遷移し、水平同期信号ＨＳＹＮＣが入力されるのを待つ。

＜ステップＳＴ１＞：
ステップＳＴ１においては、水平同期信号ＨＳＹＮＣが入力されると、Ｐ相読み出しステートＳＴＴ（ＰＲ）に遷移し、ステート信号ＳＴＴ１をカウンタ１４２に出力する。

＜ステップＳＴ２＞：
ステップＳＴ２においては、カウンタ１４２のカウンタ信号ＳＣＮＴを受けて、そのカウント値によりＰ相読み出し区間が終了したと判断すると、次のＰ相比較ステートＳＴ（ＰＣ）に遷移し、ステート信号ＳＴＴ２をカウンタ１４２に出力する。

＜ステップＳＴ３＞：
ステップＳＴ３においては、カウンタ１４２のカウンタ信号ＳＣＮＴを受けて、そのカウント値によりＰ相比較区間が終了したと判断すると、次のＤ相読み出しステートＳＴ（ＤＲ）に遷移し、ステート信号ＳＴＴ３をカウンタ１４２に出力する。

＜ステップＳＴ４＞：
ステップＳＴ４においては、カウンタ１４２のカウンタ信号ＳＣＮＴを受けて、そのカウント値によりＤ相読み出し区間が終了したと判断すると、次のＤ相比較ステートＳＴ（ＤＣ）に遷移し、ステート信号ＳＴＴ４をカウンタ１４２に出力する。

＜ステップＳＴ５＞：
ステップＳＴ５においては、カウンタ１４２のカウンタ信号ＳＣＮＴを受けて、そのカウント値によりＤ相比較区間が終了したと判断すると、次のＤ相後処理ＳＴ（ＤＡＰ）に遷移し、ステート信号ＳＴＴ５をカウンタ１４２に出力する。
そして、カウンタ１４２のカウンタ信号ＳＣＮＴを受けて、そのカウント値によりＤ相後処理区間が終了したと判断すると、初期状態ステートＳＴ０に遷移する。

なお、ステップＳＴ２〜ＳＴ５において、水平同期信号ＨＳＹＮＣが入力されると、Ｐ相読み出しステートＳＴ（ＰＲ）に遷移する。

カウンタ１４２は、シーケンサ１４１によるステート信号ＳＴＴ１〜ＳＴＴ５、桁上げ信号ＣＡ、水平同期信号ＨＳＹＮＣを受け、ステート信号ＳＴＴの切り替わりのたびに、クロックＣＬＫに同期してカウント動作を初期値から行い、カウンタ信号ＳＣＮＴをシーケンサ回路１４１および波形生成回路１４４に出力する。

レジスタ１４３は、Ｐ相読み出しステートＳＴＴ（ＰＲ）、Ｐ相比較ステートＳＴ（ＰＣ）、Ｄ相読み出しステートＳＴ（ＤＲ）、Ｄ相比較ステートＳＴ（ＤＣ）、およびＤ相後処理ＳＴ（ＤＡＰ）の、ステートごとに生成するタイミング信号Ｚの立ち上がり区間指定情報（信号）ＦＵＳ、立ち下がり区間指定情報（信号）ＦＤＳ、立ち上がり位置信号情報（信号）ＦＵＰ、立ち下がり位置指定情報（信号）ＦＤＰがそれぞれ設定されている。
レジスタ１４３の設定情報（信号）ＦＵＳ，ＦＤＳ、ＦＵＰ，ＦＤＰは、ステート信号ＳＴＴの切り替わりごとに波形生成回路１４４に読み出される（供給される）。

波形生成回路１４４は、ステート信号ＳＴＴの切り替わりごとに設定情報（信号）ＦＵＳ，ＦＤＳ、ＦＵＰ，ＦＤＰを読み出し、これら情報およびカウンタ値に応じた、Ｐ相読み出しステートＳＴＴ（ＰＲ）、Ｐ相比較ステートＳＴ（ＰＣ）、Ｄ相読み出しステートＳＴ（ＤＲ）、Ｄ相比較ステートＳＴ（ＤＣ）、およびＤ相後処理ＳＴ（ＤＡＰ）のタイミング信号Ｚを生成する。

図７は、図５の波形生成回路の構成例を示す回路図である。
図８は、本実施形態に係るタイミング信号生成回路のタイミングチャートである。

図７の波形生成回路１４４は、比較器ＣＭＰ１１〜ＣＭＰ１１４、２入力アンドゲートＡＮ１１，ＡＮ１２、２入力ナンドゲートＮＡ１１、２入力オアゲートＯＲ１１、およびＤ型フリップフロップＦＦ１１を有する。

比較器ＣＭＰ１１は、カウンタ１４２によるカウンタ信号ＶＣＮＴとレジスタ値である立ち上がり位置指定信号ＦＵＰが一致するとハイレベルの信号をアンドゲートＡＮ１１の一方の入力端子に出力する。

比較器ＣＭＰ１２は、シーケンサ回路１４１によるステート信号ＳＴＴとレジスタ値である立ち上がり区間指定信号ＦＵＳが一致するとハイレベルの信号をアンドゲートＡＮ１１の他方の入力端子に出力する。

比較器ＣＭＰ１３は、カウンタ１４２によるカウンタ信号ＶＣＮＴとレジスタ値である立ち下がり位置指定信号ＦＤＰが一致するとハイレベルの信号をナンドゲートＮＡ１１の一方の入力端子に出力する。

比較器ＣＭＰ１４は、シーケンサ回路１４１によるステート信号ＳＴＴとレジスタ値である立ち下がり区間指定信号ＦＤＳが一致するとハイレベルの信号をナンドゲートＮＡ１１の他方の入力端子に出力する。

ＯＲゲートＯＲ１１の一方の入力端子にはアンドゲートＡＮ１１の出力が供給され、他方の入力端子には、アンドゲートＡＮ１２の出力が供給される。そして、ＯＲゲートＯＲ１１の出力がフリップフロップＦＦ１１にＤ入力に供給される。

アンドゲートＡＮ１２の一方の入力端子にナンドゲートＮＡ１１の出力が供給され、他方の入力端子にフリップフロップＦＦ１１のＱ出力が供給される。

このような構成において、比較器ＣＭＰ１１において、カウンタ１４２によるカウンタ信号ＶＣＮＴとレジスタ値である立ち上がり位置指定信号ＦＵＰが一致すると、ハイレベルの信号がアンドゲートＡＮ１１の一方の入力端子に出力される。
また、比較器ＣＭＰ１２において、シーケンサ回路１４１によるステート信号ＳＴＴとレジスタ値である立ち上がり区間指定信号ＦＵＳが一致するとハイレベルの信号をアンドゲートＡＮ１１の他方の入力端子に出力される。
これにより、アンドゲートＡＮ１１の出力がハイレベルとなり、ＯＲゲートＯＲ１１を介してフリップフロップＦＦ１１のＤ入力に供給される。
その結果、クロックＣＬＫに同期してフリップフロップＦＦ１１のＱ出力からレジスタ値で指定された区間および位置で立ち上がるハイレベルのタイミング信号Ｚが出力される。

図８に関連付けて説明すると、タイミング信号Ｚ１１は、立ち上がり区間指定信号ＦＵＳでＰ相読み出し区間ＰＲＳが指定され、立ち上がり位置指定信号ＦＵＰでＰ相読み出し区間ＰＲＳの所定の位置が指定される（カウント値が指定される）。その結果、タイミング信号Ｚ１１は、Ｐ相読み出し区間ＰＲＳの所定の位置で立ち上がる。
同様に、タイミング信号Ｚ１２は、立ち上がり区間指定信号ＦＵＳでＰ相比較区間ＰＣＳが指定され、立ち上がり位置指定信号ＦＵＰでＰ相比較区間ＰＣＳの所定の位置が指定される（カウント値が指定される）。その結果、タイミング信号Ｚ１２は、Ｐ相比較区間ＰＣＳの所定の位置で立ち上がる。
タイミング信号Ｚ１３は、立ち上がり区間指定信号ＦＵＳでＤ相読み出し区間ＤＲＳが指定され、立ち上がり位置指定信号ＦＵＰでＤ相読み出し区間ＤＲの所定の位置が指定される（カウント値が指定される）。その結果、タイミング信号Ｚ１３は、Ｄ相読み出し区間ＤＲＳの所定の位置で立ち上がる。

また、比較器ＣＭＰ１３において、カウンタ１４２によるカウンタ信号ＶＣＮＴとレジスタ値である立ち下がり位置指定信号ＦＤＰが一致するとハイレベルの信号がナンドゲートＮＡ１１の一方の入力端子に出力される。
比較器ＣＭＰ１４において、シーケンサ回路１４１によるステート信号ＳＴＴとレジスタ値である立ち下がり区間指定信号ＦＤＳが一致するとハイレベルの信号がナンドゲートＮＡ１１の他方の入力端子に出力される。
ナンドゲートＮＡ１１においては、ハイレベルの２入力を受けて出力がローレベルとなり、アンドゲートＡＮ１２の出力がローレベルとなり、ＯＲゲートＯＲ１１を介してフリップフロップＦＦ１１のＤ入力に供給される。
その結果、クロックＣＬＫに同期してフリップフロップＦＦ１１のＱ出力からレジスタ値で指定された区間および位置でタイミング信号Ｚがハイレベルからローレベルに立ち下がる。

図８に関連付けて説明すると、タイミング信号Ｚ１１は、立ち下がり区間指定信号ＦＤＳでＰ相読み出し区間ＰＲＳが指定され、立ち下がり位置指定信号ＦＵＰでＰ相読み出し区間ＰＲＳの所定の位置が指定される（カウント値が指定される）。その結果、タイミング信号Ｚ１１は、Ｐ相読み出し区間ＰＲＳの所定の位置で立ち下がる。
タイミング信号Ｚ１２は、立ち下がり区間指定信号ＦＵＳでＤ相比較区間ＤＣＳが指定され、立ち下がり位置指定信号ＦＤＰでＤ相比較区間ＤＣＳの所定の位置が指定される（カウント値が指定される）。その結果、タイミング信号Ｚ１２は、Ｄ相比較区間ＤＣＳの所定の位置で立ち上がる。

また、本実施形態においては、図８に示すように、固体撮像素子１０の外部から入力されるタイミング信号ＸＨＳを元に、Ｐ相読み出し区間ＰＲＳのカウントを開始する。
Ｐ相読み出し区間ＰＲＳでは、列線Vxを介して画素アレイ部１１から出力されるリセットレベル電圧のセトリング時間を待つために、固定期間カウントする。
列線Vx のリセットレベル電圧と、ＤＡＣ１６から出力されるランプ波形ＲＡＭＰとの比較を行うため、Ｐ相比較区間ＰＣＳのカウントを開始する。
Ｐ相比較区間ＰＣＳは、ＤＡＣ１６の分解能の設定により、任意の期間とする。
Ｐ相比較のカウント後、Ｄ相読み出し区間ＤＲＳのカウントを開始する。Ｄ相読み出し区間ＤＲＳでは、列線Vx を介して画素アレイ部１１から出力される画素データレベル電圧のセトリング時間を待つために、固定期間カウントする。
列線Vx の画素データレベル電圧と、ＤＡＣ１６から出力されるランプ波形ＲＡＭＰとの比較を行うため、Ｄ相比較区間ＤＣＳのカウントを開始する。Ｄ相比較区間ＤＣＳは、ＤＡＣ１６の分解能設定により、任意の期間とする。
Ｄ相比較のカウント後、比較結果のデータをラッチするなどの処理を行うため、固定期間カウントする。

図９は、通常設定時のＡＤＣの動作波形を示す図である。
図１０は、Ｄ相比較区間を延ばした場合のＡＤＣの動作波形を示す図である。

図９および図１０に示すように、Ｄ相比較区間ＤＣＳにて、画素アレイ部１１から出力される画素データレベル電圧の測定分解能を上げる場合、測定分解能を上げた分、Ｄ相比較区間ＤＣＳを延ばす必要がある。

また、他の具体的な例として、Ｐ相読み出し区間ＰＲＳを延ばした場合について述べる。
図１１は、既存の固体撮像素子でＰ相読み出し区間ＰＲＳを延ばした場合の動作波形を示す図である。
図１２は、本実施形態に係る固体撮像素子でＰ相読み出し区間ＰＲＳを延ばした場合の動作波形を示す図である。

既存の固体撮像素子では、図１１に示すように、Ｐ相読み出し区間ＰＲＳを+α分幅広げると、Ｐ相比較区間以後の各区間で生成する信号にかかわるレジスタに対して+αの値を再設定する必要があった。
これに対して、本実施形態に係る固体撮像素子１０においては、図１２に示すように、Ｐ相読み出し区間を +α分幅を広げたとしても、Ｐ相比較区間以後の各区間でのカウント値は変わらないため、レジスタ値を修正することなく、タイミング信号を生成することが可能となる。

ここで、固体撮像素子（ＣＭＯＳイメージセンサ）１０の動作を説明する。

任意の行Hxの単位画素１１１から列線V0、V1…への１回目の読み出しが安定した後、ＤＡＣ１６により比較器１５１に対して、参照電圧を時間変化させた階段状のランプ波形ＲＡＭＰを入力し、任意の列線Vxの電圧との比較を比較器１５１にて行う。
ランプ波形ＲＡＭＰの階段波入力と並行して、カウンタ１５２で１回目のカウントがなされる。
ここで、ＲＡＭＰとVxの電圧が等しくなったとき比較器１５１の出力は反転し、これによりカウンタ１５２のカウント動作が停止し、比較期間に応じたカウント値がメモリ１５３に保持される。
この１回目の読み出し時は、単位画素１１１のリセット成分ΔVを読み出しており、リセット成分ΔV内には、単位画素１１１毎にばらつく雑音がオフセットとして含まれている。
しかし、このリセット成分ΔVのばらつきは一般に小さく、またリセットレベルは全画素共通なため、任意の列線Vxの出力はおおよそ既知である。
したがって、１回目のリセット成分ΔV読み出し時には、ランプ波形（RAMP）電圧を調整することにより比較期間を短くすることが可能である。この場合、たとえば７ビット分のカウント期間（１２８クロック）でΔVの比較が行われる。

２回目の読み出しは、リセット成分ΔVに加え単位画素１１１毎の入射光量に応じた信号成分を読み出し、１回目の読み出しと同様の動作を行う。
すなわち、任意の行Hxの単位画素１１１から列線V0、V1…への２回目の読み出しが安定した後、ＤＡＣ１６により比較器１５１に対して、参照電圧を時間変化させた階段状のランプ波形ＲＡＭＰを入力し、任意の列線Vxの電圧との比較を比較器１５１にて行う。
ランプ波形ＲＡＭＰの階段波入力と並行して、カウンタ１５２で２回目のカウントがなされる。
ここで、ＲＡＭＰとVxの電圧が等しくなったとき比較器１５１の出力は反転し、同時にメモリ１５３内に比較期間に応じたカウント値が保持される。
この時、１回目のカウントと２回目のカウントとでは、メモリ１５３内の異なった場所に保持される。
以上のＡＤ変換期間終了後、列走査回路４により、メモリ１５３に保持された１回目と２回目のそれぞれｎビットのデジタル信号が２ｎ本のデータ転送線１８を経て、データ出力回路１７で検出され、順次減算回路で、（２回目の信号）−（１回目の信号）がなされた後、外部に出力され、その後、順次行毎に同様の動作が繰り返され、２次元画像が生成される。

以上の動作は、１水平単位期間（１Ｈ）内で行われる。
そして、１Ｈ内において、任意の行Hxの単位画素１１１から列線V0、V1…への１回目の読み出しをＰ相読み出しＰＲ、比較器１５１における１回目の比較をＰ相比較ＰＣ、２回目の読み出しをＤ相読み出しＤＲ、比較器１５１における比較をＤ相比較ＤＣ、Ｄ相の処理後の後処理をＤ相後処理ＤＡＰとして、各動作が連続的に行われる。

これらのＰ相読み出しＰＲ、Ｐ相比較ＰＣ、Ｄ相読み出しＤＲ、Ｄ相比較ＤＣ、およびＤ相後処理ＤＡＰのタイミング制御はタイミング制御回路１４において行われる。

以上説明したように、本実施形態によれば、Ｐ相読み出しＰＲ、Ｐ相比較ＰＣ、Ｄ相読み出しＤＲ、Ｄ相比較ＤＣ、Ｄ相後処理ＤＡＰの、５つの区間に分割し、１Ｈ(水平単位区間)のうち、固定で必要となる区間と、任意の区間幅を設定する区間とし、それぞれの区間別にカウントを行うことにより、タイミング信号Ｚを生成するタイミング信号生成回路１４Ａを有することから、１Ｈの区間のある区間幅を変更すると、以後の区間を使用してタイミング信号を生成しているレジスタ設定値を変更する必要があったものが、タイミング信号に関わるレジスタ設定値の変更を行う必要がなくなる。
また、１Ｈの区間を分割してカウントしているため、立ち上がりもしくは立ち下がりエッジがある区間に限定されるタイミング信号に関しては、設定レジスタビットを削減することができる。

このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。

図１３は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

本カメラシステム２０は、図１３に示すように、本実施形態に係る固体撮像素子１０が適用可能な撮像デバイス２１と、この撮像デバイス２１の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ２２と、撮像デバイス２１を駆動する駆動回路(ＤＲＶ)２３と、撮像デバイス２１の出力信号を処理する信号処理回路(ＰＲＣ)２４と、を有する。

駆動回路２３は、撮像デバイス２１内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス２１を駆動する。

また、信号処理回路２４は、撮像デバイス２１の出力信号に対してＣＤＳ(Correlated Double Sampling;相関二重サンプリング)などの信号処理を施す。
信号処理回路２４で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路２４で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。

上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス２１として、先述した撮像素子１０を搭載することで、高精度なカメラが実現できる。

列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。 図１のタイミング制御回路におけるタイミング信号生成系の基本的な構成を示す図である。 図２の回路に基づくタイミング信号の生成を含む動作のタイミングチャートである。 本発明の一実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。 本実施形態に係るタイミング信号生成回路の構成例を示す図である。 図５のシーケンサ回路の動作の一例を説明するためのフローチャートである。 図５の波形生成回路の構成例を示す回路図である。 本実施形態に係るタイミング信号生成回路のタイミングチャートである。 通常設定時のＡＤＣの動作波形を示す図である。 Ｄ相比較区間を延ばした場合のＡＤＣの動作波形を示す図である。 既存の固体撮像素子でＰ相読み出し区間ＰＲＳを延ばした場合の動作波形を示す図である。 本実施形態に係る固体撮像素子でＰ相読み出し区間ＰＲＳを延ばした場合の動作波形を示す図である。 本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

符号の説明

１０・・・固体撮像素子、１１・・・画素アレイ部、１２・・・行走査回路、１３・・・列走査回路、１４・・・タイミング制御回路、１４Ａ・・・タイミング信号生成回路、１４１・・・シーケンサ回路、１４２・・・１０ビットカウンタ、１４３・・・レジスタ、１４４・・・波形生成回路、１５・・・ＡＤＣ群、１５１・・・比較器、１５２・・・非同期アップ／ダウンカウンタ、１５３・・・メモリ（ラッチ）、１５４・・・列並列ＡＣブロック、１６・・・ＤＡＣ、１７・・・データ出力回路、１８・・・データ転送線、２０・・・カメラシステム、２１・・・撮像デバイス、２２・・・駆動回路、２３・・・レンズ、２４・・・信号処理回路。

Claims (9)

1. 光電変換を行う複数の画素が行列状に配列された画素部と、
   上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、
   上記画素信号読み出し部の処理をタイミング信号により制御するタイミング制御部と、を有し、
   上記画素信号読み出し部は、
   画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、
   上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含み、
   上記タイミング制御部は、
   あらかじめ決められた１処理区間を少なくとも、１回目読み出し区間と、上記比較器による１回目比較区間と、２回目読み出し区間と、上記比較器による２回目読み出し区間とに分割し、これら分割区間を固定で必要となる区間と、任意の区間幅を設定する区間とに分け、各分割区間の処理のタイミング信号を区間別にカウンタにてカウントして生成する
   固体撮像素子。
2. 上記処理区間は１水平単位区間である
   請求項１記載の固体撮像素子。
3. 上記タイミング制御部は、
   上記１水平単位区間を分割した各区間の先頭もしくは後尾を基準にタイミング信号を生成する
   請求項２記載の固体撮像素子。
4. 上記タイミング制御部は、
   上記分割区間の処理ステートを示すステート信号の切り替わりのたびに、カウント動作を初期値から行うカウンタと、
   各分割区間の情報および上記カウンタのカウント値に応じて上記分割区間ごとの上記ステート信号を生成して上記カウンタに出力するシーケンサ回路と、
   上記ステートごとに生成するタイミング信号の立ち上がり区間指定情報、立ち下がり区間指定情報、立ち上がり位置信号情報、および立ち下がり位置指定情報がそれぞれ設定されるレジスタと、
   上記ステート信号の切り替わりごとに上記レジスタの対応する設定情報を読み出し、これら情報およびカウンタ値に応じた、各ステートにおけるタイミング信号を生成する生成回路と、を含む
   請求項１記載の固体撮像素子。
5. 上記タイミング制御部は、
   上記分割区間の処理ステートを示すステート信号の切り替わりのたびに、カウント動作を初期値から行うカウンタと、
   各分割区間の情報および上記カウンタのカウント値に応じて上記分割区間ごとの上記ステート信号を生成して上記カウンタに出力するシーケンサ回路と、
   上記ステートごとに生成するタイミング信号の立ち上がり区間指定情報、立ち下がり区間指定情報、立ち上がり位置信号情報、および立ち下がり位置指定情報がそれぞれ設定されるレジスタと、
   上記ステート信号の切り替わりごとに上記レジスタの対応する設定情報を読み出し、これら情報およびカウンタ値に応じた、各ステートにおけるタイミング信号を生成する生成回路と、を含む
   請求項３記載の固体撮像素子。
6. 光電変換を行う複数の画素が行列状に配列された画素部と、
   上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
   上記画素信号読み出し部は、
   画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、
   上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、
   を含む固体撮像素子の駆動方法であって、
   あらかじめ決められた１処理区間を少なくとも、１回目読み出し区間と、上記比較器による１回目比較区間と、２回目読み出し区間と、上記比較器による２回目読み出し区間とに分割し、これら分割区間を固定で必要となる区間と、任意の区間幅を設定する区間とに分け、各分割区間の処理のタイミング信号を区間別にカウンタにてカウントして生成し、
   生成したタイミング信号により上記画素信号読み出し部の処理を駆動制御する
   固体撮像素子の駆動方法。
7. 上記処理区間は１水平単位区間である
   請求項６記載の固体撮像素子の駆動方法。
8. 上記１水平単位区間を分割した各区間の先頭もしくは後尾を基準にタイミング信号を生成する
   請求項７記載の固体撮像素子の駆動方法。
9. 固体撮像素子と、
   上記撮像素子に被写体像を結像する光学系と、を有し、
   上記固体撮像素子は、
   光電変換を行う複数の画素が行列状に配列された画素部と、
   上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、
   上記画素信号読み出し部の処理をタイミング信号により制御するタイミング制御部と、を有し、
   上記画素信号読み出し部は、
   画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、
   上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含み、
   上記タイミング制御部は、
   あらかじめ決められた１処理区間を少なくとも、１回目読み出し区間と、上記比較器による１回目比較区間と、２回目読み出し区間と、上記比較器による２回目読み出し区間とに分割し、これら分割区間を固定で必要となる区間と、任意の区間幅を設定する区間とに分け、各分割区間の処理のタイミング信号を区間別にカウンタにてカウントして生成する
   カメラシステム。

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