JPH05276023A

JPH05276023A - カウンタ回路内蔵のｉｃおよびワンチップマイクロコンピュータ

Info

Publication number: JPH05276023A
Application number: JP4356869A
Authority: JP
Inventors: Tomoji Marumoto; 共治丸本
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1992-01-07
Filing date: 1992-12-22
Publication date: 1993-10-22
Anticipated expiration: 2014-01-20
Also published as: US5333163A; JP2847604B2

Abstract

(57)【要約】【目的】カウンタ回路の実装レベルでのサイズの縮小を
実現する。【構成】目標値のビットデータをビット対応で記憶する
複数のフリップフロップのうちのあるフリップフロップ
のＱ出力およびＱバー出力のいずれか一方の出力とこの
一方の出力に対応する桁位置のカウンタの出力とを受け
る第１の論理素子とこの第１の論理素子の出力と前記Ｑ
出力および前記Ｑバー出力のいずれか他方の出力とを受
ける第２の論理素子とを備える不完全な一致検出回路が
前記複数のフリップフロップに対応する数設けられた一
致検出回路群により各桁のビットの一致を検出して目標
値とカウンタの値との一致を検出するカウンタ回路を内
蔵している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、カウンタ回路内蔵の
ＩＣおよびそのワンチップマイクロコンピュータに関
し、詳しくは、クロック等のカウント対象となる信号に
ついて、設定された目標値分数える都度、カウント終了
パルスを出力するカウンタ回路内蔵のＩＣにおいて、カ
ウンタ回路を構成する論理素子を低減することができ、
他の回路を多数集積化できるようなＩＣに関する。

【０００２】

【従来の技術】図５は、従来のカウンタ回路内蔵のＩＣ
に内蔵されるカウンタ回路１００を示している。カウン
タ回路１００は、設定された目標値分クロックや外部か
らの入力信号をカウントしてカウンタ終了のパルスを発
生する。１０は、そのレジスタであり、２０はカウン
タ、３０はカウント値一致検出回路、４０はカウント終
了パルスの発生を停止する停止回路である。

【０００３】レジスタ１０は、他の回路から目標値デー
タＧを受け、この目標値を記憶する。これによりカウン
トする目標値が設定される。カウンタ２０は、クロッ
ク、ＩＣ外部から入力される事象信号などのカウント対
象となる信号Ｆを受け、そのカウント値を＋１づつ増加
させ、初期化信号Ｅを受けてそのカウント値がクリアさ
れる。カウント値一致検出回路３０は、複数の１ビット
一致検出回路（以下一致検出回路）３１，３２とこれら
一致検出回路の検出信号がすべて発生しているか否かを
検出し、すべての検出信号が発生しているときにカウン
ト終了信号を発生する終了信号発生回路３３とを備えて
いる。

【０００４】一致検出回路３１，３２は、カウンタ２０
の桁対応に設けられ、通常、排他的論理和素子で構成さ
れている。各桁対応に設けられた排他的論理和素子があ
る桁のレジスタ１０のフリップフロップ１１からのＱ出
力側の出力信号Ａ（以下Ａ出力）と、カウンタ２０のそ
の桁に対応する１ビットの出力信号Ｂ（以下Ｂ出力）と
を受ける。そして、これらの排他的論理和をビット一致
検出信号Ｃ（以下一致信号Ｃ）として出力する。この一
致検出回路は、図では３１，３２のみを示し、他を省略
しているが、実際にはカウンタ２０又はレジスタ１０の
ビット数に相当する分設けられている。終了信号発生回
路３３は、通常、ＡＮＤゲートにより構成される。図で
は、負論理入力のＡＮＤゲート３３が用いられていて、
全ての桁の一致信号Ｃが揃って出力されたときにカウン
ト終了パルスＤを出力する。

【０００５】停止回路４０は、この例では遅延回路４１
で構成され、カウント終了パルスＤを受け、この信号の
出力開始から一定時間経過後に初期化信号Ｅを出力す
る。初期化信号Ｅが出力されると、カウンタ２０のカウ
ント値が初期化されて、カウント値がレジスタ１０の保
持する目標値と一致しなくなる。そこで、ＡＮＤゲート
３３の出力が停止する。これにより、遅延回路４１の遅
延時間よりカウント終了パルスＤのパルス幅が決定され
る。カウント値が初期化されたカウンタ２０は、再びレ
ジスタ１０の保持する目標値を目指して信号Ｆのカウン
トをする。そして、前記のような動作を繰り返す。この
ことで、カウント対象の信号Ｆが目標値数分発生するご
とにカウント終了パルスＤが発生する。このようなカウ
ンタ回路は、ＩＣに内蔵され、分周回路やタイマ等とし
て利用される。

【０００６】

【発明が解決しようとする課題】通常、一致検出回路
は、排他的論理和素子３１，３２等により構成される
が、これは、排他的論理和素子３１として図５の破線枠
で示すように、単一素子で構成されるものではない。こ
れは、通常、Ａ出力，Ｂ出力の２入力を受けるＮＯＲ素
子３１ｃ、Ａ出力，Ｂ出力の２入力を受けるＡＮＤ素子
３１ｂ、これらの出力を入力として受けて一致信号Ｃを
出力するＮＯＲ素子の３論理素子で構成される。この排
他的論理和素子３１を、例えば、ＣＭＯＳで実現すると
１０個のトランジスタが必要である。これは、数個のト
ランジスタで実現できるＡＮＤ素子やＯＲ素子等に較べ
るとかなり使用されるトランジスタが多い。

【０００７】しかも、この種のカウンタ回路では、一致
検出回路が目標値の桁数分は必要である。そのため従来
のこの種のカウンタ回路１００の一致検出回路３０は、
その分、チップ上で占有する面積が多い。占有面積が多
いと、これ以外の多くの回路を１つのＩＣに集積化する
場合に１チップとして同時に集積化できない回路が発生
する。この発明の目的は、集積化した際にカウンタ回路
のチップ上の占有面積を小さくできるカウンタ回路内蔵
のＩＣを提供することにある。この発明の他の目的は、
より多くの他の回路を集積化することができるカウンタ
回路内蔵のＩＣを提供することにある。このような目的
を達成するこの発明のカウンタ回路内蔵のＩＣの特徴
は、ＩＣに内蔵されるカウンタ回路として次のような構
成を有する。この発明の目的は、集積化した際にカウン
タ回路のチップ上の占有面積を小さくできるカウンタ回
路内蔵のワンチップマイクロコンピュータを提供するこ
とにある。

【０００８】

【課題を解決するための手段】このような目的を達成す
るこの発明のカウンタ回路内蔵ＩＣの構成は、カウント
の対象とされる信号であるカウント対象信号を所定数カ
ウントするごとに、カウント終了パルスを発生するため
に、目標値のビットデータがパラレルに設定される複数
のフリップフロップを有するレジスタと、初期化信号を
受け、カウント値のビットデータをオール“０”に初期
化して前記カウント対象となる信号を受けてカウント値
がインクリメントされ、あるいはオール“１”に初期化
しカウント対象となる信号を受けてカウント値がデクリ
メントされるカウンタと、前記複数のフリップフロップ
のうちのあるフリップフロップのＱ出力およびＱバー出
力のいずれか一方の出力とこの一方の出力の桁位置に対
応する桁位置の前記カウンタの出力とを受ける第１の論
理素子とこの第１の論理素子の出力と前記Ｑ出力および
前記Ｑバー出力のいずれか他方の出力とを受ける第２の
論理素子からなり、この第２の論理素子の出力が一致検
出信号にされる一致検出回路であって前記複数のフリッ
プフロップに対応する複数の一致検出回路と、前記複数
の一致検出回路すべて前記一致検出信号を受け、これら
一致検出信号がすべて発生したときに前記カウンタのカ
ウントが終了したことを示すカウントカウント終了信号
を発生するカウントカウント終了信号発生回路、そし
て、前記カウント終了信号を受けて所定の時間後に前記
初期化信号を前記カウンタに出力する初期化信号発生回
路とを備えている。

【０００９】

【作用】このような構成のカウンタ回路は、一致検出回
路が２論理素子から構成され、従来よりも１論理素子分
だけ少ない。そこで、これを多数必要とするカウンタ回
路を内蔵するＩＣにあっては、それの占有エリアがそれ
だけ少なくて済む。その結果、同時に集積化する他の回
路のエリアを大きく採ることができる。前記の２論理素
子構成の一致検出回路でこのカウンタ回路が有効に動作
することを、以下、アップカウンタの場合とダウンカウ
ンタの場合に分けて説明する。一致検出回路は、２論理
素子で構成されるので、第１の入力と第２の入力とが
“１”、“１”のときに２入力の一致検出し、“０”，
“０”のときに２入力の一致を検出するばかりではな
く、論理素子の組合せ方で“０”，“１”および
“１”，“０”のいずれかのときにも２入力の一致を検
出する。この点で、ここでの一致検出回路は、正確な意
味での一致検出回路ではない。不完全な一致検出回路で
ある。

【００１０】このような回路をアップカウンタの回路と
して使用する場合には、カウンタ側が“０”で目標値側
が“１”で一致信号が発生しないような２論理素子の一
致検出回路を採用すればよい。言い換えれば、カウンタ
側の値が“０”で目標値側の値が“０”のときと、カウ
ンタ側が“１”で目標値側が“０”で一致信号が発生す
るような不完全な一致検出回路を使用する。

【００１１】目標値は、その値が“０”でない限り、ビ
ット“１”のうちの一番上の桁ビット（ＵＳＢ）は
“１”である。アップカウンタの回路では、カウンタ側
は、オールビット“０”からスタートして小さい値から
目標値に一致するようにカウント値が変化する。目標値
のＵＳＢに対応するカウンタのビットは最初“０”であ
る。これが“１”になるまで桁全体での一致信号は発生
しない。前記の条件の一致検出回路は、目標値側の桁の
ビットが“０”であるところの一致信号は常に出力され
ている。しかし、アップカウンタでは、低い値のカウン
ト値が目標値までアップしてその過程で双方の桁のビッ
トの一致を検出するので、目標値側のある桁が“０”の
ときには、カウンタの桁が“０”となる、“０”，
“０”の検出が先になる。そこで、カウント値が目標値
を越えない限りは、目標値のある桁の“０”に対して目
標値“０”，カウンタ側“１”の検出は後になる。ま
た、目標値の各桁が“１”であるビットについてそれら
のすべて一致したときにこの一致検出回路では、桁全体
の一致信号がすべて出揃う。これは、ＵＳＢ以外の目標
値の桁の“１”がカウンタのこれに対応する桁の“１”
と一致し、その後、目標値のＵＳＢの桁の“１”に対し
て、これに対応するカウンタの桁が“１”になったとき
である。前記のように、カウンタの値が目標値より小さ
いときには“０”、“０”の一致が優先することから、
全桁の一致信号が発生したときには、カウント値と目標
値は等しくなる。そして、このときにすべての桁の一致
信号Ｃが出揃い、カウント終了信号発生回路からカウン
ト終了信号が出力される。

【００１２】ダウンカウンタで使用する場合には、前記
の“１”、“０”の関係が逆になる。すなわち、カウン
タ側が“１”で目標値側が“０”で一致信号が発生しな
いような一致検出回路にすればよい。言い換えれば、カ
ウンタ側の値が“１”で目標値側の値が“１”のとき
と、カウンタ側が“０”で目標値側が“１”で一致信号
が発生するような不完全な一致検出回路を使用する。

【００１３】前記したのように目標値のビット“１”の
うちの一番上の桁のビット（ＵＳＢ）は“１”であり、
その上の桁は“０”である。ダウンカウンタでは、カウ
ンタ側は、オールビット“１”からスタートして大きい
値から目標値に一致するようにカウント値が変化する。
目標値のＵＳＢの次に上の桁に対応するカウンタ側の桁
は、最初“１”であり、これが“０”になり、さらに、
目標値の最下位桁（ＬＳＢ）側により近い桁に“０”が
ある場合には、それに対応するカウンタ側の桁が“０”
になるまでは桁全体での一致信号は発生しない。

【００１４】前記の条件の一致検出回路は、目標値側の
桁のビットが“１”であるところの一致信号は常に出力
されている。そして、ダウンカウンタでは、高い値のカ
ウント値が目標値までダウンしてその過程で双方の桁の
ビットの一致を検出するので、目標値側のある桁が
“１”のときには、カウンタの桁が“１”となる、
“１”，“１”の検出が先になる。そこで、カウント値
が目標値を以下にならない限りは、目標値のある桁の
“１”に対して目標値“１”，カウント値“０”の検出
は後になる。その結果、目標値の各桁が“０”のビット
がすべて一致したときに桁全体の一致信号がすべて出揃
う。これは、目標値のＵＳＢの上の桁の“０”がカウン
タのこれに対応する桁の“０”と一致し、その後、目標
値のＵＳＢより低い桁の“０”が順次低い桁まで一致し
たときである。前記のように、カウンタの値が目標値よ
り大きいときには“１”、“１”の一致が優先すること
から、全桁の一致信号が発生したときには、カウント値
と目標値に等しくなる。そして、このときにすべての桁
の一致信号Ｃが出揃い、カウント終了信号発生回路から
カウント終了信号が出力される。

【００１５】このようなことから単純にインクリメント
して目標値までカウントアップするカウンタ、あるいは
単純にデクリメントトして目標値までカウントダウンす
るカウンタでは、一致検出回路を２素子の回路とし、そ
れを構成するトランジスタの数を低減することができ
る。

【００１６】このように、この発明の構成のカウンタ回
路内蔵のＩＣにあっては、回路のカウント特性を利用し
て一致検出回路を３論理素子ではなく、２論理素子で済
む構成とする。これにより、カウンタ回路の実装レベル
でのサイズが縮小され、この回路についてのＩＣの占有
面積を少なくできる。その結果、カウンタ回路内蔵のＩ
Ｃにおける他の回路の集積度を向上させることができ
る。

【００１７】

【実施例】図１において、１０はレジスタ、２０はカウ
ンタ、１３０は一致検出回路、４０は停止回路であり、
これらは、一致検出回路１３０を除き、図５に示すもの
と同じである。レジスタ１０は、目標値設定信号Ｇ（ビ
ットデータ）を受け、このデータのビット位置（桁）対
応に設けられたフリップフロップ１１〜１２に各ビット
を記憶する。なお、フリップフロップ１１〜１２の各フ
リップフロップのＱの反転信号であるＱバー出力側（＊
Ａ出力）を符号＊Ａで示す。また、フリップフロップに
おけるＱ，Ｑバー出力は、配線により同時にＩＣ化する
他の回路に自由に送出できる。カウンタ２０は、この例
ではアップカウンタである。その動作は先に説明した通
りである。

【００１８】一致検出回路１３０は、一致検出回路１３
１〜１３２と、すべての桁の一致信号Ｃの発生を検出す
る終了信号発生回路３３とを有する。これは、前述した
一致検出回路３０と同様に、レジスタ１０が保持する目
標値と、カウンタ２０が保持するカウント値とを各桁対
応に比較して各桁のビットがすべて一致したときにカウ
ント終了パルスＤを発生する。

【００１９】一致検出回路１３１〜１３２は、それぞれ
レジスタ１０とカウンタ２０の対応する各桁のビットの
一致を検出する。一致検出回路１３１を代表にその詳細
な構成を図１の点線枠の内部に示す。これに示されるよ
うに、Ａ出力，Ｂ出力の２入力を受けるＡＮＤ素子３１
ｂと、この素子３１ｂの出力とフリップフロップ１１か
らのＱバー出力である＊Ａとを入力に受けて一致信号Ｃ
を発生するＮＯＲ素子３１ａの２論理素子からなる。な
お、説明を簡単にするために、図では、負論理入力のＡ
ＮＤ素子３３側の入力側に設けられた負論理入力の記号
（○）をＮＯＲ素子３１ａの出力側に移し、負論理入力
のＡＮＤゲート３３を正論理ＡＮＤゲート３３として扱
い、このＡＮＤゲート３３の入力信号を一致信号Ｃ（正
論理有意）とする。また、ＩＣ内での＊Ａ出力の使用は
配線だけで済み、ほかに特別な回路や手立てを必要とし
ない。これにより従来より１論理素子分の削減が図れ
る。この一致検出回路は、例えばＣＭＯＳでは６トラン
ジスタで構成することができる。従来では１０トランジ
スタを必要としていたので、結果として、一致検出回路
１つで、前記の差の４トランジスタ分だけ他の回路を多
く集積化できる。

【００２０】ＡＮＤ素子３１ｂは、レジスタ１０のフリ
ップフロップ１１からのＡ出力とカウンタ２０からの対
応するＢ出力とを受けて、Ａ出力が“０”の場合は、そ
の出力が常に“０”となる。その結果、ＮＯＲ素子３１
ａの入力側は、常に“０”，“１”となるので、その出
力が“０”になる。そして、これの否定が一致検出回路
１３１の出力となる。その結果、“１”の一致信号Ｃが
出力される。Ａ出力が“１”の場合には、ＡＮＤ素子３
１ｂは、カウンタ側のＢ出力が“１”のときにその出力
が“１”となる。＊Ａ出力が“０”であるのでＮＯＲ素
子３１ａの入力側が常に“１”，“０”となる。したが
って、ＮＯＲ素子３１ａの出力は“０”になり、これの
否定が一致検出回路１３１の出力となる。その結果、
“１”の一致信号Ｃが出力される。

【００２１】一方、Ａ出力が“１”の場合で、カウンタ
側のＢ出力が“０”のときには、ＡＮＤ素子３１ｂは、
その出力が“０”となる。＊Ａ出力が“０”であるので
ＮＯＲ素子３１ａの入力側が常に“０”，“０”とな
る。したがって、ＮＯＲ素子３１ａの出力は“１”にな
り、これの否定が“０”になる。その結果、一致信号Ｃ
が“０”になり、一致検出回路１３１の出力は発生しな
い。

【００２２】以上のことから、Ａ出力が“０”の場合、
言い換えれば、目標値のある桁のビットが“０”のとき
には、常に一致検出回路１３１の出力が“１”になる。
そこで、カウンタ２０側のＢ出力が“０”から“１”に
なってこれら出力が不一致であっても一致信号Ｃが発生
する。しかし、発明のサマリの項で述べた理由によりＡ
出力が“０”の場合に一致検出回路１３１の出力が
“１”になっていても問題は生じない。目標値とカウン
ト値とが一致したときにその一致が検出され、一致検出
回路の出力であるカウント終了パルスＤが出力される。

【００２３】一致検出回路は、図では１３１，１３２の
みを示し、他の同様な回路を省略しているが、実際には
カウンタ２０のカウント対象となる最大桁数又はレジス
タ１０にセットされる目標値の最大桁数に対応する分だ
け設けられている。そして、全ての１ビット一致信号Ｃ
が揃って出力されたときに、ＡＮＤゲート３３によって
カウント終了パルスＤが立ち上げられる。

【００２４】なお、このように一致検出回路は、局所的
に見れば正確な一致状態を検出するものではないが、カ
ウント値が目標値より小さいときには全ビットの一致信
号が出力されないこと。しかも、目標値に達したカウン
ト値は、停止回路４０の初期化信号Ｅにより“０”に戻
ることから目標値以上の値をカウント２０のカウント値
は採らない。そこで、カウント値をインクリメントする
構成のカウンタ回路にとってはこのような不完全な一致
回路で十分に動作する。

【００２５】カウンタ２０は、カウント終了パルスＤの
出力開始から一定時間経過したタイミングで遅延回路４
１から初期化信号Ｅが出力されて、カウント値が初期化
されて“０”に戻される。これにより、カウンタ２０の
カウント値がレジスタ１０の保持する目標値と一致しな
くなるので、ＡＮＤゲート３３の出力は停止する。そし
て、カウント値が初期化されたカウンタ２０は、再びレ
ジスタ１０の保持する目標値目指してカウントを続け
る。

【００２６】次に、ダウンカウントをするダウンカウン
タの場合について、図２に従って説明する。図２（ａ）
は、図１の一致検出回路１３１〜１３２に代えて一致検
出回路１３３〜１３４を用いたものである。その他の回
路は、図１と同じであるので、図では回路全体を示して
いない。ダウンカウンタの場合には、カウンタ２０にお
けるカウント値は、必ず全ビット“１”から始められて
減少する。すなわち、初期化信号Ｅを受けて、カウント
値がオール“１”になる。

【００２７】そこで、一致検出回路１３３〜１３４で
は、図１の一致検出回路とは“０”と“１”とが反転し
ていて、目標値のある桁のビットが“１”の場合には常
に一致信号Ｃが出力される。また、目標値のある桁のビ
ットが“０”の場合にはカウンタのその桁に対応するＢ
出力が“０”になった時に一致信号が出力される。一致
検出回路１３３を代表として一致検出回路を説明する
と、この回路は、Ａ出力，Ｂ出力の２入力を受けるＯＲ
素子３３ｂと、この素子３３ｂの出力とフリップフロッ
プ１１からの＊Ａ出力とを入力に受けて一致信号Ｃを発
生するＮＡＮＤ素子３３ａの２論理素子からなる。な
お、３３は、負論理のＡＮＤゲートから正論理のＡＮＤ
ゲートに替わっている。

【００２８】ここで、Ａ出力が“１”の場合には、ＯＲ
素子３３ｂの出力はＢ出力の値に拘らず“１”の出力を
発生し、＊Ａ出力が“０”であるので、ＮＡＮＤ素子３
３ａの出力は“１”になる。そこで、一致検出回路１３
３（一致検出回路の説明を１３３を代表として説明す
る）の出力は常に“１”になる。一方、Ａ出力が“０”
の場合には、ＯＲ素子３３ｂの出力はＢ出力が“０”の
場合にのみ、“０”を発生する。このとき、＊Ａ出力が
“１”であるので、ＮＡＮＤ素子３３ａの出力は“１”
になる。その結果、一致検出回路１３３の出力は“１”
になる。また、Ａ出力が“０”の場合で、カウンタ側の
Ｂ出力が“１”のときには、ＯＲ素子３３ｂは、その出
力が“１”になる。＊Ａ出力が“１”であるのでＮＡＮ
Ｄ素子３３ａの入力側が常に“１”，“１”となる。し
たがって、ＮＡＮＤ素子３３ａの出力は“０”になる。
その結果、一致信号Ｃが“０”になり、一致検出回路１
３３の出力は発生しない。

【００２９】以上のことから、Ａ出力が“１”の場合、
言い換えれば、目標値のある桁のビットが“１”のとき
には、常に一致検出回路１３３の出力が“１”になる。
そこで、カウンタ２０側のＢ出力が“１”から“０”に
なってこれら出力が不一致であっても一致信号Ｃが発生
する。しかし、発明のサマリの項で述べた理由によりＡ
出力が“１”の場合に一致検出回路１３３の出力が
“１”になっていても問題は生じない。目標値とカウン
ト値とが一致したときにその一致が検出され、一致検出
回路の出力であるカウント終了パルスＤが出力される。

【００３０】カウント終了パルスＤが出力されると、こ
れに応じて停止回路４０から初期化信号Ｅが発生してカ
ウント値が全ビット“１”に戻される。このようにカウ
ンタ２０におけるカウント値は、必ず全ビット“１”か
ら始められて目標値に至った後、再び全ビット“１”か
ら繰り返される。ダウンカウントの場合、カウンタ２０
のカウント値が目標値より小さくなる場合は有り得な
い。そこで、このような不完全な一致回路をダウンカウ
ントの場合でも使用することができる。

【００３１】ところで、カウンタ２０は、フリップフロ
ップで構成されるとが多い。そこで、カウンタ２０から
は、配線によってＢ出力と、＊Ｂ出力（Ｂ出力の反転信
号）を取り出すことができる。図２（ｂ）は、＊Ｂ出力
を取出し、図１の一致検出回路１３１の入力信号の論理
値を反転させて入力する回路であり、これをダウンカウ
ンタとして利用したものである。その説明は、図１の実
施例の論理を反転させればよいので割愛する。同様に、
＊Ｂ出力を取出し、図２（ａ）の一致検出回路１３３の
入力信号の論理値を反転させて入力する回路も可能であ
り、それをアップカウンタとして利用することもでき
る。

【００３２】図３は、図１のカウンタ回路を内蔵する１
チップマイクロコンピュータである。図で、５０は、マ
イクロプロセッサ（ＭＰＵ）、５１はトグルタイプのフ
リップフロップである。マイクロプロセッサ５０は、こ
こでは目標値設定信号Ｇを介してレジスタ１０に目標値
を設定する。フリップフロップ５１は、カウント終了パ
ルスＤを受けるごとにその出力Ｈａを反転する。

【００３３】また、カウンタ２０は、図１に示すもので
あり、アプカウンタであるが、ダウンカウンタであって
もよい。このカウンタ回路は、分周回路として機能する
ものである。そのために、カウント対象となる信号Ｆａ
には、基本クロックが割り当てられている。これを目標
値に従って分周し、その度、カウント終了パルスＤをフ
リップフロップ５１へ出力する。停止回路４０は、基本
クロック（信号Ｆａ）を利用して初期化信号Ｅを発生す
るものであり、半クロックの幅を持つカウント終了パル
スＤを発生させる。

【００３４】このような回路構成では、カウント終了パ
ルスＤを受けて出力Ｈａが反転するので、出力Ｈａは、
クロックの信号Ｆａに対して目標値に応じた幅で分周さ
れた信号になる。この例のＩＣは、プログラマブルな分
周クロック発生回路を備えた１チップマイクロコンピュ
ータに適用され、例えば、ＦＤＤの制御等に利用され
る。この場合、カウンタ回路以外の他の回路の集積エリ
アが増加する。

【００３５】図４は、カウンタ回路を内蔵する他の１チ
ップマイクロコンピュータである。５２はセット・リセ
ットタイプのフリップフロップ、５３は割り込み制御回
路である。マイクロプロセッサ５０は、ここでは、目標
値設定信号Ｇを介してレジスタ１０に目標値を設定する
とともに、割り込み制御回路５３からの割り込み要求を
受ける。フリップフロップ５２は、カウント終了パルス
Ｄを受けるごとに出力Ｈｂがセットされて保持される。
そして、割り込み制御回路５３からの制御を受けてリセ
ットされ、出力Ｈｂの発生が停止する。

【００３６】割り込み制御回路５３は、割り込み要求で
ある信号Ｈｂを受けると、マイクロプロセッサ５０にそ
れを伝える。マイクロプロセッサがその要求を受け付け
るとフリップフロップ５２をリセットする。これによ
り、カウント終了パルスＤが１パルス発生する度にマイ
クロプロセッサ５０に割り込みがかかる。

【００３７】このような場合のカウンタ回路は、例え
ば、外部事象の計数回路として機能する。そのために、
カウント対象の信号Ｆｂには外部事象の検出信号が割り
当てられる。それを目標値まで計数し、計数終了の度に
カウント終了パルスＤをフリップフロップ５２へ出力す
る。なお、ここでの停止回路４０は、フリップフロップ
５２の出力Ｈｂを利用して初期化信号Ｅを発生してい
る。したがって、カウント終了パルスＤは、フリップフ
ロップ５２の動作が終了するまでの幅を持つ。

【００３７】

【発明の効果】以上の説明から理解できるように、この
発明の構成のカウンタ回路内蔵ＩＣおよびマイクロコン
ピュータにあっては、回路の特性を利用して１ビット一
致検出回路に３論理素子ではなく２論理素子で済む構成
を実現した。これにより、カウンタ回路の実装レベルで
のサイズが縮小されてＩＣのチップ面積が少なくて済む
ことになる。その結果、カウンタ回路内蔵ＩＣにおける
集積度が向上するという効果がある。

【図面の簡単な説明】

【図１】図１は、この発明のカウンタ回路内蔵のＩＣを
アップカウントするカウンタ回路に適用した場合のカウ
ンタ回路を中心とした回路の一実施例のブロック図であ
る。

【図２】図２（ａ）は、この発明のカウンタ回路内蔵の
ＩＣをダウンカウントするカウンタ回路に適用した場合
のカウンタ回路を中心とした回路の一実施例のブロック
図、図２（ｂ）は、その一致検出回路の他の具体例のブ
ロック図である。

【図３】図３は、この発明のカウンタ回路内蔵ＩＣを１
チップマイクロコンピュータにした一実施例のブロック
図である。

【図４】図４は、この発明のカウンタ回路内蔵ＩＣを１
チップマイクロコンピュータにした他の実施例のブロッ
ク図である。

【図５】図５は、従来のカウンタ回路内蔵ＩＣのカウン
タ回路を中心としたブロック図である。

【符号の説明】

１０レジスタ１１，１２フリップフロップ２０カウンタ３０一致検出回路３１，３２１ビット一致検出回路３３ＡＮＤゲート４０カウント終了パルス停止回路４１遅延回路５０マイクロプロセッサ（ＭＰＵ）５１，５２フリップフロップ１３０一致検出回路１３１，１３２，１３３，１３４１ビット一致検出回
路

Claims

【特許請求の範囲】

【請求項１】カウント対象となる信号を受け、この信号
を受けるごとにカウント値をインクリメントあるいはデ
クリメントして目標値までカウントし、カウント値が初
期化されるカウンタ回路を内蔵するＩＣにおいて、前記目標値のビットデータがパラレルに設定される複数
のフリップフロップを有するレジスタと、初期化信号を受け、カウント値のビットデータをオール
“０”に初期化して前記カウント対象となる信号を受け
てカウント値がインクリメントされ、あるいはオール
“１”に初期化しカウント対象となる信号を受けてカウ
ント値がデクリメントされるカウンタと、前記複数のフリップフロップのうちのあるフリップフロ
ップのＱ出力およびその反転側の出力のいずれか一方の
出力とこの一方の出力の桁位置に対応する桁位置の前記
カウンタの出力とを受ける第１の論理素子とこの第１の
論理素子の出力と前記Ｑ出力および前記その反転側の出
力のいずれか他方の出力とを受ける第２の論理素子から
なり、この第２の論理素子の出力が一致検出信号にされ
る一致検出回路であって前記複数のフリップフロップに
対応する複数の一致検出回路と、前記複数の一致検出回路すべて前記一致検出信号を受
け、これら一致検出信号がすべて発生したときに前記カ
ウンタのカウントが終了したことを示すカウントカウン
ト終了信号を発生するカウントカウント終了信号発生回
路と、そして、前記カウント終了信号を受けて所定の時間後に前記初期
化信号を前記カウンタに出力する初期化信号発生回路と
を備えるカウンタ回路内蔵のＩＣ。
【請求項２】前記第１の論理素子と前記第２の論理素子
の組合せが、前記フリップフロップの一方の出力とこの
出力に対応する桁の前記カウンタの出力とが“０”、
“０”のときと、“１”，“１”のときに前記一致検出
信号を発生し、さらに、アップカウンタとして使用され
るときには、前記フリップフロップの一方の出力が
“０”でそれに対応する桁の前記カウンタの出力目が
“１”のときに前記一致検出信号が発生するものであ
り、ダウンカウンタとして使用されるときには、前記フ
リップフロップの一方の出力が“１”でそれに対応する
桁の前記カウンタの出力目が“０”のときに前記一致検
出信号が発生するものである請求項１記載のカウンタ回
路内蔵のＩＣ。
【請求項３】カウント対象となる信号を受け、この信号
を受けるごとにカウント値をインクリメントあるいはデ
クリメントして目標値までカウントし、カウント値が初
期化されるカウンタ回路を内蔵するワンチップマイクロ
コンピュータにおいて、前記目標値のビットデータがパラレルに設定される複数
のフリップフロップを有するレジスタと、初期化信号を受け、カウント値のビットデータをオール
“０”に初期化して前記カウント対象となる信号を受け
てカウント値がインクリメントされ、あるいはオール
“１”に初期化しカウント対象となる信号を受けてカウ
ント値がデクリメントされるカウンタと、前記複数のフリップフロップのうちのあるフリップフロ
ップのＱ出力およびその反転側の出力のいずれか一方の
出力とこの一方の出力の桁位置に対応する桁位置の前記
カウンタの出力とを受ける第１の論理素子とこの第１の
論理素子の出力と前記Ｑ出力および前記その反転側の出
力のいずれか他方の出力とを受ける第２の論理素子から
なり、この第２の論理素子の出力が一致検出信号にされ
る一致検出回路であって前記複数のフリップフロップに
対応する複数の一致検出回路と、前記複数の一致検出回路すべて前記一致検出信号を受
け、これら一致検出信号がすべて発生したときに前記カ
ウンタのカウントが終了したことを示すカウントカウン
ト終了信号を発生するカウントカウント終了信号発生回
路と、そして、前記カウント終了信号を受けて所定の時間後に前記初期
化信号を前記カウンタに出力する初期化信号発生回路と
を備えるワンチップマイクロコンピュータ。