JP2009105334A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】複数の半導体装置を安定して積層するための半導体装置及びその製造方法の提供
【解決手段】本発明は、半導体チップ３０と、半導体チップ３０と電気的に接続され、上面または下面の少なくとも一方に凹部１２が設けられたリードフレーム１０と、半導体チップ３０及びリードフレーム１０を封止し、凹部１２の上方向に開口部２２が設けられた樹脂部２０と、を具備することを特徴とする半導体装置１００である。開口部２２から凹部１２に導電性ピン（不図示）を差し込むことで、複数の半導体装置を機械的及び電気的に接続することができる。
【選択図】図６

Description

本発明は、特に複数の半導体装置を積層するための半導体装置及びその製造方法に関する。
近年、電子機器の小型化、高機能化に伴い、半導体装置の実装密度を高めるための技術が多数開発されている。このような技術として、チップ・オン・チップ型の半導体装置や、パッケージ・オン・パッケージ型の半導体装置がある。
図１は従来例に係るチップ・オン・チップ型の半導体装置の断面図である。中継基板８４の上面に、上面に回路の形成された半導体チップ８０が、接着剤８２を介して積層されている。半導体チップ８０の上面に設けられた外部電極（不図示）と中継基板８４上の接続端子（不図示）は、ワイヤ８６により電気的に接続されている。中継基板８４の下面には、外部と電気的な接続を行うための半田ボール８８が設けられている。中継基板８４の上面には、半導体チップ８０及びワイヤ８６を封止する樹脂部８９が設けられている。この構成によれば、１つのパッケージ内に複数の半導体チップ８０を設けることができるため、半導体装置の実装密度を高めることができる。
図２は従来例に係るパッケージ・オン・パッケージ型の半導体装置の断面図である。図１と共通の構成については同一の番号を付し、説明を省略する。第１の半導体パッケージ９０及び第２の半導体パッケージ９２は、それぞれ半導体チップ８０、接着剤８２、中継基板８４ａ及び８４ｂ、ワイヤ８６、並びに樹脂部８９を有する。第１の半導体パッケージ９０における中継基板８４ａの下面に設けられた第１の半田ボール９４は、第２の半導体パッケージ９２における中継基板８４ｂの上面に接合されている。第２の半導体パッケージ９２における中継基板８４ｂの下面には、外部と電気的な接続を行うための第２の半田ボール９６が設けられている。この構成によれば、複数の半導体パッケージを縦方向に積層することができるため、半導体装置の実装密度を高めることができる。
特許文献１の図２０には、リードフレームに貫通電極を設け、その貫通電極の先端に設けられた半田ボールにより、複数の半導体パッケージを積層した半導体装置が示されている。特許文献２には、クランプ片を用いた電子部品の配線回路体への実装方法が示されている。特許文献３には、電子部品と配線とをコネクタピンを用いて電気的に接合した半導体装置が示されている。
国際公開第９９／５６３１３号パンフレット 特表２０００−５１０９９３号公報 特開２００３−１５１７１４号公報
電子機器の小型化、高機能化のため、半導体装置の実装密度を高めることが従来からの課題としてある。
チップ・オン・チップ型の半導体装置では、複数の半導体チップを１つの半導体パッケージに実装している。このため、実装された半導体チップのうち１つが不良品であった場合、一緒に実装された良品の半導体チップも廃棄しなくてはならないため、実装工程における歩止まりの向上が難しく、コストが高くなるという課題がある。さらに、高密度化のために半導体チップを薄くしなくてはならないため、実装工程で不良品が発生しやすいという課題がある。
パッケージ・オン・パッケージ型の半導体装置では、半導体チップをパッケージングした後に機械的特性試験及び電気的特性試験を行い、良品の半導体パッケージのみを積層している。さらに、半導体チップが樹脂部により外部の衝撃から保護される。このため、チップ・オン・チップ型の半導体装置に比べ実装工程の歩止まりは高い。しかし、従来例２に係るパッケージ・オン・パッケージ型の半導体装置では、第１の半導体パッケージ９０を第２の半導体パッケージ９２に、第１の半田ボール９４を溶融後固化することで機械的、電気的に接続している。このため、半田ボール９４を溶融する際の熱により第２の半導体パッケージ９２が変形し、第１半導体パッケージ９０とうまく接合できない場合がある。パッケージ・オン・パッケージ型の半導体装置では、積層される半導体パッケージの数が多くなるほど熱変形による歩止まりの低下が生じやすくなるため、半導体装置の実装密度を高めることが難しいという課題がある。
本発明は上記課題に鑑みなされたものであり、複数の半導体装置を安定して積層することにより、実装密度を高めた半導体装置を提供することを目的とする。
本発明は、半導体チップと、上記半導体チップと電気的に接続され、上面または下面の少なくとも一方に凹部が設けられたリードフレームと、上記半導体チップ及び上記リードフレームを封止し、前記凹部の上方向に開口部が設けられた樹脂部と、を具備することを特徴とする半導体装置である。本発明によれば、樹脂部に設けられた開口部からリードフレームに設けられた凹部に導電性ピンを差し込むことにより、複数の半導体装置を機械的及び電気的に接続することができる。これにより、複数の半導体装置を安定して積層することができ、半導体装置の実装密度を高めることができる。
上記構成において、前記凹部は、前記リードフレームの上面に設けられている構成とすることができる。
上記構成において、前記凹部は、前記リードフレームの下面に設けられている構成とすることができる。この構成によれば、樹脂部を形成する工程において、凹部に樹脂が流れ込むことを抑制することができる。
上記構成において、前記凹部の一部に、前記リードフレームを貫通する穴が設けられている構成とすることができる。この構成によれば、リードフレームに導電性ピンを容易に貫通させることができる。
上記構成において、前記半導体チップの下面は前記樹脂部から露出している構成とすることができる。
上記構成において、前記半導体チップの下面は絶縁性樹脂で覆われており、前記絶縁性樹脂の下面は前記樹脂部から露出している構成とすることができる。
上記構成において、前記半導体チップの下面は絶縁性樹脂で覆われており、前記絶縁性樹脂の下面は金属板で覆われており、前記金属板の下面は前記樹脂部から露出している構成とすることができる。
上記構成において、前記樹脂部は、前記リードフレームの上面及び下面に形成され、前記凹部の上下方向に開口部が設けられている構成とすることができる。
本発明は、前記半導体装置が複数積層され、前記複数の半導体装置における、前記リードフレームに設けられた前記凹部及び前記樹脂部に設けられた前記開口部を貫通し、前記複数の半導体装置を電気的に接続する導電性ピンを具備することを特徴とする半導体装置である。本発明によれば、複数の半導体装置を導電性ピンにより機械的及び電気的に接続することができる。これにより、複数の半導体装置を安定して積層することができ、半導体装置の実装密度を高めることができる。
上記構成において、前記導電性ピンの先端に半田ボールが設けられている構成とすることができる。
本発明は、前記半導体装置が実装された中継基板と、前記中継基板における、前記半導体装置が実装された面と反対側の面に設けられた外部接続端子と、前記半導体装置と前記外部接続端子とを電気的に接続する再配線層と、を具備することを特徴とする半導体装置である。本発明によれば、前記半導体装置が実装される実装部の接続端子の位置に合わせて、外部接続端子を設けることができるため、前記半導体装置を任意の実装部に実装することができる。
本発明は、リードフレームの上面または下面に凹部を形成する工程と、前記リードフレーム及び半導体チップを電気的に接続する工程と、前記凹部の上方向に開口部が形成されるように、前記リードフレーム及び前記半導体チップを封止する樹脂部を形成する工程と、を有することを特徴とする半導体装置の製造方法である。
本発明は、前記半導体装置を複数積層する工程と、前記複数の半導体装置における、前記リードフレームに設けられた前記凹部及び前記樹脂部に設けられた前記開口部を導電性ピンにより貫通し、前記複数の半導体装置を機械的及び電気的に接続する工程と、を有することを特徴とする半導体装置の製造方法である。
本発明によれば、樹脂部に設けられた開口部からリードフレームに設けられた凹部に導電性ピンを差し込むことにより、複数の半導体装置を機械的及び電気的に接続することができる。これにより、複数の半導体装置を安定して積層することができ、半導体装置の実装密度を高めることができる。
以下、図面を用い本発明に係る実施例について説明する。
図３から図５を用い、実施例１に係る半導体装置１００の製造方法について説明する。図３（ａ）を参照に、例えば銅またはステンレスを主材料とするリードフレーム１０の上面を、ハーフエッチングすることにより凹部１２を形成する。リードフレーム１０の厚さは１００μｍ〜２００μｍであることが望ましく、ハーフエッチング後の凹部１２におけるリードフレーム１０の厚さは５０μｍ以下であることが望ましい。
図３（ｂ）を参照に、リードフレーム１０の下面に、リードフレーム１０を固定するための接着剤付きのテープ５０を貼り付ける。テープ５０の材質は、耐熱性の高いポリイミド系樹脂が望ましく、接着剤はシリコン系樹脂が望ましい。
図３（ｃ）を参照に、上面に回路が形成された半導体チップ３０を、リードフレーム１０のうち半導体チップ３０を実装するための土台部分（金属板３６）に、接着剤３４を介して実装する。半導体チップ３０には、例えばロジックチップまたはメモリチップを用いることができ、その厚みは５０μｍ以上であることが望ましい。これにより、製造工程における半導体チップ３０の損傷を抑制することができる。その後、半導体チップ３０の外部電極３１とリードフレーム１０とを、ワイヤ３２により電気的に接続する。ワイヤ３２の材質は金または銅が望ましく、ワイヤの直径は１５μｍから２５μｍの間であることが望ましい。
図４（ａ）から図４（ｃ）を参照に、トランスファ・モールド法により、リードフレーム１０及び半導体チップ３０を樹脂封止する。図４（ａ）を参照に、樹脂封止に用いるモールド金型５２にはクランプピン５４が設けられている。クランプピン５４は凹部１２の上方に位置し、上面から見た場合に、クランプピン５４の面積は凹部１２の面積より大きい。図４（ｂ）を参照に、リードフレーム１０及び半導体チップ３０をモールド金型５０で挟み込み、封止剤５６を横方向（紙面の奥から手前方向）から流し込む。このとき、クランプピン５４は凹部１２の上面を全て覆うため、凹部１２には封止剤５６が流れ込まない。封止剤５６には、例えば熱硬化型のエポキシ系樹脂を用いる。封止剤５６は、例えば１７５℃で１２０秒間加熱されることにより硬化する。その後、図４（ｃ）を参照に、モールド金型５０を引き上げると、リードフレーム１０及び半導体チップ３０を封止する樹脂部２０が形成され、凹部１２の上方向には開口部２２が形成される。
図５（ａ）を参照に、接着剤付きのテープ５０を剥がす。図５（ｂ）を参照に、例えばダイヤモンド砥石（不図示）によりリードフレーム１０及び樹脂部２０を切断する。これにより、実施例１に係る半導体装置１００（図６参照）が完成する。
図６（ａ）は実施例１に係る半導体装置１００の上面図であり、図６（ｂ）は図６（ａ）のＡ−Ｂ−Ｃ−Ｄ−Ｅ−Ｆ線に沿った断面図である。半導体チップ３０が、金属板３６の上に接着剤３４を介して実装されている。半導体チップ３０には外部電極３１が設けられており、外部電極３１とリードフレーム１０とは、ワイヤ３２により電気的に接続されている。リードフレーム１０の上面には凹部１２が設けられている。凹部１２は、半導体装置１００を他の半導体装置または中継基板と電気的に接続させるための導電性ピン６０（図７参照）を差し込む部分である。
リードフレーム１０及び半導体チップ３０は、樹脂部２０により封止されている。樹脂部２０には、凹部１２の上方向に開口部２２が設けられており、凹部１２は開口部２２により外部に露出している。これにより、導電性ピン６０を樹脂部２０に接触させることなく、直接凹部１２に差し込むことができる。
図６（ｂ）を参照に、半導体チップ３６の下面は絶縁性樹脂３４（接着剤３４）で覆われており、絶縁性樹脂３４の下面は金属板３６で覆われており、金属板３６の下面は樹脂部２０から露出している。絶縁性樹脂３４は接着剤３４と同じものであるが、注目すべき機能により異なる名称を用いるものとする。すなわち、接着剤３４は金属板３６と半導体チップ３０とを接着させるが、絶縁性樹脂３４は、半導体チップ３０を外部の衝撃から保護する。半導体チップ３０は金属板３６及び絶縁性樹脂３４により、外部の衝撃から保護される。
実施例１に係る半導体装置１００によれば、開口部２２から凹部１２に導電性ピンを差し込むことで、他の半導体装置または中継基板と電気的に接続を行うことができる。以下、これについて説明する。図７（ａ）及び図７（ｂ）は実施例１に係る半導体装置１００の一部を拡大した断面図である。図７（ａ）を参照に、例えば銅からなる導電性ピン６０を、開口部２２の上方から凹部１２に向かって垂直に降下させる。導電性ピンは例えば直径が３００μｍの円筒形であり、先端は細く尖っている。導電性ピン６０の直径は開口部２２の直径より小さく、導電性ピンは樹脂部２０と接触することなく凹部１２に到達する。次に、図７（ｂ）を参照に、導電性ピン６０を凹部１２に貫通させる。凹部１２におけるリードフレーム１０厚みは、他の部分に比べ薄くなっており、導電性ピン６０はリードフレーム１０を容易に貫通することができる。凹部１２において、リードフレーム１０には穴が開き、リードフレーム１０は下方向に向かって婉曲する。これにより、凹部１２においてリードフレーム１０と導電性ピン６０が接触する。リードフレーム１０と導電性ピン６０は、接触部分に生じる摩擦力により機械的に接続され、半導体装置１００はリードフレーム１０により導電性ピン６０と電気的に接続される。さらに、導電性ピン６０を同様に他の半導体装置または中継基板と電気的に接続することで、半導体装置１００を他の半導体装置または中継基板と、導電性ピン６０を介して電気的に接続することができる。これについては後段の実施例７で詳述する。
前述のように、半導体装置同士を半田ボールにより接続するパッケージ・オン・パッケージ型の半導体装置においては、熱により半導体装置が変形し、適切に接続が行えない場合があった。これに対し、実施例１に係る半導体装置１００は、導電性ピンを用いることにより常温で機械的及び電気的な接続を行うことができる。このため、熱により半導体装置が変形することがなく、複数の半導体装置を安定して積層することができる。さらに、前述の効果により半導体装置の製造工程における歩止まりを向上させることができ、半導体装置を高密度化することができる。
また、図７（ｂ）に示すように、導電性ピン６０を開口部２２から凹部１２に差し込むだけで、導電性ピン６０とリードフレーム１０とを機械的及び電気的に接続することができる。これにより、製造に使用する材料や工程を削減することができ、コストを低減することができる。
図６（ａ）において、凹部１２を上面から見た形状（以下、平面形状）は矩形であったが、凹部１２の平面形状はこれに限定されるものではなく、他の形状（例えば円形、六角形など）であってもよい。より容易に導電性ピン６０を差し込むために、凹部１２の平面形状の面積は導電性ピン６０の断面積より小さいことが望ましい。また、凹部１２におけるリードフレーム１０の厚さは、導電性ピンが容易に貫通することができる厚さ以下であることが望ましく、具体的には５０μｍ以下であることが望ましい。
図６（ａ）において、開口部２２を上面から見た形状（以下、平面形状）は矩形であったが、開口部２２の平面形状はこれに限定されるものではなく、凹部１２が開口部２２により外部に露出するものであれば他の形状であってもよい。図３（ｂ）において樹脂封止を容易に行うために、開口部２２の平面形状の面積は、凹部１２の平面形状の面積より大きいことが望ましい。また、図６（ｂ）において開口部２２はリードフレーム１０に対し垂直な内壁面を成していたが、開口部２２は上面から下面に向かって大きく、または上面から下面に向かって小さくなるように形成してもよい。また、図６（ａ）及び図６（ｂ）において凹部１２は樹脂部２０から完全に露出していたが、凹部１２は少なくともその一部が樹脂部２０から外部に露出していれば他の構成であってもよい。これにより、導電性ピン６０を樹脂部２０に接触させることなく凹部１２に差し込むことができる。
実施例２は、リードフレームの下面に凹部を設けた例である。図８（ａ）は実施例２に係る半導体装置１０２の上面図であり、図８（ｂ）は図８（ａ）のＡ−Ｂ−Ｃ−Ｄ−Ｅ−Ｆ線に沿った断面図である。リードフレーム１０の下面には凹部１４が設けられている。樹脂部２０はリードフレーム１０及び半導体チップ３０の上面を封止しており、凹部１４の上方向には開口部２２が設けられている。リードフレーム１０の上面における、凹部１４に対応する（裏側の）領域１５は、開口部２２により外部に露出している。その他の構成は実施例１（図６（ａ）及び（ｂ））と同じである。
実施例２に係る半導体装置１０２によれば、開口部２２から領域１５に導電性ピン６０を差し込むことで、リードフレーム１０と導電性ピン６０とを機械的及び電気的に接続することができる。これにより、実施例１の場合と同様に、半導体装置１０２を他の半導体装置または中継基板と機械的及び電気的に接続することができる。
半導体装置１０２は、凹部１４がリードフレーム１０の下面に設けられている。これにより、樹脂部２０の形成工程（図４（ｂ）参照）において、リードフレーム１０の下面には封止剤５６を流さないため、封止剤５６が凹部１４に入り込むことを抑制することができる。凹部１４に樹脂部２０が形成されにくくなるため、より容易に導電性ピン６０をリードフレーム１０に貫通させることができる。
実施例１及び実施例２にあるように、凹部１２はリードフレーム１０の上面または下面の少なくとも一方に設けられていればよい。また、リードフレーム１０の上面及び下面の両方に凹部１２を設けた構成としてもよい。
実施例３は、凹部の一部に貫通穴を設けた例である。図９（ａ）は実施例３に係る半導体装置１０３の、凹部１２を拡大した上面図であり、図９（ｂ）は図９（ａ）のＡ−Ｂ−Ｃ−Ｄ−Ｅ−Ｆ線に沿った断面図である。凹部１２には、リードフレーム１０を貫通する穴１６が設けられている。その他の構成は実施例１（図６）と同じである。
実施例３に係る半導体装置１０３によれば、凹部１２にリードフレーム１０を貫通する穴１６が設けられている。これにより、実施例１に係る半導体装置１００に比べ、導電性ピン６０（図７参照）をリードフレーム１０に貫通させることがさらに容易になる。また、穴１６を、導電性ピン６０を差し込む際の位置決めの目印として用いることができるため、より正確に導電性ピン６０を差し込むことができる。
図９（ａ）において、穴１６を上面から見た形状（以下、平面形状）は円形であるが、穴１６の平面形状はこれに限定されるものではなく、他の形状（例えば、矩形）であってもよい。穴１６に導電性ピン６０を差し込むことにより、導電性ピン６０とリードフレーム１０とを電気的に接続するため、穴１６の平面形状の面積は、導電性ピン６０の断面積より小さいことが望ましい。また、実施例３に係る半導体装置１０３は、実施例１に係る半導体装置１００の凹部１２に穴１６を設けたものであるが、実施例２に係る半導体装置１０２の凹部１４に穴１６を設けた構成としてもよい。
実施例４は、実施例１に係る半導体装置から金属板を取り除いた例である。図１０は実施例４に係る半導体装置１０４の断面図である。半導体チップ３０は、絶縁性樹脂３４の上面に実装されており、絶縁性樹脂３４の下面は外部に露出している。すなわち、半導体チップ３０の下面は絶縁性樹脂３４で覆われており、絶縁性樹脂３４の下面は、樹脂部２０から露出している。その他の構成は実施例１（図６（ａ）及び（ｂ））と同じである。
実施例４に係る半導体装置１０４によれば、半導体チップ３０の支持体として金属板３６を用いていないため、金属板３６の高さの分だけ半導体装置１０４を低背化させることができる。また、金属板３６を用いないことで、製造コストを低減することができる。
実施例４に係る半導体装置１０４は、実施例１に係る半導体装置１００から金属板３６を取り除いたものであったが、実施例２または実施例３に係る半導体装置１０２または１０３から、金属板３６を取り除いた構成としてもよい。
実施例５は、実施例１に係る半導体装置から金属板及び絶縁性樹脂を取り除いた例である。図１１は実施例５に係る半導体装置１０５の断面図である。半導体チップ３０は樹脂部２０により封止されており、半導体チップ３０の下面は樹脂部２０から露出している。その他の構成は実施例１（図６（ａ）及び（ｂ））と同じである。
実施例５に係る半導体装置１０５によれば、半導体チップ３０の支持体として金属板３６及び接着剤３４（絶縁性樹脂３４）を用いていないため、これらの高さの分だけ半導体装置１０５を低背化させることができる。また、金属板３６及び接着剤３４を用いないことで、製造コストを低減することができる。さらに、半導体チップ３０の下面が外部に露出しているため、半導体チップ３０の熱を外部に効率よく放出することができる。
実施例５に係る半導体装置１０５は、実施例１に係る半導体装置１００から金属板３６及び接着剤３４を取り除いたものであったが、実施例２または実施例３に係る半導体装置１０２または１０３から、金属板３６及び接着剤３４を取り除いた構成としてもよい。
実施例６は、実施例１に係る半導体装置のリードフレームの両側に樹脂部を設けた例である。図１２は実施例６に係る半導体装置１０６の断面図である。半導体チップ３０及びリードフレーム１０の両面は、樹脂部２０により封止されている。すなわち、樹脂部２０はリードフレーム１０の上面及び下面に形成されている。樹脂部２０には、凹部１２の上方向に開口部２２が設けられ、凹部１２の下方向に開口部２４が設けられている。凹部１２は、開口部２２により外部に露出している。また、リードフレーム１０の下面の、凹部１２に対応する領域１７は、開口部２４により外部に露出している。その他の構成は実施例１（図６（ａ）及び（ｂ））と同じである。
図１３は実施例６に係る半導体装置の製造工程を示した図であり、実施例１における図４（ａ）に対応する。図４（ａ）と異なり、リードフレーム１０を上下方向から金型５２により挟み込み、樹脂部２０の形成を行う。ここで、リードフレーム１０の下面における金型５２には、クランプピン５５が設けられている。クランプピン５５は凹部１２（領域１７）の下方に位置し、上面から見た場合に、クランプピン５５の面積は凹部１２の面積より大きい。樹脂部２０を形成する工程において、クランプピン５５は凹部１２（領域１７）の下面を覆うため、クランプピン５５が存在する部分には樹脂部２０は形成されない。以上の工程により、図１２を参照に、樹脂部２０における領域１７の下方向に開口部２４が形成される。
実施例６に係る半導体装置１０６によれば、開口部２２から凹部１２に導電性ピン６０を差し込むことで、導電性ピン６０とリードフレーム１０とを電気的に接続することができる。また、凹部１２に差し込まれた導電性ピン６０は、領域１７から開口部２４を経て外部へ突出し、他の半導体装置または中継基板と電気的に接続することができる。これにより、半導体装置１０６を他の半導体装置または中継基板と電気的に接続することができる。
実施例６に係る半導体装置１０６は、リードフレーム１０の両面に樹脂部２０が形成されている。これにより、半導体装置１０６の厚みが大きくなるため、半導体装置１０６が外力により変形することを抑制することができる。
実施例６に係る半導体装置１０６は、実施例１に係る半導体装置１００の両面に樹脂部２０を設けたものであったが、実施例２から実施例５に係る半導体装置１０２〜１０６の両面に樹脂部２０を設けた構成としてもよい。いずれも、リードフレーム１０の下面に樹脂部２０及び開口部２４を設ける以外の構成は同じである。
実施例７は、実施例１に係る半導体装置１００を積層し、導電性ピンにより電気的に接続した例である。図１４（ａ）から図１４（ｃ）を用い、実施例７に係る半導体装置１０７の製造方法について説明する。
図１４（ａ）及び図１４（ｂ）は実施例７に係る半導体装置１０７の製造方法を示した図である。図１４（ｃ）は図１４（ｂ）を側面方向から見た図である。図１４（ａ）を参照に、実施例１に係る半導体装置１００に試験電極５８を接続し、電気的な導通確認試験を行う。これにより、良品と不良品とを選別する。図１４（ｂ）及び図１４（ｃ）を参照に、導通確認試験において良品と判定された半導体装置１００ａ〜１００ｃを積層し、導電性ピン６０を上方向から差し込む。導電性ピン６０は、開口部２２ａから挿入され、凹部１２ａにおいてリードフレーム１０ａを貫通し、半導体装置１００ａと接続される。続いて、導電性ピン６０をさらに下方向に挿入し、凹部１２ｂにおいて半導体装置１００ｂと、凹部１２ｃにおいて半導体装置１００ｃとそれぞれ接続させる。リードフレーム１０ｃを貫通した導電性ピン６０は、半導体装置１００ｃの下面より突出する。以上の工程により、実施例７に係る半導体装置１０７が完成する。
図１５は実施例７に係る半導体装置１０７の構成を示した断面図である。実施例１に係る半導体装置１００ａ〜１００ｃが積層され、導電性ピン６０により固定されている。導電性ピン６０は、開口部２２ａ、凹部１２ａ、開口部２２ｂ、凹部１２ｂ、開口部２２ｃ、及び凹部１２ｃを貫通し、半導体装置１０７の下面へ突出している。半導体装置１００ａは、リードフレーム１０ａにより導電性ピン６０と電気的に接続されている。同様に、半導体装置１００ｂはリードフレーム１０ｂにより、半導体装置１００ｃはリードフレーム１０ｃによりそれぞれ導電性ピン６０と電気的に接続されている。これにより、半導体装置１００ａ〜１００ｃは、導電性ピン６０により機械的に固定されると共に、導電性ピン６０を介して電気的に接続されている。
前述のように、半導体装置同士を半田ボールにより接続するパッケージ・オン・パッケージ型の半導体装置においては、熱により半導体装置が変形し、適切に接続が行えない場合があった。これに対し実施例７に係る半導体装置１０７は、複数の半導体装置１００ａ〜１００ｃを導電性ピン６０により電気的に接続する。導電性ピン６０により半導体装置１００ａ〜１００ｃを接続する工程は常温で行うことができるため、熱により半導体装置１００ａ〜１００ｃが変形することがない。これにより、半導体装置１０７の製造工程における歩止まりを向上させることができ、半導体装置を高密度化することができる。
また、半導体装置１００ａ〜１００ｃは導電性ピン６０において固定されているため、一度半導体装置１０７を組み立てた後でも取り外すことが可能である。これにより、例えば半導体装置１０７を組み立てた後で導通確認試験を行い、不良品のパッケージのみを廃棄することができる。例えば半導体装置１００ａから１００ｃのうち、半導体装置１００ｂのみが不良品だと判断された場合、半導体装置１００ｂのみを廃棄し、半導体装置１００ａ及び１００ｃは良品として再使用することができる。これにより、半導体装置１０７を組み立てた後に不良が発生した場合でも、必要最小限の部材のみを交換すればよいため、製造コストを低減することができる。
導電性ピン６０はリードフレーム１０を貫通することができ、複数の半導体装置１００を機械的、電気的に接続するものであれば、図７に示すもの以外であってもよい。導電性ピン６０の断面は、円形であれ直径３００μｍ以上、矩形であれば１辺の長さが３００μｍ以上であることが望ましい。また、導電性ピン６０の先端の断面形状は、鋭角な三角形であることが望ましい。これにより、導電性ピン６０をリードフレーム１０に容易に貫通させることができる。
図１５において、実施例７に係る半導体装置１０７は実施例１に係る半導体装置１００を積層したものであるが、実施例２から実施例６に係る半導体装置１０２〜１０６を積層してもよい。また、これらの半導体装置のうち、任意の半導体装置を組み合わせて積層してもよい。また、図１５では積層された半導体装置の数は３であるが、積層される半導体装置の数はこれに限定されるものではなく、２つあるいは４つ以上の半導体装置を積層してもよい。
実施例８は、実施例７に係る半導体装置の導電性ピンの先端に半田ボールを設けた例である。図１６は実施例８に係る半導体装置１０８の構成を示した断面図である。導電性ピン６０の下端には、例えば錫と銀と銅からなる半田ボール６２が設けられている。その他の構成は実施例７と同じである。
実施例８に係る半導体装置１０８によれば、例えば中継基板に設けられた電極に半田ボール６２を溶融後固化させることで接着させ、半導体装置１０８を中継基板に固定すると共に、両者を電気的に接続させることができる。同様にして、中継基板以外にも、半導体装置１０８を実装する機能を持った実装部に、半田ボール６２を溶融後固化させることにより、半導体装置１０８を実装することができる。
実施例９は、実施例８に係る半導体装置を中継基板に実装した例である。図１７は実施例９に係る半導体装置１０９の構成を示した断面図である。実施例８に係る半導体装置１０８が、半田ボール６２（図１６参照）が溶融固化した半田６３により、中継基板７２の上面に実装されている。中継基板７２の下面には、外部と電気的な接続を行うための外部接続端子７４が設けられている。外部接続端子７４は、電極パッド７７及びその表面に設けられた半田ボール７９からなる。半田６３と電極パッド７７（外部接続端子７４）とは、中継基板７２に設けられた貫通孔７６を通る再配線層７８により電気的に接続されている。
電極パッド７７及び半田ボール７９（すなわち、外部接続端子７４）は半導体装置１０９が実装される実装部の接続端子の位置に合わせて、任意の位置に設けることが可能である。また、再配線層７８は半田６３と外部接続端子７４とを電気的に接続するものであればよく、その形態は図１７に示されるものに限定されない。例えば、再配線層７８が貫通孔７６ではなく、中継基板７２の側面を通る構成としてもよい。再配線層７８には、例えば銅やアルミなどの金属を用いることができる。
実施例９に係る半導体装置１０９によれば、半導体装置１０９が実装される実装部の接続端子の位置に合わせて、外部接続端子７４を設けることができる。これにより、実施例８に係る半導体装置１０８の半田ボールの位置が実装部の接続端子の位置と合わない場合であっても、中継基板７２を介して半導体装置１０８を任意の実装部に実装することができる。
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
図１は第１の従来例に係る半導体装置の断面図である。 図２は第２の従来例に係る半導体装置の断面図である。 図３（ａ）から図３（ｃ）は実施例１に係る半導体装置の製造工程を示した図（その１）である。 図４（ａ）から図４（ｃ）は実施例１に係る半導体装置の製造工程を示した図（その２）である。 図５（ａ）及び図５（ｂ）は実施例１に係る半導体装置の製造工程を示した図（その３）である。 図６（ａ）は実施例１に係る半導体装置の上面図であり、図６（ｂ）は図６（ａ）のＡ−Ｆ線に沿った断面図である。 図７（ａ）及び（ｂ）は実施例１に係る半導体装置の一部を拡大した断面図である。 図８（ａ）は実施例２に係る半導体装置の上面図であり、図８（ｂ）は図８（ａ）のＡ−Ｆ線に沿った断面図である。 図９（ａ）は実施例３に係る半導体装置の上面図であり、図９（ｂ）は図９（ａ）のＡ−Ｆ線に沿った断面図である。 図１０は実施例４に係る半導体装置の断面図である。 図１１は実施例５に係る半導体装置の断面図である。 図１２は実施例６に係る半導体装置の断面図である。 図１３は実施例６に係る半導体装置の製造工程を示した図である。 図１４（ａ）から図１４（ｃ）は実施例７に係る半導体装置の製造方法を示した図である。 図１５は実施例７に係る半導体装置の断面図である。 図１６は実施例８に係る半導体装置の断面図である。 図１７は実施例９に係る半導体装置の断面図である。
符号の説明
１０ リードフレーム
１２、１４ 凹部
１５、１７ 領域
１６ 穴
２０ 樹脂部
２２、２４ 開口部
３０ 半導体チップ
３２ ワイヤ
３４ 接着剤
３６ 金属板
５０ テープ
５２ 金型
５４、５５ クランプピン
５６ 封止剤
５８ 試験電極
６０ 導電性ピン
６２ 半田ボール
７２ 中継基板
７４ 外部接続端子
７６ 貫通孔
７７ 電極パッド
７８ 再配線層
７９ 半田ボール
８０ 半導体チップ
８２ 接着剤
８４ 中継基板
８６ ワイヤ
８８ 半田ボール
８９ 樹脂部
９０ 第１の半導体パッケージ
９２ 第２の半導体パッケージ
９４ 第１の半田ボール
９６ 第２の半田ボール
１００〜１０９ 半導体装置

Claims (13)

  1. 半導体チップと、
    上記半導体チップと電気的に接続され、上面または下面の少なくとも一方に凹部が設けられたリードフレームと、
    上記半導体チップ及び上記リードフレームを封止し、前記凹部の上方向に開口部が設けられた樹脂部と、
    を具備することを特徴とする半導体装置。
  2. 前記凹部は、前記リードフレームの上面に設けられていることを特徴とする請求項１に記載の半導体装置。
  3. 前記凹部は、前記リードフレームの下面に設けられていることを特徴とする請求項１に記載の半導体装置。
  4. 前記凹部の一部に、前記リードフレームを貫通する穴が設けられていることを特徴とする請求項１から３のうちいずれか１項に記載の半導体装置。
  5. 前記半導体チップの下面は前記樹脂部から露出していることを特徴とする請求項１から４のうちいずれか１項に記載の半導体装置。
  6. 前記半導体チップの下面は絶縁性樹脂で覆われており、前記絶縁性樹脂の下面は前記樹脂部から露出していることを特徴とする請求項１から４のうちいずれか１項に記載の半導体装置。
  7. 前記半導体チップの下面は絶縁性樹脂で覆われており、前記絶縁性樹脂の下面は金属板で覆われており、前記金属板の下面は前記樹脂部から露出していることを特徴とする請求項１から４のうちいずれか１項に記載の半導体装置。
  8. 前記樹脂部は、前記リードフレームの上面及び下面に形成され、前記凹部の上下方向に開口部が設けられていることを特徴とする請求項１から７のうちいずれか１項に記載の半導体装置。
  9. 請求項１から８のうちいずれか１項に記載の半導体装置が複数積層され、
    前記複数の半導体装置における、前記リードフレームに設けられた前記凹部及び前記樹脂部に設けられた前記開口部を貫通し、前記複数の半導体装置を電気的に接続する導電性ピンを具備することを特徴とする半導体装置。
  10. 前記導電性ピンの先端に半田ボールが設けられていることを特徴とする請求項９に記載の半導体装置。
  11. 請求項９に記載の半導体装置が実装された中継基板と、
    前記中継基板における、請求項９に記載の半導体装置が実装された面と反対側の面に設けられた外部接続端子と、
    請求項９に記載の半導体装置と前記外部接続端子とを電気的に接続する再配線層と、
    を具備することを特徴とする半導体装置。
  12. リードフレームの上面または下面に凹部を形成する工程と、
    前記リードフレーム及び半導体チップを電気的に接続する工程と、
    前記凹部の上方向に開口部が形成されるように、前記リードフレーム及び前記半導体チップを封止する樹脂部を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  13. 請求項１から８のうちいずれか１項に記載の半導体装置を複数積層する工程と、
    前記複数の半導体装置における、前記リードフレームに設けられた前記凹部及び前記樹脂部に設けられた前記開口部を導電性ピンにより貫通し、前記複数の半導体装置を機械的及び電気的に接続する工程と、
    を有することを特徴とする半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013152966A (ja) * 2012-01-24 2013-08-08 Mitsubishi Electric Corp 電力用半導体装置および電力用半導体装置の製造方法
CN104319268A (zh) * 2013-11-05 2015-01-28 立昌先进科技股份有限公司 一种晶片型二极体封装元件及其制法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8716873B2 (en) 2010-07-01 2014-05-06 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
TWI431218B (zh) 2011-03-11 2014-03-21 菱生精密工業股份有限公司 The manufacturing method and structure of LED light bar
US10163744B2 (en) * 2011-09-07 2018-12-25 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a low profile dual-purpose shield and heat-dissipation structure
US20130154106A1 (en) * 2011-12-14 2013-06-20 Broadcom Corporation Stacked Packaging Using Reconstituted Wafers
US8946072B2 (en) * 2012-02-02 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. No-flow underfill for package with interposer frame
US9490146B2 (en) * 2014-06-02 2016-11-08 Stmicroelectronics, Inc. Semiconductor device with encapsulated lead frame contact area and related methods
US10727168B2 (en) * 2014-09-15 2020-07-28 Nxp B.V. Inter-connection of a lead frame with a passive component intermediate structure
DE102015000063A1 (de) 2015-01-12 2016-07-14 Micronas Gmbh IC-Gehäuse
US20160240457A1 (en) * 2015-02-18 2016-08-18 Altera Corporation Integrated circuit packages with dual-sided stacking structure
CN106653724B (zh) * 2015-10-30 2020-04-10 恩智浦有限公司 一种封装组件结构
US20170178990A1 (en) * 2015-12-17 2017-06-22 Intel Corporation Through-mold structures
WO2017105502A1 (en) * 2015-12-18 2017-06-22 Intel IP Corporation Vertical wire connections for integrated circuit package
JP6782175B2 (ja) 2017-01-16 2020-11-11 ラピスセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
KR102509052B1 (ko) * 2018-08-31 2023-03-10 에스케이하이닉스 주식회사 브리지 다이를 포함하는 스택 패키지
US10770382B2 (en) * 2018-11-29 2020-09-08 General Electric Company Low inductance stackable solid-state switching module and method of manufacturing thereof
DE102020000100B4 (de) 2020-01-10 2024-09-19 Tdk-Micronas Gmbh Gehäustes IC-Bauelement

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01191455A (ja) * 1988-01-27 1989-08-01 Hitachi Ltd 半導体装置
JPH01196153A (ja) * 1988-02-01 1989-08-07 Oki Electric Ind Co Ltd 樹脂封止半導体装置
JPH033374A (ja) * 1989-05-12 1991-01-09 Hewlett Packard Co <Hp> 電子素子パッケージ
JPH10303358A (ja) * 1997-02-27 1998-11-13 Fujitsu Ltd 半導体装置及びその実装構造及びその製造方法
US6297543B1 (en) * 1998-12-16 2001-10-02 Hyundai Electronics Industries Co., Ltd. Chip scale package

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4890152A (en) * 1986-02-14 1989-12-26 Matsushita Electric Works, Ltd. Plastic molded chip carrier package and method of fabricating the same
US5144412A (en) * 1987-02-19 1992-09-01 Olin Corporation Process for manufacturing plastic pin grid arrays and the product produced thereby
US5438481A (en) * 1987-11-17 1995-08-01 Advanced Interconnections Corporation Molded-in lead frames
US5387554A (en) * 1992-09-10 1995-02-07 Vlsi Technology, Inc. Apparatus and method for thermally coupling a heat sink to a lead frame
JPH06268101A (ja) * 1993-03-17 1994-09-22 Hitachi Ltd 半導体装置及びその製造方法、電子装置、リ−ドフレ−ム並びに実装基板
US5973393A (en) * 1996-12-20 1999-10-26 Lsi Logic Corporation Apparatus and method for stackable molded lead frame ball grid array packaging of integrated circuits
US6577013B1 (en) * 2000-09-05 2003-06-10 Amkor Technology, Inc. Chip size semiconductor packages with stacked dies
US6862806B2 (en) * 2000-10-17 2005-03-08 Brother Kogyo Kabushiki Kaisha Method for fabricating an ink-jet printer head
US6486545B1 (en) * 2001-07-26 2002-11-26 Amkor Technology, Inc. Pre-drilled ball grid array package
US7378726B2 (en) * 2005-12-28 2008-05-27 Intel Corporation Stacked packages with interconnecting pins
US7663232B2 (en) * 2006-03-07 2010-02-16 Micron Technology, Inc. Elongated fasteners for securing together electronic components and substrates, semiconductor device assemblies including such fasteners, and accompanying systems
US7910385B2 (en) * 2006-05-12 2011-03-22 Micron Technology, Inc. Method of fabricating microelectronic devices
US7728420B2 (en) * 2006-12-07 2010-06-01 International Rectifier Corporation High current lead electrode for semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01191455A (ja) * 1988-01-27 1989-08-01 Hitachi Ltd 半導体装置
JPH01196153A (ja) * 1988-02-01 1989-08-07 Oki Electric Ind Co Ltd 樹脂封止半導体装置
JPH033374A (ja) * 1989-05-12 1991-01-09 Hewlett Packard Co <Hp> 電子素子パッケージ
JPH10303358A (ja) * 1997-02-27 1998-11-13 Fujitsu Ltd 半導体装置及びその実装構造及びその製造方法
US6297543B1 (en) * 1998-12-16 2001-10-02 Hyundai Electronics Industries Co., Ltd. Chip scale package

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013152966A (ja) * 2012-01-24 2013-08-08 Mitsubishi Electric Corp 電力用半導体装置および電力用半導体装置の製造方法
CN104319268A (zh) * 2013-11-05 2015-01-28 立昌先进科技股份有限公司 一种晶片型二极体封装元件及其制法

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