JP2009117802A - イメージセンサー及びその製造方法 - Google Patents

Abstract

【課題】フォトダイオードと読み出し回路の間にフォトチャージの円滑な移動通路を提供することで、暗電流ソースを最小化し、サチュレーション及び感度の低下を防止することができるイメージセンサー及びその製造方法を提供する。
【解決手段】読み出し回路１２０が形成されたピクセル部及び周辺回路が形成された周辺部を含む第１基板１００と、前記読み出し回路１２０及び周辺回路と繋がるように前記第１基板１００上に形成された配線１５０及び層間絶縁層１６０と、前記ピクセル部に対応する前記層間絶縁層１６０上に形成された結晶型半導体層２００と、前記結晶型半導体層２００に形成されて素子分離トレンチによって配線とそれぞれ繋がるフォトダイオード２０５と、第１基板１００に形成された電気接合領域１４０を含む。
【選択図】図１６

Description

本発明は、イメージセンサー及びその製造方法に関するものである。

イメージセンサーは、光学的映像を電気信号に変換させる半導体素子として、大きく電荷結合素子イメージセンサーとＣＭＯＳイメージセンサーに分けられる。

一般的にイメージセンサーは、基板にフォトダイオードをイオン注入方式で形成させる。ところが、チップサイズ増加なしにピクセル数の増加を目的にフォトダイオードのサイズがますます減少するにつれて、受光部の面積縮小して画像特性が低下する傾向がある。

また、受光部面積が縮小した分ほどの積層高さの減少が成されず、エアリーディスクと呼ばれる光の回折現象で、受光部に入射されるフォトンの数も減少する傾向がある。

これを解決するための代案の一つとして、フォトダイオードを非晶質シリコンで蒸着したり、ウェハ−ウェハ接合(Wafer-to-Wafer Bonding)などの方法で読出し回路をシリコン基板に形成させて、フォトダイオードは読出し回路上部に形成させる試み(以下「３次元イメージセンサー」と称する)がなされている。フォトダイオードと読出し回路は配線を通じて繋がるようになる。

従来技術によれば、ピクセル間の完全な素子分離が成されない問題があった。

また、従来技術のイメージセンサーは、配線及び温度のような周辺要素によって漏洩電流(leakage current)が発生されるが、これによって暗電流が誘発されることがある。

また、従来技術によれば、トランスファトランジスタ(transfer transistor)両端のソース及びドレーン皆が高濃度のN型にドーピングされているので、図１９に図示されているように、電荷共有(Charge Sharing)現象が発生するような問題がある。電荷共有現象が発生すると、出力画像の感度が低下し、画像エラーが発生することがある。

また、従来技術によれば、フォトダイオードと読出し回路の間に、フォトチャージ(Photo Charge)が円滑に移動することができないため、暗電流が発生したり、サチュレーション(Saturation)及び感度の低下が発生している。

本発明は、充てん比(Fill factor)を高め、且つフォトダイオードのピクセル間の素子分離が效果的なイメージセンサー及びその製造方法を提供することを目的とする。

また、本発明は、フォトダイオードの素子分離をし、且つフォトダイオード及び周辺素子を保護することができるイメージセンサー及びその製造方法を提供することを目的とする。

また、本発明は、ダミーピクセルが形成されて漏洩電流の測定がことができるイメージセンサー及びその製造方法を提供することを目的とする。

また、本発明は、充てん比を高め、且つ電荷共有現象が発生しないイメージセンサー及びその製造方法を提供することを目的とする。

また、本発明は、フォトダイオードと読み出し回路の間にフォトチャージの円滑な移動通路を提供することで、暗電流ソースを最小化し、サチュレーション及び感度の低下を防止することができるイメージセンサー及びその製造方法を提供することを目的とする。

本発明のある態様によるイメーミジセンサーは、読み出し回路が形成されたピクセル部及び周辺回路が形成された周辺部を含む第１基板と、前記読み出し回路及び周辺回路と繋がるように前記第１基板上に形成された配線及び層間絶縁膜と、前記ピクセル部に対応する前記層間絶縁膜上に形成された結晶形半導体層と、前記結晶形半導体層に形成されて素子分離トレンチによって配線とそれぞれ繋がる第１フォトダイオード及び第２フォトダイオードと、前記素子分離トレンチを含む結晶形半導体層上に形成された素子分離膜と、前記素子分離膜を貫いて前記第１フォトダイオードと部分的に繋がる上部電極層と、前記第１フォトダイオードの上部領域が選択的に露出されるように前記上部電極層に形成された露出部と、前記露出部を含む第１基板上に配置された保護膜を含む。

本発明のある態様によるイメージセンサーの製造方法は、第１基板に読み出し回路を含むピクセル部及び周辺回路を含む周辺部を形成する段階と、前記第１基板上に前記読み出し回路及び周辺回路と繋がる配線及び層間絶縁膜を形成する段階と、結晶形半導体層を含む第２基板を形成する段階と、前記結晶形半導体層にフォトダイオード層を形成する段階と、前記第１基板と前記フォトダイオード層含む第２基板をポンディングする段階と、前記第１基板上で前記フォトダイオード層が露出するように前記第２基板の一部を取り除く段階と、前記結晶形半導体層に素子分離トレンチを形成して配線とそれぞれ繋がる第１フォトダイオード及び第２フォトダイオードを形成する段階と、前記第１及び第２フォトダイオードを含む前記結晶形半導体層上に素子分離膜を形成する段階と、前記第１フォトダイオードと部分的に繋がるように前記素子分離膜上に上部電極層を形成する段階と、前記第１フォトダイオードの上部領域が選択的に露出されるように前記上部電極層の一部を取り除いて露出部を形成する段階と、前記露出部を含む前記層間絶縁層上に保護膜を形成する段階を含む。

本発明は、充てん比を高め、且つフォトダイオードの感度を向上させることができるイメージセンサー及びその製造方法を提供することができる。

また、本発明は、上部配線と電気的に繋がって実質的な動作を遂行するメインピクセルと、前記上部配線に繋がっていないダミーピクセルを含む。前記ダミーピクセルは、基準ピクセルとして使われて前記メインピクセルの漏洩電流を測定することができるので、素子の性能を向上させることができる。

また、本発明によれば、トランスファトランジスタ両端のソース及びドレーンの間に電圧差があるように素子設計することにより、フォトチャージの完全なダンピングを可能にする。

また、本発明によれば、フォトダイオードと読み出し回路の間に電荷連結領域を形成してフォトチャージの円滑な移動通路を提供することで、暗電流ソースを最小化してサチュレーション及び感度の低下を防止することができる。

実施例によるイメージセンサー及びその製造方法を添付された図面を参照して詳しく説明する。
（第１実施例）

図１６は、実施例によるイメージセンサーを図示した断面図である。

実施例によるイメージセンサーは、読み出し回路１２０が形成されたピクセル部Ａ及び周辺回路が形成された周辺部Ｂを含む第１基板１００と、前記読み出し回路１２０及び周辺回路と繋がるように前記第１基板１００上に形成された配線１５０、１５０a及び層間絶縁膜１６０と、前記ピクセル部Ａに対応する前記層間絶縁膜１６０上に形成された結晶型半導体層２００と、前記結晶型半導体層２００に形成されて素子分離トレンチ２３５によって単位ピクセル毎に分離されて前記配線１５０、１５０aとそれぞれ繋がる第１フォトダイオード２０５及び第２フォトダイオード２０５aと、前記素子分離トレンチ２３５を含む結晶型半導体層２００上に形成された素子分離膜２５０と、前記素子分離膜２５０を貫いて前記第１フォトダイオード２０５と部分的に繋がる上部電極層２６０と、前記第１フォトダイオード２０５の上部領域が選択的に露出されるように前記上部電極層２６０に形成された露出部２６５と、及び前記露出部２６５を含む前記層間絶縁膜１６０上に形成された保護膜２７０を含む。

前記第１フォトダイオード２０５は、第１ビアホール２５５を通じて前記上部電極層２６０と電気的に繋がって実質的な動作を遂行するメインピクセルである。前記第２フォトダイオード２０５aは、前記上部電極層２６０と繋がっていないダミーピクセルである。ダミーピクセルとして使われる前記第２フォトダイオード２０５aは、上部電極層２６０の漏洩の要因を排除することができるので、正確な漏洩電流を測定するための基準ピクセルとして使うことができる。例えば、前記第２フォトダイオード２０５aは、チップ端領域でありうる。

前記上部電極層２６０を含む第１基板１００には、第１保護膜２７０及び第２保護膜２８０が配置されている。前記第１保護膜２７０は、前記上部電極層２６０の第１露出部２６５を通じて下部の素子分離膜２５０の上面に形成されうる。

前記フォトダイオード２０５を単位ピクセル毎に分離するために、前記結晶型半導体層２００に素子分離膜２５０が形成されている。

また、フォトダイオード２０５及び周辺部Ｂの配線１５０を保護するために、前記結晶型半導体層２００を含む層間絶縁膜１６０上に第１保護膜２７０及び第２保護膜２８０が形成されている。

図１６の図面符号の中で説明してない図面符号は、以下の製造方法で説明する。

以下、図１ないし図１６を参照して、実施例によるイメージセンサーの製造方法を説明する。

図１を参照して、第１基板１００のピクセル部Ａに読み出し回路及び配線１５０、１５０aが形成される。

前記第１基板１００は、単結晶または多結晶のシリコン基板であり、p型不純物またはn型不純物がドーピングされた基板でありうる。前記第１基板１００に素子分離膜１１０が形成されてアクティブ領域が定義される。そして前記アクティブ領域に単位画素毎にトランジスタを含む読み出し回路１２０が形成される。

図２を参照して、前記読み出し回路１２０及び配線１５０を詳しく説明する。

前記読み出し回路１２０は、トランスファトランジスタ１２１、リセットトランジスタ１２３、ドライブトランジスタ１２５、セレクトトランジスタ１２７を含んで形成することができる。以後、フローティングディフュージョン領域１３１、前記各トランジスタに対するソース及びドレーン領域１３３、１３５、１３７を含むイオン注入領域１３０を形成することができる。一方、前記読み出し回路１２０は、３Tr、４Trまたは５Trの中でどれかの一つでありうる。

前記第１基板１００に読み出し回路１２０を形成する段階は、前記第１基板１００に電気接合領域１４０を形成する段階及び前記電気接合領域１４０上部に前記配線１５０と繋がる第１導電型連結領域１４７を形成する段階を含みうる。

例えば、前記電気接合領域１４０は、PNジャンクション(junction)１４０であることがあるが、これに限定されない。例えば、前記電気接合領域１４０は、第２導電型ウェル１４１または第２導電型エピ層上に形成された第１導電型イオン注入層１４３、前記第１導電型イオン注入層１４３上に形成された第２導電型イオン注入層１４５を含みうる。例えば、前記PNジャンクション１４０は、図２のように、P０１４５/N-１４３/P-１４１ジャンクションであることがあるが、これに限定されない。前記第１基板１００には、第２導電型の不純物がドープされうるが、これに限定されるのではない。

実施例によれば、トランスファトランジスタ両端のソース及びドレーンの間に電圧差があるように素子設計をすることにより、フォトチャージの完全なダンピングが可能になる。これによって、フォトダイオードで発生したフォトチャージがフローティングディフュージョン領域にダンピングされることにより出力画像の感度を高めることができる。

すなわち、実施例は図２のように、読み出し回路１２０が形成された第１基板１００に電気接合領域１４０を形成させることで、トランスファトランジスタ１２１両端のソース及びドレーンの間に電圧差を生じさせることにより、フォトチャージの完全なダンピングを可能にする。

以下、実施例のフォトチャージのダンピング構造について図１８を参照して具体的に説明する。

実施例で、N+ジャンクションであるフローティングディフュージョン１３１ノードと違い、電気接合領域１４０であるP/N/Pジャンクション１４０は、印加電圧が皆伝達されず一定の電圧でピンチオフになる。この電圧をピニング電圧（Pinning Voltage)と呼び、ピニング電圧は、P０１４５及びN-１４３のドーピング濃度に寄り掛かる。

具体的に、フォトダイオード２０５で生成された電子は、PNPジャンクション１４０に移動するようになり、トランスファトランジスタ１２１のオンのとき、フローティングディフュージョン１３１ノードに伝達されて電圧に変換される。

P０/N-/P-ジャンクション１４０の最大電圧値は、ピニング電圧になり、フローティングディフュージョン１３１ノードの最大電圧値は、Vdd-Rx１２３のVthになるので、図１８に図示されているように、トランスファトランジスタ１２１両端間の電圧差によって電荷共有現象が発生せずに、チップ上部のフォトダイオード２０５で発生した電子がフローティングディフュージョン１３１ノードに完全にダンピングされうる。

すなわち、実施例では、第１基板１００であるシリコン基板に、N+/PウェルジャンクションではないP０/N-/Pウェルジャンクションを形成させた理由は、４-Tr ＡＰＳ(Active pixel sensor)リセット動作時、P０/N-/PウェルジャンクションのN-１４３に+電圧が印加されて、ＰＯ１４５及びPウェル１４１には接地電圧が印加されるので、所定の電圧以上ではP０/N-/Pウェル二重接合がバイポーラ接合トランジスタ(BJT)構造の場合のようにピンチオフが発生するようになることにある。これをピニング電圧と呼ぶ。したがって、トランスファトランジスタ１２１両端のソース及びドレーン間に電位差が発生するようなり、トランスファトランジスタのオン/オフの動作時における電荷共有現象を防止することができる。

したがって、従来技術のように、単純にフォトダイオードがN+Jジャンクションに繋がった場合と違い、実施例によればサチュレーション及び感度の低下などの問題を防止することができる。

つぎに、実施例によれば、フォトダイオード２０５と読出し回路１２０の間に第１導電型連結領域１４７を形成して、フォトチャージの円滑な移動通路を提供することで、暗電流ソースを最小化して、サチュレーション低下及び感度の低下を防止することができる。

このために、第１実施例は、P０/N-/P-ジャンクション１４０の表面にオーミックコンタクトのための第１導電型連結領域１４７として、n+ドーピング領域を形成することができる。前記N+領域１４７は、前記P０１４５を貫いてN-１４３に接触するように形成することができる。

一方、このような第１導電型連結領域１４７が漏出源(Leakage Source)になることを最小化するために、第１導電型連結領域１４７の幅を最小化することができる。このために、実施例は、第１メタルコンタクト１５１aのエッチングの後にプラグイムプラント(Plug Implant)を行うことができるが、これに限定されない。例えば、イオン注入パターン(図示してない)を形成して、これをイオン注入マスクにして第１導電型連結領域１４７を形成することもできる。

すなわち、第１実施例のように、コンタクト形成部にだけ局所的にN+ドーピングをした理由は、暗信号を最小化しながらオーミックコンタクト形成を円滑にさせるためである。従来技術のように、トランスファトランジスタソース部全体をN+ドーピングする場合、基板表面のダングリングボンドによって暗信号が増加することがある。

その次に、前記第１基板１００上に層間絶縁膜１６０を形成して、配線１５０を形成することができる。前記配線１５０は、第１メタルコンタクト１５１a、第１メタル１５１、第２メタル１５２、第３メタル１５３、第４メタルコンタクト１５４aを含みうるが、これに限定されない。

前記配線１５０は、単位ピクセル毎に形成されてフォトダイオード２０５と前記読み出し回路１２０を連結して、フォトダイオード２０５の光電荷を転送する役割をすることができる。前記読み出し回路１２０と繋がる配線１５０の形成の時、周辺部Ｂと繋がる配線１７０も形成されうる。前記配線１５０、１７０は、金属、合金またはシリサイドを含む多様な伝導性物質で形成されうる。

前記ピクセル部Ａに形成された配線１５０、１５０aは、単位ピクセル毎に形成されて前記フォトダイオードの光電荷を前記読み出し回路１２０に伝送する役割をすることができる。例えば、前記ピクセル部Ａの第１配線１５０は実質的な動作を遂行する単位ピクセルと繋がり、前記第２配線１５０aはダミーピクセルと繋がりうる。前記配線１５０の第３メタル１５３形成の時、前記周辺部Ｂにはパッド１８０が形成されうる。

図３を参照して、結晶型半導体層２００を含む第２基板２０を準備する。前記第２基板２０は、単結晶または多結晶のシリコン基板であり、p型不純物またはn型不純物がドーピングされた基板であることがある。前記結晶型半導体層２００は、第２基板２０に対するエピタキシャル工程によって形成されうる。

図４を参照して、前記結晶型半導体層２００の内部にフォトダイオード層２０１が形成される。前記フォトダイオード層２０１は、N型の第１不純物領域２２０とP型の第２不純物領域２３０を結晶型半導体層２００にイオン注入して形成することができる。前記第１不純物領域２２０上に第２不純物領域２３０が形成されるので、前記結晶型半導体層２００内部にはPN接合を持つフォトダイオード層２０１が形成される。

また、前記第１不純物領域２２０の下部に高濃度のN型不純物をイオン注入してオーミックコンタクト層２１０を形成することができる。

実施例によって前記第１不純物領域２２０の厚さが前記第２不純物領域２３０の厚さより厚く形成されることで電荷貯蔵容量(Charge storing capacity)を増加させることができる。すなわち、N-層をもっと厚く形成して面積を拡張させることで光電子を含むことができるキャパシティー(capacity)を向上させることができる。

図示されてはないが、前記結晶型半導体層２００と第２基板２０の間に水素イオン層が形成されうる。または、前記結晶型半導体層２００と第２基板２０の間には絶縁層が埋め立てられていることもある。前記絶縁層は、以後前記第２基板２０が除去された後、湿式蝕刻工程を通じて除去されうる。前記水素イオン層と絶縁層は、第２基板２０と結晶型半導体層２００を分離するためのものである。

図５を参照して、前記第１基板１００と前記結晶型半導体層２００を含む第２基板２０がポンディングされる。前記第１基板１００の表面である層間絶縁膜１６０上部へ前記第２基板２０の下部面であるオーミックコンタクト層２１０の表面を設置した後ポンディングを行う。次に、前記下部配線１５０と前記オーミックコンタクト層２１０とが電気的に接続される。

図６を参照して、前記フォトダイオード層２０１が露出するように前記第２基板２０が除去される。すなわち、前記第２基板２０が除去されると、前記第１基板１００上には薄膜結晶型半導体層２００が残る。例えば、前記第２基板２０は、水素イオン層(図示してない)または絶縁層(図示してない)を基準に、ブレードまたはＣＭＰ工程によって除去されうる。

図７を参照して、前記結晶型半導体層２００上に素子分離パターン２４０が形成される。前記素子分離パターン２４０は、前記フォトダイオード層２０１上に酸化膜のような絶縁層を形成した後パターニングして、前記結晶型半導体層２００を選択的に露出させることができる。また、前記素子分離パターン２４０は、前記周辺部Ｂ上の前記結晶型半導体層２００を露出させることができる。

図８を参照して、前記結晶型半導体層２００に素子分離トレンチ２３５が形成される。前記素子分離トレンチ２３５は、前記素子分離パターン２４０を蝕刻マスクとして前記結晶型半導体層２００を蝕刻して形成されうる。このようにすることにより、前記ピクセル部Ａ上のフォトダイオード層２０１は、前記素子分離トレンチ２３５によって分離されて、単位ピクセル毎に分離された前記配線１５０とそれぞれ繋がることができる。

すなわち、前記配線１５０と繋がる第１フォトダイオード２０５は、実質的に動作する単位ピクセルであり、前記配線１５０aと繋がる第２フォトダイオード２０５は、ダミーピクセルであることがある。また、前記第１及び第２フォトダイオード２０５、２０５aを形成する際、前記周辺部Ｂの前記結晶型半導体層２００は除去されて、前記周辺部Ｂの層間絶縁層１６０及び配線１７０が露出する。

図９を参照して、前記素子分離トレンチ２３５を含む第１基板１００上に素子分離膜２５０が形成される。前記素子分離膜２５０は、酸化膜のような透明な絶縁層で形成されうる。前記素子分離膜２５０は、前記素子分離トレンチ２３５の内部を満たしながら前記層間絶縁層１６０上に形成されるので、前記第１及び第２フォトダイオード２０５、２０５aは、それぞれ分離されうる。また、前記素子分離膜２５０は、前記層間絶縁膜１６０の上部全体面に形成されるので前記第１及び第２フォトダイオード２０５、２０５a及び周辺部Ｂの配線１７０を保護することができる。

図１０を参照して、前記素子分離膜２５０に第１及び第２ビアホール２５５、２５７が形成される。前記第１及び第２ビアホール２５５、２５７は、前記素子分離膜２５０を部分的に取り除いて、前記第１フォトダイオード２０５の表面及び前記配線１７０を露出させることができる。

図１１を参照して、前記第１及び第２ビアホール２５５、２５７を含む素子分離膜２５０上に上部電極層２６０が形成される。前記上部電極層２６０は、前記第１及び第２ビアホール２５５、２５７を含む素子分離膜２５０上に導電性物質を蒸着することで形成されうる。例えば、前記上部電極層２６０は、チタン、アルミニウム、あかがね、コバルト及びタングステンのような不透明な金属層で形成されうる。

前記上部電極層２６０は、前記第１ビアホール２５５を通じて単位ピクセル毎に分離した前記第１フォトダイオード２０５と電気的に繋がりうる。また、前記上部電極層２６０は、前記第２ビアホール２５７を通じて前記周辺部Ｂの配線１７０と電気的に繋がりうる。前記上部電極層２６０は、前記第１ビアホール２５５から第２ビアホール２５７まで延長された形態に形成されて、前記第２フォトダイオード２０５aの上部領域を覆うことができるようになる。よって、前記上部電極層２６０により前記第２フォトダイオード２０５aでは光の遮られた状態になる。

前記上部電極層２６０は、前記第１フォトダイオード２０５にだけ繋がり、前記第１フォトダイオード２０５は実質的な動作を遂行する。また、前記上部電極層２６０は、前記第２フォトダイオード２０５aとは電気的に繋がっていないので、前記第２フォトダイオードパターン２０５aはダミーピクセルの役割をするができる。一般的に漏洩電流測定の時に、漏洩の要因は下部配線及び上部配線によることがある。実施例では、前記配線１５０の漏洩電流が発生しない場合、ダミーピクセルをリセットラインである上部電極層２６０と連結しないことで、リセットラインの漏洩電流要因を排除することができるので正確な漏洩電流の測定が可能である。このような漏洩電流は、暗信号に直接的な影響を及ぼすものなので、前記第２フォトダイオード２０５aをダミーピクセルとして使うことで、暗信号に対する基準ピクセルとして使うことができるようになる。

また、前記上部電極層２６０は、前記第２フォトダイオード２０５aの遮断膜の役割をするので、内部または外部での温度による信号差を比べてホッとピックセルなどによる出力画像を改善することができる。

図１２を参照して、単位ピクセル毎に形成された前記第１フォトダイオード２０５の受光領域が露出するように、前記上部電極層２６０に第１露出部２６５が形成される。前記第１露出部２６５は、単位ピクセル毎に形成された前記第１フォトダイオード２０５上部の前記上部電極層２６０を取り除くことで、第１フォトダイオード２０５の受光領域を確保することができる。

そして、前記第１露出部２６５の形成時、前記パッド１８０上部の素子分離膜２５０を露出させる第２露出部２６７が形成されうる。

図１３を参照して、前記第１及び第２露出部２６５、２６７が形成された層間絶縁膜１６０上に第１保護膜２７０及び第２保護膜２８０が形成される。前記第１保護膜２７０は、第１露出部２６５を通じて前記素子分離膜２５０と接触されうる。例えば、前記第１保護膜２７０は、酸化膜または窒化膜に形成されうる。前記第２保護膜２８０は、窒化膜または酸化膜に形成されうる。

図１４を参照して、前記周辺部Ｂ上のパッド１８０を露出させるパッドホール２８５が形成される。前記パッドホール２８５は、前記パッド１８０上部の層間絶縁膜１６０、素子分離膜２５０、第１保護膜２７０及び第２保護膜２８０を取り除くことで、前記パッド１８０を露出させることができる。

図１５を参照して、前記パッドホール２８５が形成された層間絶縁膜１６０上にパッド保護膜２９０が形成される。前記パッド保護膜２９０は、後で行われるカラーフィルター３００及びマイクロレンズ(図示してない)の形成工程時に、前記パッド１８０が汚染されることを防止するためのものである。例えば、前記パッド保護膜２９０は、ＴＥＯＳ層が１０〜２００Åの厚さで形成されうる。

図１６を参照して、前記第１及び第２フォトダイオード２０５に対応する前記パッド保護膜２９０上に、カラーフィルター３００及びマイクロレンズ(図示してない)が形成される。前記カラーフィルター３００は、単位ピクセルごとに一つずつ形成されて、入射する光から色を分離し出す。

（第２実施例）
図１７は、第２実施例によるイメージセンサーの部分詳細図である。

第２実施例によるイメージセンサーは、読み出し回路１２０が形成された第１基板１００と、前記読み出し回路１２０と電気的に繋がるように前記第１基板１００上に形成された配線１５０と、前記配線１５０と電気的に繋がって前記第１基板１００上側の結晶型半導体層に形成されたフォトダイオード(図示してない)を含む。

第２実施例は、前記第１実施例の技術的な特徴を採用することができる。

例えば、第２実施例の第１フォトダイオード２０５は、素子分離トレンチ２３５及び素子分離膜２５０によって単位ピクセル毎に分離されうる。また、前記第１フォトダイオード２０５を含む層間絶縁膜１６０上には保護膜２７０が形成されて、前記フォトダイオード２０５及び他の素子を保護することができる。また、上部電極層２６０と電気的に繋がらないダミーピクセルである第２フォトダイオード２０５aが形成されて、漏洩電流を測定することができる。

一方、第２実施例は、第１実施例と違い、電気接合領域１４０の一方の側に第１導電型連結領域１４８が形成された例である。

実施例によれば、P０/N-/P-ジャンクション１４０にオーミックコンタクトのためのN+連結領域１４８を形成することができるが、この時、N+連結領域１４８及びM１Cコンタクト１５１aの形成工程は、漏出源になることがある。なぜなら、P０/N-/P-ジャンクション１４０に逆電圧が印加されたまま動作するので、基板表面に電場が発生することがある。このような電場内部で、コンタクト形成の工程中に発生する結晶欠陷は漏出源になる。

また、N+連結領域１４８をP０/N-/P-ジャンクション１４０表面に形成させる場合、N+/P０ジャンクション１４８/１４５による電場が追加されるので、これもまた漏出源になることがある。

よって、第２実施例は、P０層にドーピングされずに、N+連結領域１４８で構成されたアクティブ領域に第１コンタクトプラグ１５１aを形成して、これをN-ジャンクション１４３と連結させるレイアウトを提示する。

第２実施例によれば、基板表面の電場が発生しなくなるので、これは３次元集積(３-Ｄ Integrated)CISの暗電流減少に寄与することができる。

第１実施例によるイメージセンサーの製造工程を表した断面図である。 第２実施例によるイメージセンサーの製造工程を表した断面図である。 第３実施例によるイメージセンサーの製造工程を表した断面図である。 第４実施例によるイメージセンサーの製造工程を表した断面図である。 第５実施例によるイメージセンサーの製造工程を表した断面図である。 第６実施例によるイメージセンサーの製造工程を表した断面図である。 第７実施例によるイメージセンサーの製造工程を表した断面図である。 第８実施例によるイメージセンサーの製造工程を表した断面図である。 第９実施例によるイメージセンサーの製造工程を表した断面図である。 第１０実施例によるイメージセンサーの製造工程を表した断面図である。 第１１実施例によるイメージセンサーの製造工程を表した断面図である。 第１２実施例によるイメージセンサーの製造工程を表した断面図である。 第１３実施例によるイメージセンサーの製造工程を表した断面図である。 第１４実施例によるイメージセンサーの製造工程を表した断面図である。 第１５実施例によるイメージセンサーの製造工程を表した断面図である。 第１６実施例によるイメージセンサーの製造工程を表した断面図である。 第２実施例によるイメージセンサーの部分詳細図である。 第１実施例による読み出し回路のフォトチャージダンピング構造を表す図面である。 従来技術による読み出し回路のフォトチャージダンピング構造を表す図面である。

符号の説明

２０ 第２基板、１００ 第１基板、１１０ 素子分離膜、１２０ 読み出し回路、１２１ トランスファトランジスタ、１２３ リセットトランジスタ、１２５ ドライブトランジスタ、１２７ セレクトトランジスタ、１３０ イオン注入領域、１３１、１３５、１３７ ソース及びドレーン領域、１４０ 電気接合領域、１４１ 第２導電型ウェル、１４３ 第１導電型イオン注入層、１４５ 第２導電型イオン注入層、１４７ 第１導電型連結領域、１４８ N+連結領域、１５０、１５０ａ、１７０ 配線、１５１ 第１メタル、１５１a 第１メタルコンタクト、１５２ 第２メタル、１５３ 第３メタル、１５４ａ 第４メタルコンタクト、１６０ 層間絶縁膜、１８０ パッド、２００ 結晶型半導体層、２０１ フォトダイオード層、２０５ 第１フォトダイオード、２０５ａ 第２フォトダイオード、２１０ オーミックコンタクト層、２２０ 第１不純物領域、２３０ 第２不純物領域、２３５ 素子分離トレンチ、２４０ 素子分離パターン、２５０ 素子分離膜、２５５ 第１ビアホール、２５７ 第２ビアホール、２６０ 上部電極層、２６５ 第１露出部、２６７ 第２露出部、２７０ 第１保護膜、２８０ 第２保護膜、２９０ パッド保護膜

Claims (19)

1. 読み出し回路が形成されたピクセル部及び周辺回路が形成された周辺部を含む第１基板と、前記読み出し回路及び周辺回路と繋がるように前記第１基板上に形成された配線及び層間絶縁膜と、
   前記ピクセル部に対応する前記層間絶縁膜上に形成された結晶型半導体層と、
   前記結晶型半導体層に形成されて素子分離トレンチにより配線とそれぞれ繋がる第１フォトダイオード及び第２フォトダイオードと、
   前記素子分離トレンチを含む結晶型半導体層上に形成された素子分離膜と、
   前記素子分離膜を貫いて前記第１フォトダイオードと部分的に繋がる上部電極層と、
   前記第１フォトダイオードの上部領域が選択的に露出されるように前記上部電極層に形成された露出部と、
   前記露出部を含む第１基板上に配置された保護膜を含むイメージセンサー。
2. 前記素子分離膜は、前記第１フォトダイオードを露出させる第１ビアホールを含み、前記上部電極層は、前記第１ビアホールを通じて前記第１フォトダイオードと電気的に繋がる請求項１に記載のイメージセンサー。
3. 前記第１フォトダイオードは、前記上部電極層と繋がって実質的な動作を遂行するメインピクセルであり、前記第２フォトダイオードは、前記上部電極層と繋がらないダミーピクセルであることを特徴とする請求項１に記載のイメージセンサー。
4. 前記読み出し回路は、前記第１基板に形成された電気接合領域を含み、前記電気接合領域は、前記第１基板に形成された第１導電型イオン注入領域と、
   前記第１導電型イオン注入領域上に形成された第２導電型イオン注入領域と、
   を含むことを特徴とする請求項１に記載のイメージセンサー。
5. 前記電気接合領域の上部に、前記配線と電気的に繋がって形成された第１導電型連結領域を更に含むことを特徴とする請求項４に記載のイメージセンサー。
6. 前記電気接合領域は、PNPジャンクションであることを特徴とする請求項４に記載のイメージセンサー。
7. 前記読み出し回路は、トランジスタの両側のソース及びドレーンの間に電圧差があることを特徴とする請求項１に記載のイメージセンサー。
8. 前記トランジスタは、トランスファトランジスタであり、前記トランジスタのソースのイオン注入濃度が、フローティングディフュージョン領域のイオン注入濃度より低いことを特徴とする請求項７に記載のイメージセンサー。
9. 前記電気接合領域の一方の側に、前記配線と電気的に繋がって形成された第１導電型連結領域を更に含むことを特徴とする請求項４に記載のイメージセンサー。
10. 前記第１導電型連結領域は、素子分離領域と接して前記電気接合領域と繋がったことを特徴とする請求項９に記載のイメージセンサー。
11. 第１基板に読み出し回路を含むピクセル部及び周辺回路を含む周辺部を形成する段階と、
    前記第１基板上に前記読み出し回路及び周辺回路と繋がる配線及び層間絶縁膜を形成する段階と、
    結晶型半導体層を含む第２基板を形成する段階と、
    前記結晶型半導体層にフォトダイオード層を形成する段階と、
    前記第１基板と前記フォトダイオード層を含む第２基板をポンディングする段階と、 前記第１基板上で前記フォトダイオード層が露出するように前記第２基板の一部を取り除く段階と、
    前記結晶型半導体層に素子分離トレンチを形成して配線とそれぞれ繋がる第１フォトダイオード及び第２フォトダイオードを形成する段階と、
    前記第１及び第２フォトダイオードを含む前記結晶型半導体層上に素子分離膜を形成する段階と、
    前記第１フォトダイオードと部分的に繋がるように前記素子分離膜上に上部電極層を形成する段階と、
    前記第１フォトダイオードの上部領域が選択的に露出されるように前記上部電極層の一部を取り除いて露出部を形成する段階と、
    前記露出部を含む前記層間絶縁層の上に保護膜を形成する段階と、
    を含むイメージセンサーの製造方法。
12. 前記素子分離トレンチを形成する際、前記周辺部上の結晶型半導体層が除去されて、前記周辺部の配線が露出する請求項１１に記載のイメージセンサーの製造方法。
13. 前記上部電極層を形成する段階は、前記第１フォトダイオードの表面が部分的に露出するように前記素子分離膜に第１ビアホールを形成する段階と、
    前記第１ビアホールを含む前記素子分離膜上に金属層を形成する段階と、
    を含む請求項１１に記載のイメージセンサーの製造方法。
14. 前記第１ビアホールを形成する際、前記周辺部の配線を露出させる第２ビアホールが形成される段階を更に含み、前記上部電極層は、前記第２ビアホールを通じて前記周辺部の配線と電気的に繋がることを特徴とする請求項１２に記載のイメージセンサーの製造方法。
15. 前記第１基板に読み出し回路を形成する段階は、前記第１基板に電気接合領域を形成する段階を含み、
    前記第１基板に電気接合領域を形成する段階は、前記第１基板に第１導電型イオン注入領域を形成する段階と、
    前記第１導電型イオン注入領域上に第２導電型イオン注入領域を形成する段階と、
    を含むことを特徴とする請求項１１に記載のイメージセンサーの製造方法。
16. 前記電気接合領域の上部に、前記配線と繋がる第１導電型連結領域を形成する段階を更に含むことを特徴とする請求項１５に記載のイメージセンサーの製造方法。
17. 前記第１導電型連結領域を形成する段階は、前記配線に対するコンタクトエッチングの後に進行されることを特徴とする請求項１６に記載のイメージセンサーの製造方法。
18. 前記電気接合領域の一方の側に、前記配線と繋がる第１導電型連結領域を形成する段階を更に含むことを特徴とする請求項１２に記載のイメージセンサーの製造方法。
19. 前記第１導電型連結領域は、素子分離領域と接して前記電気接合領域と繋がるように形成することを特徴とする請求項１６に記載のイメージセンサーの製造方法。

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