JP2009123257A - 半導体メモリ試験装置 - Google Patents

Abstract

【課題】 複数の領域に分割された半導体メモリの試験を行う半導体メモリ試験装置において、各領域のフェイル情報が複数の記憶領域に分散してフェイルメモリに保存されていたので、全領域のフェイル数を得るためには複数回フェイルメモリをサーチしなければならず、試験時間が長くなってしまうという課題を解決する。
【解決手段】 各領域のフェイル情報を領域毎にまとめてフェイルメモリに保存するようにした。フェイルメモリを先頭から１回サーチするだけで全領域のフェイル数を得ることができる。また、フェイルメモリとしてＤＲＡＭのような複数バンクを有するメモリを用いた場合、バンク切り替えの回数を少なくすることができるという効果もある。

【選択図】 図１

Description

本発明は、フェイル数を高速でカウントできるようにすることにより、試験時間を短縮することができる半導体メモリ試験装置に関するものである。

半導体メモリ試験装置は、指定されたアドレスのセルに所定の値を書き込み、この書き込んだ値を読み出すことにより、当該半導体メモリの良否を試験する装置である。このような半導体メモリ試験装置の構成を図７に示す。

図７において、パターン発生部１０は書き込むデータおよびアドレスを発生し、試験対象である半導体メモリ１１に出力する。データ比較部１２にはパターン発生部１０が発生したデータおよび半導体メモリ１１から読み出したデータが入力される。データ比較部１２は入力された２つのデータを比較し、一致しているかどうかを表すフェイル情報を出力する。フェイルメモリ１３にはこのフェイル情報およびパターン発生部１０が発生したアドレス情報が入力される。フェイルメモリ１３は、入力されたアドレス情報に基づいて入力されたフェイル情報を保存する

半導体メモリ１１の良否を判定するために、そのフェイル数をカウントしなければならないことがある。このフェイル数をカウントするためにフェイルカウンタ１４を設ける。フェイルカウンタ１４はフェイルメモリ１３に保存されたフェイル情報を読み出し、半導体メモリ１１のフェイル数をカウントする。

図８に、半導体メモリ１１の構成を示す。図８において、半導体メモリ１１のセルは平面上に配置されるので、各セルはＸアドレスとＹアドレスの２つのアドレスで表すことができる。また、半導体メモリ１１は２０−１〜２０−ＮのＮ個の領域に分割されている。この領域２０−１〜２０−Ｎの各々は、メイン２１、Ｘスペア２２、Ｙスペア２３、およびＸＹスペア２４の４つのサブ領域で構成されている。メモリ構成が複雑になると、領域の数（＝Ｎ）も増加する。

図９に、フェイルメモリ１３にフェイル情報を保存する形式を示す。図９において、１３ａはメイン２１のフェイル情報の保存形式を表している。メイン−１〜メイン−Ｎはそれぞれ領域２０−１〜２０−Ｎ内のメイン２１のフェイル情報が保存されている記憶領域である。

１３ｂはスペア２２〜２４のフェイル情報の保存形式を表している。Ｘスペア−１〜Ｘスペア―Ｎはそれぞれ領域２０−１〜２０−Ｎ内のＸスペア２２のフェイル情報が保存されている記憶領域、Ｙスペア−１〜Ｙスペア―Ｎはそれぞれ領域２０−１〜２０−Ｎ内のＹスペア２３のフェイル情報が保存されている記憶領域、ＸＹスペア−１〜ＸＹスペア―Ｎはそれぞれ領域２０−１〜２０−Ｎ内のＸＹスペア２４のフェイル情報が保存されている記憶領域である。

領域２０−ｐ（ｐ＝１〜Ｎ）内のメイン２１、Ｘスペア２２、Ｙスペア２３、ＸＹスペア２４のフェイル情報は複数の記憶領域に分散して保存される。例えば、領域２０−１内のメイン２１のフェイル情報は１３ｃ１〜１３ｃｑのｑ個の記憶領域に分散されて保存される。同様に、領域２０−１内のスペア２２〜２４、領域２０−２〜２０−Ｎのメイン２１、スペア２２〜２４のフェイル情報も複数の記憶領域に分散して保存される。

メモリには、ＤＲＡＭ(Dynamic Random Access Memory)のように複数のバンクに分割されているものがある。図８の“バンク境界”は、このバンクの境界を表している。このバンク境界を越えてアクセスするためには、バンク切り替えを行わなければならない。

図１０に各領域のフェイル数および総フェイル数を求めるフローを示す。なお、２５はバンク境界を示している。図９で説明したように、領域２０−１〜２０−Ｎのフェイル情報は複数の記憶領域に分散して保存されている。

そのため、まずフェイルメモリ１３全体をサーチし、領域２０−１のフェイル数を求めて保存する。すなわち、メイン−１、Ｘスペア−１、Ｙスペア−１、ＸＹスペア−１のフェイル情報のみチェックし、フェイル数をカウントする。次に、同じ要領で領域２０−２〜２０−Ｎのフェイル数を順番に求めて保存する。最後に領域２０−１〜２０−Ｎのフェイル数を加算して総フェイル数を求め、保存する。

特開２００４−３４８８９２号公報

しかしながら、このような半導体メモリ試験装置には次のような課題があった。前述したように、総フェイル数を求めるためには、領域２０−１〜２０−Ｎのフェイル情報を求めて加算しなければならない。そのため、領域の数だけフェイルメモリ１３をサーチしなければならず、時間がかかるという課題があった。

また、フェイルメモリとして複数バンク構成のメモリを用いると、フェイルメモリ１３全体をサーチするためにはバンク切り替えを行わなければならない。このバンク切り替え中はデータ転送ができないために、フェイルメモリ１３のサーチのための時間が更に増加してしまうという課題もあった。

半導体メモリ１１のメモリ構成が複雑になると領域の数Ｎが増加するので、フェイルメモリ１３をサーチする回数も増加し、それに伴ってバンク切り替えの回数も増加する。そのため、サーチに要する時間が益々長くなり、試験に要する時間も増加してしまうという課題もあった。

従って本発明の目的は、フェイル情報の保存形式を変えることにより、高速でフェイル数を求めることができる半導体メモリ試験装置を提供することにある。

このような課題を解決するために、本発明のうち請求項１記載の発明は、
複数の領域に分割された半導体メモリにデータを書き込み、このデータと前記半導体メモリから読み出したデータを比較してフェイル情報を作成して、このフェイル情報に基づいて前記半導体メモリを試験する半導体メモリ試験装置において、
前記領域について、同じ領域に属するフェイル情報をまとめて保存するフェイルメモリと、
前記フェイル情報を読み出してフェイル数をカウントするフェイルカウンタと、
前記フェイルカウンタがカウントしたフェイル数を保存するフェイル数保存部と、
を具備したものである。高速でフェイル数をカウントすることができる。

請求項２記載の発明は、請求項１記載の発明において、
前記領域はさらに複数のサブ領域に分割されており、これら複数のサブ領域毎にまとめてフェイル情報を保存するようにしたものである。サブ領域毎のフェイル数を高速でカウントできる。

請求項３記載の発明は、請求項２記載の発明において、
前記フェイルカウンタは、前記領域毎に、フェイル数の積算値を保存するようにしたものである。フェイルカウンタをリセットする回数が少なくなるので、高速でフェイル数をカウントすることができる。

請求項４記載の発明は、請求項１乃至請求項３いずれかに記載の発明において、
前記フェイルメモリとして、複数のバンクで構成されたメモリを用いたものである。バンク切り替えが少なくなるので、従来に比べてより高速にフェイル数をカウントできる。

請求項５記載の発明は、請求項１乃至請求項４いずれかに記載の発明において、
前記フェイルカウンタが前記フェイル情報を読み出すと同時にこの読み出したフェイル情報が格納されるバッファメモリを具備したものである。フェイル数カウントとバッファメモリコピーを同時に行うことができる。

以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１，２、３、４および５の発明によれば、複数の領域を有する半導体メモリの試験を行う半導体メモリ試験装置において、フェイルメモリにフェイル情報を領域毎にまとめて保存するようにした。

同じ領域のフェイル情報がまとめて配置されているので、フェイルメモリを一度サーチするだけで全領域のフェイル数をカウントすることができるという効果がある。また、各領域のフェイル数をフェイル数保存部に保存するようにしたので、この保存された値から任意の領域のフェイル数を得ることができるという効果がある。

また、従来のように分散されたフェイル情報を探す必要がなく、フェイルメモリを先頭からサーチするだけでよいので、高速でフェイル数を求めることができるという効果もある。更に、フェイルメモリとして複数のバンクを有するメモリを用いた場合、バンク切り替えの回数が少なくなるのでバンク切り替えに要する時間を短縮することができるという効果もある。

以下本発明を、図面を用いて詳細に説明する。図１は本発明に係る半導体メモリ試験装置の一実施例を示す構成図である。なお、図７と同じ要素には同一符号を付し、説明を省略する。また、半導体メモリ１１は図８の構成を有しているとする。

図１において、３０はフェイルメモリであり、パターン発生部１０が発生したアドレス情報、およびデータ比較部１２が出力するフェイル情報が入力される。フェイルメモリ３０は入力されたアドレスに基づいてどの領域のフェイル情報であるかを判断し、入力されたフェイル情報を保存する。３１はフェイルカウンタであり、フェイルメモリ３０に保存されたフェイル情報を読み出し、フェイル数をカウントし、フェイル数の積算値を出力する。３２はフェイル数保存部であり、フェイルカウンタ３１がカウントしたフェイル数を保存する。

図２に、フェイルメモリ３０にフェイル情報を保存する形式を示す。なお、図９と同じ要素には同一符号を付し、説明を省略する。図２において、３０ａは領域２０−１〜２０−Ｎ内のメイン２１のフェイル情報が保存されている記憶領域である。図９と同様に、メイン−１〜メイン−Ｎはそれぞれ領域２０−１〜２０−Ｎ内のメイン２１のフェイル情報が保存されている記憶領域を表している。

３０ｂは領域２０−１〜２０−Ｎのスペア２２〜２４のフェイル情報が保存されている記憶領域である。図９と同様に、Ｘスペア―１〜Ｘスペア−Ｎはそれぞれ領域２０−１〜２０−Ｎ内のＸスペア２２のフェイル情報が保存されている記憶領域、Ｙスペア―１〜Ｙスペア−Ｎはそれぞれ領域２０−１〜２０−Ｎ内のＹスペア２３のフェイル情報が保存されている記憶領域、ＸＹスペア―１〜ＸＹスペア−Ｎはそれぞれ領域２０−１〜２０−Ｎ内のＸＹスペア２４のフェイル情報が保存されている記憶領域である。３０ｂｘ、３０ｂｙ、３０ｂｘｙはそれぞれＸスペア、Ｙスペア、ＸＹスペアのフェイル情報が保存されている記憶領域を表している。

なお、“バンク境界”はバンクの境界を表している。また、サブ領域メインのフェイル情報が保存されている３０ａと、サブ領域スペアのフェイル情報が保存されている３０ｂは連続して配置されている。

図９に示したように、従来は各領域内のメイン２１、Ｘスペア２２、Ｙスペア２３、ＸＹスペア２４のフェイル情報は分散してフェイルメモリ１３に保存されていた。この実施例では、各領域のメイン２１、Ｘスペア２２、Ｙスペア２３、ＸＹスペア２４のフェイル情報は１箇所にまとめて保存されるので、フェイル数のカウント時間を大幅に短縮することができる。

図３にフェイル数を求めるフローチャートを示す。（Ａ）はメインルーチン、（Ｂ）はサブルーチンのフローチャートである。図３（Ａ）において、工程（Ｐ３−１）でフェイルカウンタ３１をリセットする。そして、工程（Ｐ３−２）で記憶領域３０ａのフェイル数をカウントして保存し、工程（Ｐ３−３）で記憶領域３０ｂｘのフェイル数をカウントして保存する。次に、工程（Ｐ３−４）で記憶領域３０ｂｙのフェイル数をカウントして保存し、最後に工程（Ｐ３−５）で記憶領域３０ｂｘｙのフェイル数をカウントして保存し、終了する。

図３（Ｂ）は工程（Ｐ３−２）〜（Ｐ３−５）の詳細を示したフローチャートである。工程（Ｐ３−２）〜（Ｐ３−５）は基本的に同じ処理なので、１つのフローチャートで表している。なお、メイン−１〜メインＮ、Ｘスペア−１〜Ｘスペア−Ｎ、Ｙスペア−１〜Ｙスペア−Ｎ、ＸＹスペア−１〜ＸＹスペアーＮの各々をサブ記憶領域と称する。

図３（Ｂ）において、工程（Ｐ３−１ｓ）でフェイル情報を読み込み、工程（Ｐ３−２ｓ）でフェイル数をカウントアップする。そして、工程（Ｐ３−３ｓ）でサブ記憶領域の終わりであるかどうかを判断し、終わりであると工程（Ｐ３−４ｓ）でカウント値をフェイル数保存部３２に保存する。そして、工程（Ｐ３−５ｓ）で記憶領域の終わりであるかをチェックし、終わりであると終了する。工程（Ｐ３−３ｓ）でサブ記憶領域の終わりでない場合、および工程（Ｐ３−５ｓ）で記憶領域の終わりでない場合は、いずれも工程（Ｐ３−１ｓ）に戻る。

図４に、フェイル数保存部３２の保存形式を示す。図４において、４０はサブ記憶領域毎に設けられたフェイル数を格納する領域である。これらの格納領域は記憶領域３０ａ、３０ｂｘ、３０ｂｙ、３０ｂｘｙ毎に各Ｎ個設けられている。４０ａ〜４０ｄはそれぞれ記憶領域３０ａ、３０ｂｘ、３０ｂｙ、３０ｂｘｙの最後の格納領域である。各格納領域４０内の数値は格納されたフェイル数であり、１６進数で表示されている。

図３（Ｂ）の工程（Ｐ３−４ｓ）で、フェイルカウンタ３１のカウント値は対応する格納領域４０に格納される。例えば、サブ記憶領域メイン−１のカウント値は、最初の格納領域４０に格納される。フェイルカウンタ３１はカウント値をリセットすることなく、次のサブ記憶領域のカウントを開始する。

そのため、格納領域４０にはそれまでのフェイル数の積算値が格納される。格納領域４０ａには記憶領域３０ａの総フェイル数が、格納領域４０ｂには記憶領域３０ａと３０ｂｘの総フェイル数が、格納領域４０ｃには記憶領域３０ａ、３０ｂｘ、３０ｂｙの総フェイル数が、格納領域４０ｄには全ての記憶領域の総フェイル数が格納される。各サブ記憶領域のフェイル数は、全てのフェイル数のカウントが終了した後に、該当する格納領域４０に格納された値から１つ前の格納領域４０に格納された値を引くことにより、求めることができる。

図９の保存形式では、フェイル情報が複数の記憶領域に分散して保存されていたので、各領域のフェイル数を求めるためには領域の数（＝Ｎ）だけフェイルメモリ１３をサーチしなければならなかった。本実施例では各領域のフェイル情報がまとめて保存されているので、フェイルメモリ３０を一度サーチするだけで、全フェイル数を得ることができる。なお、前述したように、サブ記憶領域毎にフェイル数の積算値が格納されているので、各サブ記憶領域のフェイル数を求めることもできる。フェイルカウンタ３１は最初にリセットされるだけなので、高速でフェイル数をカウントすることができる。

また、サーチする範囲におけるバンク境界の数をｍとすると、従来はｍ×Ｎ回のバンク切り替えが必要であったが、本実施例ではｍ回バンクを切り替えるだけでよく、切り替え時間を大幅に短縮することができる。

図５に本発明の他の実施例を示す。なお、図１と同じ要素には同一符号を付し、説明を省略する。図４において、５０はバッファメモリであり、フェイルカウンタ３１が読み出したフェイル情報が入力され、このフェイル情報を保存する。

図６に、図５実施例の動作を示すフローチャートを示す。この実施例は、フェイル数のカウントとフェイル情報のバッファメモリ５０への転送を同時に行うようにしたものである。なお、図３と同じ要素には同一符号を付し、説明を省略する。

図６において、（Ａ）はメインルーチン、（Ｂ）はサブルーチンである。メインルーチン（Ａ）は図３（Ａ）のメインルーチンと基本的に同じであり、工程（Ｐ６−１）〜（Ｐ６−５）は工程（Ｐ３−１）〜（Ｐ３−５）に対応する。すなわち、最初にフェイルカウンタ３１をリセットし、記憶領域３０ａ、３０ｂｘ、３０ｂｙ、３０ｂｘｙのフェイル数を順番にカウントして終了する。

サブルーチン（Ｂ）も図３のサブルーチン（Ｂ）とほぼ同じであるが、工程（Ｐ３−１ｓ）の後に工程（Ｐ６−１ｓ）が追加されている。工程（Ｐ３−１ｓ）でフェイルカウンタ３１がフェイル情報を読み込むと、工程（Ｐ６−１ｓ）でこのフェイル情報はバッファ５０に転送される。その後、工程（Ｐ３−２ｓ）でフェイル数をカウントアップする。

半導体メモリ試験装置では、被試験半導体メモリの不良解析を行うために、フェイルメモリ３０に保存されているフェイル情報をバッファメモリに転送するバッファメモリコピーが行われる。この実施例では、フェイル数のカウントと同時にバッファメモリコピーを行うことにより、処理時間を短縮するようにしたものである。

本発明の一実施例を示す構成図である。 フェイルメモリの保存形式を示した図である。 図１実施例の動作を示すフローチャートである。 フェイル数格納部３２の格納形式を示した図である。 本発明の他の実施例を示す構成図である。 図５実施例の動作を示すフローチャートである。 従来の半導体メモリ試験装置の構成図である。 被試験半導体メモリの構成図である。 従来のフェイルメモリの保存形式を示した図である。 従来の半導体メモリ試験装置の動作を示すフロー図である。

符号の説明

１０ パターン発生部
１１ 半導体メモリ
１２ データ比較部
２０−１〜２０−Ｎ 領域
２５ バンク境界
３０ フェイルメモリ
３０ａ、３０ｂ、３０ｂｘ、３０ｂｙ、３０ｂｘｙ 記憶領域
３１ フェイルカウンタ
３２ フェイル数保存部
４０、４０ａ〜４０ｄ 格納領域
５０ バッファメモリ
メイン−１〜メイン−Ｎ、Ｘスペア−１〜Ｘスペア−Ｎ 記憶領域
Ｙスペア−１〜Ｙスペア−Ｎ、ＸＹスペア−１〜ＸＹスペア−Ｎ 記憶領域

Claims (5)

1. 複数の領域に分割された半導体メモリにデータを書き込み、このデータと前記半導体メモリから読み出したデータを比較してフェイル情報を作成して、このフェイル情報に基づいて前記半導体メモリを試験する半導体メモリ試験装置において、
   前記領域について、同じ領域に属するフェイル情報をまとめて保存するフェイルメモリと、
   前記フェイル情報を読み出してフェイル数をカウントするフェイルカウンタと、
   前記フェイルカウンタがカウントしたフェイル数を保存するフェイル数保存部と、
   を具備したことを特徴とする半導体メモリ試験装置。
2. 前記領域はさらに複数のサブ領域に分割されており、これら複数のサブ領域毎にまとめてフェイル情報を保存するようにしたことを特徴とする請求項１記載の半導体メモリ試験装置。
3. 前記フェイルカウンタは、前記領域毎に、フェイル数の積算値を保存するようにしたことを特徴とする請求項２記載の半導体メモリ試験装置。
4. 前記フェイルメモリは、複数のバンクで構成されたメモリであることを特徴とする請求項１乃至請求項３いずれかに記載の半導体メモリ試験装置。
5. 前記フェイルカウンタが前記フェイル情報を読み出すと同時にこの読み出したフェイル情報が格納されるバッファメモリを具備したことを特徴とする請求項１乃至請求項４いずれかに記載の半導体メモリ試験装置。

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