JPH10269799A - 半導体メモリ試験装置 - Google Patents
半導体メモリ試験装置Info
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- JPH10269799A JPH10269799A JP9066788A JP6678897A JPH10269799A JP H10269799 A JPH10269799 A JP H10269799A JP 9066788 A JP9066788 A JP 9066788A JP 6678897 A JP6678897 A JP 6678897A JP H10269799 A JPH10269799 A JP H10269799A
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- memory
- memories
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- test mode
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
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- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31935—Storing data, e.g. failure memory
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 半導体メモリ試験装置に搭載される不良解析
メモリのメモリ使用量を低減し、少ないメモリ容量で多
数の被試験メモリのフェイルデータを格納する。 【解決手段】 高速試験モード時にインターリーブ動作
に要する複数のバンクを具備したメモリブロックが、高
速試験モードで試験する被試験メモリの数と同数設けら
れて構成される不良解析メモリを搭載した半導体メモリ
試験装置において、低速試験モード時は各メモリブロッ
クの各バンクごとに被試験メモリのフェイルデータ格納
領域に指定し、各被試験メモリのフェイルデータを各バ
ンクに格納する。
メモリのメモリ使用量を低減し、少ないメモリ容量で多
数の被試験メモリのフェイルデータを格納する。 【解決手段】 高速試験モード時にインターリーブ動作
に要する複数のバンクを具備したメモリブロックが、高
速試験モードで試験する被試験メモリの数と同数設けら
れて構成される不良解析メモリを搭載した半導体メモリ
試験装置において、低速試験モード時は各メモリブロッ
クの各バンクごとに被試験メモリのフェイルデータ格納
領域に指定し、各被試験メモリのフェイルデータを各バ
ンクに格納する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体メモリを試
験する半導体メモリ試験装置に関する。
験する半導体メモリ試験装置に関する。
【０００２】
【従来の技術】図４にメモリ試験装置全体の概略の構成
を示す。メモリ試験装置はタイミング発生器１１と、パ
ターン発生器１２と、不良解析メモリ１３と、波形整形
器１４と、論理比較器１６とによって構成され、被試験
メモリ１５の試験を行う。タイミング発生器１１は基準
クロックを発生する。パターン発生器１２はこの基準ク
ロックに従って被試験メモリ１５に与えるアドレス信
号、試験パターンデータ、制御信号を出力する。これら
の信号は波形整形器１４に与えられ、ここで試験に必要
な波形に整形して被試験メモリ１５に印加する。
を示す。メモリ試験装置はタイミング発生器１１と、パ
ターン発生器１２と、不良解析メモリ１３と、波形整形
器１４と、論理比較器１６とによって構成され、被試験
メモリ１５の試験を行う。タイミング発生器１１は基準
クロックを発生する。パターン発生器１２はこの基準ク
ロックに従って被試験メモリ１５に与えるアドレス信
号、試験パターンデータ、制御信号を出力する。これら
の信号は波形整形器１４に与えられ、ここで試験に必要
な波形に整形して被試験メモリ１５に印加する。
【０００３】被試験メモリ１５は制御信号によって試験
パターンデータの書込み、読み出しの制御が行われる。
被試験メモリ１５から読み出された試験パターンデータ
は論理比較器１６に与えられ、ここでパターン発生器１
２から出力される期待値データと比較し、その一致、不
一致により被試験メモリ１５の良否の判定を行う。不一
致の発生が検出されると以下に説明する不良解析メモリ
１３に不一致が発生したメモリセル位置を表すフェイル
データを格納する。
パターンデータの書込み、読み出しの制御が行われる。
被試験メモリ１５から読み出された試験パターンデータ
は論理比較器１６に与えられ、ここでパターン発生器１
２から出力される期待値データと比較し、その一致、不
一致により被試験メモリ１５の良否の判定を行う。不一
致の発生が検出されると以下に説明する不良解析メモリ
１３に不一致が発生したメモリセル位置を表すフェイル
データを格納する。
【０００４】図５に不良解析メモリ１３と論理比較器１
６の概略の構成を示す。被試験メモリ１５にはパターン
発生器１２から波形整形器１４を介してアドレス信号と
試験パターンデータが与えられ、試験パターンデータの
書込み読み出しが行われる。図５の例では被試験メモリ
１５は４個の入出力端子Ｉ／Ｏ１，Ｉ／Ｏ２，Ｉ／Ｏ
３，Ｉ／Ｏ４を具備し、４ビット幅の試験パターンデー
タを書込み読み出す構成とした場合を示す。
６の概略の構成を示す。被試験メモリ１５にはパターン
発生器１２から波形整形器１４を介してアドレス信号と
試験パターンデータが与えられ、試験パターンデータの
書込み読み出しが行われる。図５の例では被試験メモリ
１５は４個の入出力端子Ｉ／Ｏ１，Ｉ／Ｏ２，Ｉ／Ｏ
３，Ｉ／Ｏ４を具備し、４ビット幅の試験パターンデー
タを書込み読み出す構成とした場合を示す。
【０００５】被試験メモリ１５から読み出された試験パ
ターンデータは論理比較器１６で期待値パターンデータ
と比較される。論理比較器１６は被試験メモリ１５の各
入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ４ごとにフェイルデータＦ
ＡＬ１，ＦＡＬ２，ＦＡＬ３，ＦＡＬ４を出力し、不良
解析メモリ１３に供給する。不良解析メモリ１３には各
入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ４ごとに１ビットデータ幅
を持つ例えばスタティックＲＡＭ（以下Ｘ１ＳＲＡＭと
称す）を用意し、このＸ１ＳＲＡＭに各フェイルデータ
ＦＡＬ１〜ＦＡＬ４を格納する。この例では４ビットデ
ータ幅であるから４個のＸ１ＳＲＡＭ1 〜Ｘ１ＳＲＡＭ
4 を用意し、各Ｘ１ＳＲＡＭ1 〜Ｘ１ＳＲＡＭ4 のチッ
プセレクト端子／ＣＳにフェイルデータＦＡＬ１〜ＦＡ
Ｌ４を与え、不一致が発生した場合に限ってチップセレ
クト端子／ＣＳにＬ論理を入力して活性状態に制御し、
書込み指令パルス／ＷＥの供給に同期してデータ入力端
子ＦＤ０〜ＦＤ３に入力しているＨ論理をその時点で与
えられているアドレスに書き込むように動作する。図６
にフェイルデータの格納フォーマットを示す。
ターンデータは論理比較器１６で期待値パターンデータ
と比較される。論理比較器１６は被試験メモリ１５の各
入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ４ごとにフェイルデータＦ
ＡＬ１，ＦＡＬ２，ＦＡＬ３，ＦＡＬ４を出力し、不良
解析メモリ１３に供給する。不良解析メモリ１３には各
入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ４ごとに１ビットデータ幅
を持つ例えばスタティックＲＡＭ（以下Ｘ１ＳＲＡＭと
称す）を用意し、このＸ１ＳＲＡＭに各フェイルデータ
ＦＡＬ１〜ＦＡＬ４を格納する。この例では４ビットデ
ータ幅であるから４個のＸ１ＳＲＡＭ1 〜Ｘ１ＳＲＡＭ
4 を用意し、各Ｘ１ＳＲＡＭ1 〜Ｘ１ＳＲＡＭ4 のチッ
プセレクト端子／ＣＳにフェイルデータＦＡＬ１〜ＦＡ
Ｌ４を与え、不一致が発生した場合に限ってチップセレ
クト端子／ＣＳにＬ論理を入力して活性状態に制御し、
書込み指令パルス／ＷＥの供給に同期してデータ入力端
子ＦＤ０〜ＦＤ３に入力しているＨ論理をその時点で与
えられているアドレスに書き込むように動作する。図６
にフェイルデータの格納フォーマットを示す。
【０００６】以上説明した不良解析メモリ１３の構成及
び動作は通常の速度（比較的低速）のメモリを試験する
場合の構成及び動作である。半導体メモリ試験装置では
高速メモリを試験する構成も付加されている。つまり、
不良解析メモリ１３は通常速度のメモリを複数設けて構
成し、この複数のメモリを時分割して動作させ、高速フ
ェイルデータを記憶させる手法が採られている。この手
法を以下インターリーブと称すことにする。インターリ
ーブ動作を行わせるためには、図５に示したＸ１ＳＲＡ
Ｍ1 〜Ｘ１ＳＲＡＭ4 の構成をインターリーブの相数分
設ける必要がある。インターリーブの相数を４相とする
ならば、Ｘ１ＳＲＡＭ1 〜Ｘ１ＳＲＡＭ4 の組合せを４
組設け、これら各組のＸ１ＳＲＡＭ1 〜Ｘ１ＳＲＡＭ4
をインターリーブ動作させる。これらの組をここではバ
ンクと称し、インターリーブの相数が４相の場合は４つ
のバンクを用意することになる。
び動作は通常の速度（比較的低速）のメモリを試験する
場合の構成及び動作である。半導体メモリ試験装置では
高速メモリを試験する構成も付加されている。つまり、
不良解析メモリ１３は通常速度のメモリを複数設けて構
成し、この複数のメモリを時分割して動作させ、高速フ
ェイルデータを記憶させる手法が採られている。この手
法を以下インターリーブと称すことにする。インターリ
ーブ動作を行わせるためには、図５に示したＸ１ＳＲＡ
Ｍ1 〜Ｘ１ＳＲＡＭ4 の構成をインターリーブの相数分
設ける必要がある。インターリーブの相数を４相とする
ならば、Ｘ１ＳＲＡＭ1 〜Ｘ１ＳＲＡＭ4 の組合せを４
組設け、これら各組のＸ１ＳＲＡＭ1 〜Ｘ１ＳＲＡＭ4
をインターリーブ動作させる。これらの組をここではバ
ンクと称し、インターリーブの相数が４相の場合は４つ
のバンクを用意することになる。
【０００７】図７にインターリーブの動作状況を示す。
高速フェイルデータＨＦＡＬは図７Ｂに示す４相のバン
クセレクト信号Ｓ１，Ｓ２，Ｓ３，Ｓ４に従ってバンク
＃１〜＃４に４分散されて格納される。従って各バンク
＃１〜＃４を構成するＸ１ＳＲＡＭ1 〜Ｘ１ＳＲＡＭ4
は高速フェイルデータＨＦＡＬの４倍長い周期Ｔで動作
すればよいことになる。
高速フェイルデータＨＦＡＬは図７Ｂに示す４相のバン
クセレクト信号Ｓ１，Ｓ２，Ｓ３，Ｓ４に従ってバンク
＃１〜＃４に４分散されて格納される。従って各バンク
＃１〜＃４を構成するＸ１ＳＲＡＭ1 〜Ｘ１ＳＲＡＭ4
は高速フェイルデータＨＦＡＬの４倍長い周期Ｔで動作
すればよいことになる。
【０００８】図８に高速モードと低速モードとに切替え
て動作させることができる従来の不良解析メモリ１３の
構成を示す。この例では不良解析メモリ１３を複数の不
良解析メモリユニット１３1 〜１３m によって構成した
場合を示す。同時に試験を行うことができる被試験メモ
リの数を高速試験モード及び低速試験モードの別を問わ
ずｍとすれば、不良解析メモリユニットも１３1 〜１３
m までのｍ個設けられる。各不良解析メモリユニット１
３1 〜１３m にメモリコントール部ＭＣＯＮと共にメモ
リブロックＭＢＬＫが設けられる。このメモリブロック
ＭＢＬＫはインターリーブの相数分のバンクＢＮＣ＃１
〜ＢＮＣ＃ｎを装備して構成される。図の例ではｎ相ま
でのインターリーブ動作を可能とするためにバンクＢＮ
Ｃ＃１〜ＢＮＣ＃ｎまでのｎ個のバンクを設けた場合を
示す。
て動作させることができる従来の不良解析メモリ１３の
構成を示す。この例では不良解析メモリ１３を複数の不
良解析メモリユニット１３1 〜１３m によって構成した
場合を示す。同時に試験を行うことができる被試験メモ
リの数を高速試験モード及び低速試験モードの別を問わ
ずｍとすれば、不良解析メモリユニットも１３1 〜１３
m までのｍ個設けられる。各不良解析メモリユニット１
３1 〜１３m にメモリコントール部ＭＣＯＮと共にメモ
リブロックＭＢＬＫが設けられる。このメモリブロック
ＭＢＬＫはインターリーブの相数分のバンクＢＮＣ＃１
〜ＢＮＣ＃ｎを装備して構成される。図の例ではｎ相ま
でのインターリーブ動作を可能とするためにバンクＢＮ
Ｃ＃１〜ＢＮＣ＃ｎまでのｎ個のバンクを設けた場合を
示す。
【０００９】メモリコントロール部ＭＣＯＮはフェイル
フォーマット部ＦＬＦＯと、バンクセレクタＢＬＳＥ
と、動作周波数レジスタＦＲＧと、シフタＳＦＴとによ
って構成される。フェイルフォーマット部ＦＬＦＯは被
試験メモリの出力ビット幅に対応するビット幅を切り出
して、各バンクＢＮＣ＃１〜ＢＮＣ＃ｎに被試験メモリ
が出力するビット幅と同一ビット幅を持つフェイルデー
タを供給する。
フォーマット部ＦＬＦＯと、バンクセレクタＢＬＳＥ
と、動作周波数レジスタＦＲＧと、シフタＳＦＴとによ
って構成される。フェイルフォーマット部ＦＬＦＯは被
試験メモリの出力ビット幅に対応するビット幅を切り出
して、各バンクＢＮＣ＃１〜ＢＮＣ＃ｎに被試験メモリ
が出力するビット幅と同一ビット幅を持つフェイルデー
タを供給する。
【００１０】バンクセレクタＢＬＳＥは低速試験モード
と高速試験モードに対応してバンクセレクト信号を出力
する。つまり、低速試験モードでは動作周波数レジスタ
ＦＲＧに設定された値によってバンクセレクト信号を生
成し、一般にはバンクＢＮＣ＃１にバンクセレクト信号
を出力し、バンクＢＮＣ＃１を動作モードに設定する。
と高速試験モードに対応してバンクセレクト信号を出力
する。つまり、低速試験モードでは動作周波数レジスタ
ＦＲＧに設定された値によってバンクセレクト信号を生
成し、一般にはバンクＢＮＣ＃１にバンクセレクト信号
を出力し、バンクＢＮＣ＃１を動作モードに設定する。
【００１１】高速試験モードではシフタＳＦＴが動作
し、被試験メモリ１５に印加されるアドレス信号の上位
ビットに従ってインターリーブの相数に対応した多相の
バンクセレクト信号（図７Ｂ参照）を生成し、そのバン
クセレクト信号を各バンクＢＮＣ＃１，ＢＮＣ＃２…に
配分し、各バンクＢＮＣ＃１〜ＢＮＣ＃ｎをインターリ
ーブ動作させる。
し、被試験メモリ１５に印加されるアドレス信号の上位
ビットに従ってインターリーブの相数に対応した多相の
バンクセレクト信号（図７Ｂ参照）を生成し、そのバン
クセレクト信号を各バンクＢＮＣ＃１，ＢＮＣ＃２…に
配分し、各バンクＢＮＣ＃１〜ＢＮＣ＃ｎをインターリ
ーブ動作させる。
【００１２】各バンクＢＮＣ＃１〜ＢＮＣ＃ｎを構成す
るＸ１ＳＲＡＭの各アドレス入力端子Ａｎには被試験メ
モリ１５に印加されるアドレス信号が与えられ、被試験
メモリ１５と同一アドレスがアクセスされる。また各Ｘ
１ＳＲＡＭのデータ入力端子ＦＤにＨ論理を与え、フェ
イルデータがＬ論理に反転した場合に、そのとき与えら
れているアドレスにＨ論理を書き込む。
るＸ１ＳＲＡＭの各アドレス入力端子Ａｎには被試験メ
モリ１５に印加されるアドレス信号が与えられ、被試験
メモリ１５と同一アドレスがアクセスされる。また各Ｘ
１ＳＲＡＭのデータ入力端子ＦＤにＨ論理を与え、フェ
イルデータがＬ論理に反転した場合に、そのとき与えら
れているアドレスにＨ論理を書き込む。
【００１３】
【発明が解決しようとする課題】上述したように、従来
より半導体メモリ試験装置には低速試験モードと、高速
試験モードとで動作させる構成を具備している。低速試
験モードでは図９に示すように、メモリブロックＭＢＬ
Ｋ内のバンクＢＮＣ＃１を主に使用する構成となってお
り、他のバンクＢＮＣ＃２〜ＢＮＣ＃ｎは未使用状態に
放置される。
より半導体メモリ試験装置には低速試験モードと、高速
試験モードとで動作させる構成を具備している。低速試
験モードでは図９に示すように、メモリブロックＭＢＬ
Ｋ内のバンクＢＮＣ＃１を主に使用する構成となってお
り、他のバンクＢＮＣ＃２〜ＢＮＣ＃ｎは未使用状態に
放置される。
【００１４】従って、低速試験モードでは不良解析メモ
リ１３に実装したメモリのインターリーブ動作の相数分
の１のメモリしか実用していないことになり、テストコ
ストは高価なものとなっている。つまり、インターリー
ブ動作の相数が４相の場合は実装したメモリの１／４の
メモリしか実用していないことになり、装備に要する費
用対被試験メモリの個数の比は大きく、この点でテスト
コストは高い。
リ１３に実装したメモリのインターリーブ動作の相数分
の１のメモリしか実用していないことになり、テストコ
ストは高価なものとなっている。つまり、インターリー
ブ動作の相数が４相の場合は実装したメモリの１／４の
メモリしか実用していないことになり、装備に要する費
用対被試験メモリの個数の比は大きく、この点でテスト
コストは高い。
【００１５】一般にテストに要するコストを低減するに
は、同時に試験できる半導体メモリの数を増やすことに
よって達成しているが、現実には低速試験モードにおい
て、同時に試験することができる半導体メモリの数を増
やせばそれだけ高速試験モードにおいて未使用のまま放
置されるメモリ（不良解析メモリ）の量が上昇し、試験
装置に要する費用が上昇し、この点でテストコストの上
昇をまねく欠点がある。
は、同時に試験できる半導体メモリの数を増やすことに
よって達成しているが、現実には低速試験モードにおい
て、同時に試験することができる半導体メモリの数を増
やせばそれだけ高速試験モードにおいて未使用のまま放
置されるメモリ（不良解析メモリ）の量が上昇し、試験
装置に要する費用が上昇し、この点でテストコストの上
昇をまねく欠点がある。
【００１６】この発明の目的は低速試験モード時も不良
解析メモリを構成するメモリ素子の実用率を１００％に
向上させ、少ないメモリ素子によって多数の被試験メモ
リのフェイルデータを格納することができる半導体メモ
リ試験装置を提供しようとするものである。
解析メモリを構成するメモリ素子の実用率を１００％に
向上させ、少ないメモリ素子によって多数の被試験メモ
リのフェイルデータを格納することができる半導体メモ
リ試験装置を提供しようとするものである。
【００１７】
【課題を解決するための手段】この発明では、高速試験
モード時にインターリーブ動作の相数に対応する数のバ
ンクを具備したメモリブロックが、高速モードで試験す
る被試験メモリの数と同数設けられて構成される不良解
析メモリを搭載した半導体メモリ試験装置において、低
速試験モード時は不良解析メモリを構成する各メモリブ
ロックの各バンクごとに被試験メモリのフェイルデータ
格納領域に指定し、各被試験メモリのフェイルデータを
各バンクに格納する構成としたものである。
モード時にインターリーブ動作の相数に対応する数のバ
ンクを具備したメモリブロックが、高速モードで試験す
る被試験メモリの数と同数設けられて構成される不良解
析メモリを搭載した半導体メモリ試験装置において、低
速試験モード時は不良解析メモリを構成する各メモリブ
ロックの各バンクごとに被試験メモリのフェイルデータ
格納領域に指定し、各被試験メモリのフェイルデータを
各バンクに格納する構成としたものである。
【００１８】従って、この発明の半導体メモリ試験装置
によれば、特に低速試験モードでは各メモリブロックを
構成する複数のバンクごとに、被試験メモリのフェイル
データ格納領域に指定するから、不良解析メモリのほぼ
１００％を実用することができる。この結果、インター
リーブの相数をｎ相、高速試験モードで同時に試験する
ことができる被試験メモリの数をｍとした場合、そのｍ
個の被試験メモリの高速フェイルデータを格納する不良
解析メモリを用いることにより、低速試験モードではｍ
×ｎ個の被試験メモリのフェイルデータを格納する不良
解析メモリを構成することができる。
によれば、特に低速試験モードでは各メモリブロックを
構成する複数のバンクごとに、被試験メモリのフェイル
データ格納領域に指定するから、不良解析メモリのほぼ
１００％を実用することができる。この結果、インター
リーブの相数をｎ相、高速試験モードで同時に試験する
ことができる被試験メモリの数をｍとした場合、そのｍ
個の被試験メモリの高速フェイルデータを格納する不良
解析メモリを用いることにより、低速試験モードではｍ
×ｎ個の被試験メモリのフェイルデータを格納する不良
解析メモリを構成することができる。
【００１９】よって、低速試験モードにおいて同時に試
験することができる半導体メモリの数を増大したとして
も、未使用の状態に放置されるメモリの量を少なくする
ことができる。よってメモリの利用率を向上させること
ができる利点が得られる。
験することができる半導体メモリの数を増大したとして
も、未使用の状態に放置されるメモリの量を少なくする
ことができる。よってメモリの利用率を向上させること
ができる利点が得られる。
【００２０】
【発明の実施の形態】図１にこの発明の一実施例を示
す。図１において、図８と対応する部分には同一符号を
付して示す。この実施例では図８において説明したと同
様に高速試験モード時に同時に試験することができる被
試験メモリの数をｍ個とした場合を示す。従って、不良
解析メモリユニットとしては１３1 〜１３m のｍ個の不
良解析メモリユニットが設けられる。
す。図１において、図８と対応する部分には同一符号を
付して示す。この実施例では図８において説明したと同
様に高速試験モード時に同時に試験することができる被
試験メモリの数をｍ個とした場合を示す。従って、不良
解析メモリユニットとしては１３1 〜１３m のｍ個の不
良解析メモリユニットが設けられる。
【００２１】この発明では、各不良解析メモリユニット
１３1 〜１３m にインターリーブ動作の相数と同数の入
力端子群ＩＮ1 〜ＩＮn を設け、低速試験モード時はこ
れら入力端子群ＩＮ1 〜ＩＮn に低速フェイルデータＬ
ＦＡＬ1 〜ＬＦＡＬn を入力する。メモリコントロール
部ＭＣＯＮにはインターリーブ動作の相数ｎと同数のフ
ェイルフォーマット部ＦＬＦＯ1 〜ＦＬＦＯn を設け、
これらｎ個のフェイルフォーマット部ＦＬＦＯ1 〜ＦＬ
ＦＯn を通じてメモリブロックＭＢＬＫに設けられるバ
ンクＢＮＣ＃１〜ＢＮＣ＃ｎに低速フェイルデータＬＦ
ＡＬ1 〜ＬＦＡＬnを供給する。
１３1 〜１３m にインターリーブ動作の相数と同数の入
力端子群ＩＮ1 〜ＩＮn を設け、低速試験モード時はこ
れら入力端子群ＩＮ1 〜ＩＮn に低速フェイルデータＬ
ＦＡＬ1 〜ＬＦＡＬn を入力する。メモリコントロール
部ＭＣＯＮにはインターリーブ動作の相数ｎと同数のフ
ェイルフォーマット部ＦＬＦＯ1 〜ＦＬＦＯn を設け、
これらｎ個のフェイルフォーマット部ＦＬＦＯ1 〜ＦＬ
ＦＯn を通じてメモリブロックＭＢＬＫに設けられるバ
ンクＢＮＣ＃１〜ＢＮＣ＃ｎに低速フェイルデータＬＦ
ＡＬ1 〜ＬＦＡＬnを供給する。
【００２２】フェイルフォーマット部ＦＬＦＯ1 を除く
他のフェイルフォーマット部ＦＬＦＯ2 〜ＦＬＦＯn の
各前段にはマルチプレクサＭＵＸを設け、このマルチプ
レクサＭＵＸによって高速試験モードと低速試験モード
に切替えることができるように構成している。つまり、
高速試験モードでは入力端子群ＩＮ1 に供給される高速
フェイルデータをフェイルフォーマット部ＦＬＦＯ1 以
外の他のフェイルフォーマット部ＦＬＦＯ2 〜ＦＬＦＯ
n に印加することができるように構成し、低速試験モー
ドでは各入力端子群ＩＮ1 〜ＩＮn に入力した低速フェ
イルデータＬＦＡＬ1 〜ＬＦＡＬn を各フェイルフォー
マット部ＦＬＦＯ1 〜ＦＬＦＯn に入力できるように構
成している。ＲＧはこのマルチプレクサＭＵＸの状態を
制御するレジスタである。つまり、マルチプレクサＭＵ
Ｘは高速試験モードでは入力端子Ａに切替えられ、低速
試験モードでは入力端子Ｂに切替えられる。
他のフェイルフォーマット部ＦＬＦＯ2 〜ＦＬＦＯn の
各前段にはマルチプレクサＭＵＸを設け、このマルチプ
レクサＭＵＸによって高速試験モードと低速試験モード
に切替えることができるように構成している。つまり、
高速試験モードでは入力端子群ＩＮ1 に供給される高速
フェイルデータをフェイルフォーマット部ＦＬＦＯ1 以
外の他のフェイルフォーマット部ＦＬＦＯ2 〜ＦＬＦＯ
n に印加することができるように構成し、低速試験モー
ドでは各入力端子群ＩＮ1 〜ＩＮn に入力した低速フェ
イルデータＬＦＡＬ1 〜ＬＦＡＬn を各フェイルフォー
マット部ＦＬＦＯ1 〜ＦＬＦＯn に入力できるように構
成している。ＲＧはこのマルチプレクサＭＵＸの状態を
制御するレジスタである。つまり、マルチプレクサＭＵ
Ｘは高速試験モードでは入力端子Ａに切替えられ、低速
試験モードでは入力端子Ｂに切替えられる。
【００２３】バンクセレクタＢＬＳＥは低速試験モード
では動作周波数レジスタＦＲＧに設定した数値によりイ
ンターリーブ動作の相数と同数のバンクＢＮＣ＃１〜Ｂ
ＮＣ＃ｎにセレクト信号を与え、全てのバンクＢＮＣ＃
１〜ＢＮＣ＃ｎを各フェイルフォーマット部ＦＬＦＯ1
〜ＦＬＦＯn と１：１に対応させて動作させる。従っ
て、各バンクＢＮＣ＃１〜ＢＮＣ＃ｎは与えられるアド
レス信号に従って同時にアクセスされ、フェイル（不一
致）が発生するごとにデータ入力端子ＦＤに供給されて
いるＨ論理をそのバンクのアドレスに格納する。
では動作周波数レジスタＦＲＧに設定した数値によりイ
ンターリーブ動作の相数と同数のバンクＢＮＣ＃１〜Ｂ
ＮＣ＃ｎにセレクト信号を与え、全てのバンクＢＮＣ＃
１〜ＢＮＣ＃ｎを各フェイルフォーマット部ＦＬＦＯ1
〜ＦＬＦＯn と１：１に対応させて動作させる。従っ
て、各バンクＢＮＣ＃１〜ＢＮＣ＃ｎは与えられるアド
レス信号に従って同時にアクセスされ、フェイル（不一
致）が発生するごとにデータ入力端子ＦＤに供給されて
いるＨ論理をそのバンクのアドレスに格納する。
【００２４】一方、高速試験モードでは図２に示すよう
に、入力端子群ＩＮ1 に高速フェイルデータＨＦＡＬが
供給され、マルチプレクサＭＵＸは入力端子Ａに切替え
られ、全てのフェイルフォーマット部ＦＬＦＯ1 〜ＦＬ
ＦＯn に高速フェイルデータＨＦＡＬを供給する。フェ
イルフォーマット部ＦＬＦＯ1 〜ＦＬＦＯn はフェイル
データのビット幅を入力される高速フェイルデータＨＦ
ＡＬのビット幅に揃え、高速データのままバンクＢＮＣ
＃１〜ＢＮＣ＃ｎに出力する。
に、入力端子群ＩＮ1 に高速フェイルデータＨＦＡＬが
供給され、マルチプレクサＭＵＸは入力端子Ａに切替え
られ、全てのフェイルフォーマット部ＦＬＦＯ1 〜ＦＬ
ＦＯn に高速フェイルデータＨＦＡＬを供給する。フェ
イルフォーマット部ＦＬＦＯ1 〜ＦＬＦＯn はフェイル
データのビット幅を入力される高速フェイルデータＨＦ
ＡＬのビット幅に揃え、高速データのままバンクＢＮＣ
＃１〜ＢＮＣ＃ｎに出力する。
【００２５】各バンクＢＮＣ＃１〜ＢＮＣ＃ｎにはバン
クセレクタ部ＢＬＳＥから図７Ｂに示した多相のバンク
セレクト信号が供給され、このバンクセレクト信号によ
って各バンクＢＮＣ＃１〜ＢＮＣ＃ｎは図７Ｃに示した
ように、インターリーブ動作し、各バンクＢＮＣ＃１〜
ＢＮＣ＃ｎに高速フェイルデータＨＦＡＬを分散して格
納する。
クセレクタ部ＢＬＳＥから図７Ｂに示した多相のバンク
セレクト信号が供給され、このバンクセレクト信号によ
って各バンクＢＮＣ＃１〜ＢＮＣ＃ｎは図７Ｃに示した
ように、インターリーブ動作し、各バンクＢＮＣ＃１〜
ＢＮＣ＃ｎに高速フェイルデータＨＦＡＬを分散して格
納する。
【００２６】
【発明の効果】各不良解析メモリユニット１３1 〜１３
m を上述したように構成することにより、各不良解析メ
モリユニット１３1 〜１３m に設けられたメモリブロッ
クＭＢＬＫのバンク＃１〜＃ｎは図３に示すように低速
試験モード時は被試験メモリ１５と１：１で対応し、各
被試験メモリ１５のフェイルデータの格納領域として利
用される。従って高速試験モード時の被試験メモリの試
験個数をｍ，インターリーブ動作の相数をｎとすると、
低速試験モードではｍ×ｎ個の不良解析メモリを用意で
きることになる。つまり、ｍ個のメモリブロックＭＢＬ
Ｋの各バンクＢＮＣ＃１〜ＢＮＣ＃ｎを１００％使用す
ることができることになり、低速試験モード時に従来と
同数の半導体メモリを試験するものとすると、不良解析
メモリに要するメモリの容量を少なくすることができ
る。また、同時に試験できる被試験メモリの数を増加さ
せる場合でも、各メモリブロックＭＢＬＫの各バンクＢ
ＮＣ＃１〜ＢＮＣ＃ｎは１００％実用されるから、不良
解析メモリに要するメモリ容量の増加量を抑えることが
できる。よって、低速試験モードで試験できる被試験メ
モリの数を多くした試験装置を製造しても、不良解析メ
モリに要するコストの上昇は抑えられ、安価にメモリ試
験装置を製造できる利点が得られる。
m を上述したように構成することにより、各不良解析メ
モリユニット１３1 〜１３m に設けられたメモリブロッ
クＭＢＬＫのバンク＃１〜＃ｎは図３に示すように低速
試験モード時は被試験メモリ１５と１：１で対応し、各
被試験メモリ１５のフェイルデータの格納領域として利
用される。従って高速試験モード時の被試験メモリの試
験個数をｍ，インターリーブ動作の相数をｎとすると、
低速試験モードではｍ×ｎ個の不良解析メモリを用意で
きることになる。つまり、ｍ個のメモリブロックＭＢＬ
Ｋの各バンクＢＮＣ＃１〜ＢＮＣ＃ｎを１００％使用す
ることができることになり、低速試験モード時に従来と
同数の半導体メモリを試験するものとすると、不良解析
メモリに要するメモリの容量を少なくすることができ
る。また、同時に試験できる被試験メモリの数を増加さ
せる場合でも、各メモリブロックＭＢＬＫの各バンクＢ
ＮＣ＃１〜ＢＮＣ＃ｎは１００％実用されるから、不良
解析メモリに要するメモリ容量の増加量を抑えることが
できる。よって、低速試験モードで試験できる被試験メ
モリの数を多くした試験装置を製造しても、不良解析メ
モリに要するコストの上昇は抑えられ、安価にメモリ試
験装置を製造できる利点が得られる。
【図１】この発明の半導体メモリ試験装置を低速試験モ
ードで動作させる場合の実施例を示すブロック図。
ードで動作させる場合の実施例を示すブロック図。
【図２】この発明の半導体メモリ試験装置を高速試験モ
ードで動作させる場合の実施例を示すブロック図。
ードで動作させる場合の実施例を示すブロック図。
【図３】この発明の要部の概念を説明するための図。
【図４】半導体試験装置の全体を説明するためのブロッ
ク図。
ク図。
【図５】従来の不良解析メモリの動作と構成を説明する
ためのブロック図。
ためのブロック図。
【図６】従来の不良解析メモリのフェイルデータの格納
フォーマットを説明するための図。
フォーマットを説明するための図。
【図７】インターリーブ動作を説明するための波形図。
【図８】従来の不良解析メモリの構成を説明するための
ブロック図。
ブロック図。
【図９】従来の欠点を説明するための図。
１３ 不良解析メモリ １３1 〜１３m 不良解析メモリユニット ＭＢＬＫ メモリブロック ＢＮＣ＃１〜ＢＮＣ＃n バンク
Claims (1)
- 【請求項１】 高速試験モード時にインターリーブ動作
の相数に対応する数のバンクを具備したメモリブロック
が、高速モードで試験する被試験メモリの数と同数設け
られて構成される不良解析メモリを搭載した半導体メモ
リ試験装置において、 低速試験モード時は上記不良解析メモリを構成する上記
各メモリブロックの各バンクごとに被試験メモリのフェ
イルデータ格納領域に指定し、各被試験メモリのフェイ
ルデータを各バンクに格納する構成としたことを特徴と
する半導体メモリ試験装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9066788A JPH10269799A (ja) | 1997-03-19 | 1997-03-19 | 半導体メモリ試験装置 |
| US09/040,724 US6115833A (en) | 1997-03-19 | 1998-03-18 | Semiconductor memory testing apparatus |
| KR1019980009416A KR19980080448A (ko) | 1997-03-19 | 1998-03-19 | 반도체 메모리 시험장치 |
| CNB981080057A CN1160737C (zh) | 1997-03-19 | 1998-03-19 | 半导体存储器试验装置 |
| TW087104093A TW358164B (en) | 1997-03-19 | 1998-03-19 | Semiconductor memory tester |
| DE19812198A DE19812198B4 (de) | 1997-03-19 | 1998-03-19 | Testvorrichtung für Halbleiterspeicher |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9066788A JPH10269799A (ja) | 1997-03-19 | 1997-03-19 | 半導体メモリ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10269799A true JPH10269799A (ja) | 1998-10-09 |
Family
ID=13325959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9066788A Withdrawn JPH10269799A (ja) | 1997-03-19 | 1997-03-19 | 半導体メモリ試験装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6115833A (ja) |
| JP (1) | JPH10269799A (ja) |
| KR (1) | KR19980080448A (ja) |
| CN (1) | CN1160737C (ja) |
| DE (1) | DE19812198B4 (ja) |
| TW (1) | TW358164B (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002008391A (ja) * | 2000-06-21 | 2002-01-11 | Advantest Corp | 半導体試験装置及びこれを用いる試験方法 |
| KR100786418B1 (ko) | 2000-09-20 | 2007-12-17 | 애질런트 테크놀로지스, 인크. | Ｄｒａｍ에서의 메모리 동작 수행 방법 |
| JP2009123257A (ja) * | 2007-11-12 | 2009-06-04 | Yokogawa Electric Corp | 半導体メモリ試験装置 |
| WO2010013306A1 (ja) * | 2008-07-28 | 2010-02-04 | 株式会社アドバンテスト | 試験装置および試験方法 |
| JP2010198695A (ja) * | 2009-02-26 | 2010-09-09 | Yokogawa Electric Corp | 記憶装置及び半導体試験装置 |
| KR101203264B1 (ko) | 2007-11-14 | 2012-11-20 | 가부시키가이샤 어드밴티스트 | 시험장치 |
| JP2015210434A (ja) * | 2014-04-28 | 2015-11-24 | 日鉄住金テックスエンジ株式会社 | 暗号化技術を用いた試験システム及び試験方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11328995A (ja) * | 1998-05-19 | 1999-11-30 | Advantest Corp | メモリ試験装置 |
| JP2000030491A (ja) * | 1998-07-15 | 2000-01-28 | Advantest Corp | 不良解析メモリ |
| JP2000215688A (ja) * | 1999-01-25 | 2000-08-04 | Mitsubishi Electric Corp | 半導体試験装置及び半導体試験方法 |
| US6442724B1 (en) * | 1999-04-02 | 2002-08-27 | Teradyne, Inc. | Failure capture apparatus and method for automatic test equipment |
| DE19922786B4 (de) * | 1999-05-18 | 2006-06-08 | Infineon Technologies Ag | Halbleiterspeicher mit Testeinrichtung |
| US6536005B1 (en) * | 1999-10-26 | 2003-03-18 | Teradyne, Inc. | High-speed failure capture apparatus and method for automatic test equipment |
| JP2002025298A (ja) * | 2000-07-05 | 2002-01-25 | Mitsubishi Electric Corp | 集積回路 |
| DE10147956B4 (de) * | 2001-09-28 | 2007-10-31 | Infineon Technologies Ag | Halbleiterspeichereinrichtung |
| DE10245713B4 (de) * | 2002-10-01 | 2004-10-28 | Infineon Technologies Ag | Testsystem und Verfahren zum Testen von Speicherschaltungen |
| US7321991B2 (en) * | 2004-01-10 | 2008-01-22 | Hynix Semiconductor Inc. | Semiconductor memory device having advanced test mode |
| US9263151B2 (en) * | 2011-02-15 | 2016-02-16 | Cavium, Inc. | Memory interface with selectable evaluation modes |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60210000A (ja) * | 1984-04-04 | 1985-10-22 | Hitachi Ltd | フエイルメモリ |
| JPH04177700A (ja) * | 1990-11-13 | 1992-06-24 | Toshiba Corp | メモリ不良解析装置 |
| JPH0935496A (ja) * | 1995-07-12 | 1997-02-07 | Advantest Corp | メモリ試験装置 |
| WO1997011381A1 (fr) * | 1995-09-22 | 1997-03-27 | Advantest Corporation | Controleur de memoire |
| JP3608694B2 (ja) * | 1996-09-18 | 2005-01-12 | 株式会社アドバンテスト | メモリ試験装置 |
| JP3367848B2 (ja) * | 1996-12-10 | 2003-01-20 | 株式会社東芝 | 半導体デバイスのテスト装置 |
-
1997
- 1997-03-19 JP JP9066788A patent/JPH10269799A/ja not_active Withdrawn
-
1998
- 1998-03-18 US US09/040,724 patent/US6115833A/en not_active Expired - Lifetime
- 1998-03-19 CN CNB981080057A patent/CN1160737C/zh not_active Expired - Fee Related
- 1998-03-19 DE DE19812198A patent/DE19812198B4/de not_active Expired - Fee Related
- 1998-03-19 TW TW087104093A patent/TW358164B/zh not_active IP Right Cessation
- 1998-03-19 KR KR1019980009416A patent/KR19980080448A/ko not_active Ceased
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002008391A (ja) * | 2000-06-21 | 2002-01-11 | Advantest Corp | 半導体試験装置及びこれを用いる試験方法 |
| KR100786418B1 (ko) | 2000-09-20 | 2007-12-17 | 애질런트 테크놀로지스, 인크. | Ｄｒａｍ에서의 메모리 동작 수행 방법 |
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| KR101203264B1 (ko) | 2007-11-14 | 2012-11-20 | 가부시키가이샤 어드밴티스트 | 시험장치 |
| WO2010013306A1 (ja) * | 2008-07-28 | 2010-02-04 | 株式会社アドバンテスト | 試験装置および試験方法 |
| US8601329B2 (en) | 2008-07-28 | 2013-12-03 | Advantest Corporation | Test apparatus and test method |
| JP2010198695A (ja) * | 2009-02-26 | 2010-09-09 | Yokogawa Electric Corp | 記憶装置及び半導体試験装置 |
| JP2015210434A (ja) * | 2014-04-28 | 2015-11-24 | 日鉄住金テックスエンジ株式会社 | 暗号化技術を用いた試験システム及び試験方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980080448A (ko) | 1998-11-25 |
| DE19812198A1 (de) | 1998-10-01 |
| CN1205524A (zh) | 1999-01-20 |
| DE19812198B4 (de) | 2006-03-09 |
| CN1160737C (zh) | 2004-08-04 |
| US6115833A (en) | 2000-09-05 |
| TW358164B (en) | 1999-05-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040601 |