JP2009123743A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】歩留りが高く、且つ、配線間容量を十分に低減できる構造を備えた半導体装置を提供する。
【解決手段】半導体装置の製造方法は、基板上に絶縁膜を形成する工程と、絶縁膜の内部に複数の配線溝を形成する工程と、複数の配線溝の内部に複数の配線を形成する工程と、絶縁膜及び複数の配線の上に、複数の配線間の領域のうち選択的に領域を露出する開口部を有するレジストマスクを形成する工程と、レジストマスクを用いたエッチングにより、複数の配線間の領域のうち選択的に露出した領域の絶縁膜を除去してエアギャップ溝を形成する工程と、レジストマスクを除去した後に、複数の配線上を覆うように層間絶縁膜を堆積することによってエアギャップを形成する工程とを含む。
【選択図】図３

Description

本発明は、半導体装置の製造方法、特に、多層配線構造の製造方法に関するものである。
近年、半導体集積回路素子の微細化に伴い、素子間及び素子内を結ぶ配線の間隔が狭くなってきている。このため配線間の容量が増加し、信号の伝搬速度の低下を引き起こす課題が顕在化している。そこで、例えば特許文献１に示されているように、配線間にエアギャップを形成して容量を低下させる方法が提案されている。
以下に、上記特許文献１に記載の従来の半導体装置の製造方法について、図面を参照しながら説明する。
図１８（ａ）〜（ｄ）及び図１９（ａ）〜（ｃ）は、従来の半導体装置の製造方法を工程順に示す工程断面図である。
まず、図１８（ａ）に示すように、半導体能動素子が形成された半導体基板（図示せず）上に、第１の絶縁膜１０を堆積した後、該第１の絶縁膜１０中に凹部を形成する。続いて、第１の絶縁膜１０における凹部の底部及び壁部に第１のバリアメタル膜１１を形成した後、凹部を埋め込むようにして銅膜よりなる第１の配線１２を形成する。
次に、図１８（ｂ）に示すように、第１の配線１２の剥離防止及び第１の配線１２を構成する銅の拡散防止の目的で、第１の絶縁膜１０及び第１の配線１２の上に、ライナー絶縁膜１３を堆積する。
次に、図１８（ｃ）に示すように、リソグラフィー法を用いて、ライナー絶縁膜１３の上にレジストパターン１４を形成する。レジストパターン１４は、第１の絶縁膜１０における第１の配線１２間における部分のみを除去できる開口パターン１４ａを有しており、所望の第１の配線１２間に配線間ギャップを形成するために用いられ、所望の第１の配線１２間における領域のみを露出させるマスクパターンである。
次に、図１８（ｄ）に示すように、レジストパターン１４をマスクに用いたドライエッチングにより、ライナー絶縁膜１３及び第１の絶縁膜１０をエッチングして、第１の配線１２間に配線間ギャップ１５を形成する。
次に、図１９（ａ）に示すように、第１の配線１２間の配線間ギャップ１５及びライナー絶縁膜１３の上に、第２の絶縁膜１７を堆積することにより、第１の配線１２間に形成され、頂部がライナー絶縁膜１３の上に突き出しているエアギャップ１６を形成する。第２の絶縁膜１７として、カバレッジ率が低く且つ埋め込み性能が悪い膜を使用することにより、エアギャップ１６を容易に形成することができる。
次に、図１９（ｂ）に示すように、エッチングにより、第２の絶縁膜１７中に、第１の配線１２の表面を露出させる接続孔１７ａを形成した後に、配線溝１７ｂを形成する。この場合、接続孔１７ａを配線溝１７ｂよりも先に形成するデュアルダマシン（Dual Damascene）法を用いている。
次に、図１９（ｃ）に示すように、接続孔１７ａ及び配線溝１７ｂを含む第２の絶縁膜１７の上に、バリアメタル膜を形成した後に、シード膜を用いてメッキ膜を形成する。その後、金属系のＣＭＰを用いて、接続孔１７ａ及び配線溝１７ｂの内部からはみ出している余分なバリアメタル膜、シード膜、及びメッキ膜を取り除くことにより、接続孔１７ａにはバリアメタル膜１８及びビア１９が形成されると共に、配線溝１７ｂにはバリアメタル膜２０及び第２の配線２１が形成される。このようにして、第１の配線１２及び第２の配線２１よりなる２層配線が形成される。
以上のように、銅膜よりなる第１の配線１２間にエアギャップ１６が形成された多層配線を有する半導体装置を製造することができる。空気よりなるエアギャップ１６における比誘電率は、第１の絶縁膜１０の比誘電率の約１／４である。このため、エアギャップ１６を設けることによって、隣り合う第１の配線１２間の容量を低減することができる。したがって、隣り合う第１の配線１２間における信号の遅延を抑制することができるので、動作マージンが広く且つ誤動作が生じにくい半導体装置を実現することができると共に、従来の配線材料を活用することができるので、低コスト化を図ることができる。
特開２００６−１２０９９８号公報
しかしながら、上記従来の半導体装置の製造方法によると、特定の配線間スペースにおいて、全領域にエアギャップが形成されているため、配線の機械的強度が低下することにより、配線形成時における配線界面からの膜剥がれ、ワイヤーボンディング時における上層からの圧力による配線層崩れが生じ、半導体装置の歩留りが低下する。
前記に鑑み、本発明の目的は、歩留りが高く、且つ、配線間の容量を十分に低減できる構造を備えた半導体装置及びその製造方法を提供することである。
前記の課題を解決するために、本発明の一形態に係る半導体装置の製造方法は、配線間にエアギャップを有する配線層を複数層含んでなる多層配線構造を備えた半導体装置の製造方法であって、半導体基板上に絶縁膜を形成する工程と、絶縁膜の内部に複数の配線溝を形成する工程と、複数の配線溝の内部に複数の配線を形成する工程と、絶縁膜及び複数の配線の上に、複数の配線間の領域のうち選択的に領域を露出する開口部を有するレジストマスクを形成する工程と、レジストマスクを用いたエッチングにより、複数の配線間の領域のうち選択的に露出した領域の絶縁膜を除去してエアギャップ溝を形成する工程と、レジストマスクを除去した後に、複数の配線上を覆うように層間絶縁膜を堆積することにより、エアギャップ溝にエアギャップを形成する工程とを含む。
本発明の一形態に係る半導体装置の製造方法において、レジストマスクの開口部は、単層の配線層の所望の領域における開口部の占める面積の割合に基づいて形成される。
本発明の一形態に係る半導体装置の製造方法において、レジストマスクの開口部は、複数の配線層のうちエアギャップが形成される各配線層の所望の領域における開口部の占める面積の割合の平均に基づいて形成される。
本発明の一形態に係る半導体装置の製造方法において、エアギャップは、複数の配線層のうち相対的に膜厚の薄い配線層のみに形成される。
本発明の一形態に係る半導体装置の製造方法において、配線層内に、信号線に用いられている配線とダミーの配線とが形成されている場合、レジストマスクの開口部は、ダミーの配線が形成されている領域であって信号線に用いられる配線から１μｍよりも離れた領域を露出しないように形成される。
本発明の一形態に係る半導体装置の製造方法において、少なくともチップ領域と、チップ領域を区画するスクライブライン領域における線幅を管理するパターン領域とに、レジストマスクを用いたエッチングを行う。
本発明の一形態に係る半導体装置の製造方法において、エアギャップが形成された下層の配線層の上に上層の配線層を形成する構造において、上層の配線層を形成する場合に用いるレジストマスクの開口部は、下層の配線層におけるエアギャップの直上の領域を露出しないように形成される。
本発明の一形態に係る半導体装置の製造方法において、配線間が最小配線間スペースに対して等倍よりも大きい領域を有する下層の配線層の上に、上層の配線層を形成する構造において、上層の配線層を形成する場合に用いるレジストマスクの開口部は、下層の配線層内に形成された領域に対応する幅のエアギャップの直上の領域を露出しないように形成される。
本発明の一形態に係る半導体装置の製造方法において、配線間が最小配線間スペースに対して等倍よりも大きい領域を有する下層の配線層の上に、上層の配線層を形成する構造において、下層の配線層を形成する場合に用いるレジストマスクの開口部は、領域よりも狭い領域を露出するように形成される。
本発明の一形態に係る半導体装置の製造方法において、配線間が最小配線間スペースに対して等倍よりも大きい領域を有する下層の配線層の上に、上層の配線層を形成する構造において、下層の配線層を形成する場合に用いるレジストマスクの開口部は、最小配線間スペースを周期的に露出するように形成される。
本発明の一形態に係る半導体装置の製造方法において、レジストマスクの開口部は、エアギャップ溝を形成する工程において、エアギャップ溝内に絶縁膜を構成する部分が孤立しないように形成される。
本発明の一形態に係る半導体装置の製造方法において、レジストマスクの開口部は、エアギャップ溝を形成する工程において、エアギャップ溝内に孤立するように形成された絶縁膜を構成する部分と、該部分とエアギャップが形成されない領域とが接合する部分とが存在するように形成される。
本発明の一形態に係る半導体装置の製造方法において、エアギャップ溝を形成する工程において、形成されるエアギャップ溝の配線間の長さが、配線間の最小配線間スペースの５倍以上である場合には、接合する部分は、少なくとも一箇所に以上に形成される。
本発明の一形態に係る半導体装置の製造方法において、レジストマスクの開口部は、エアギャップ溝を形成する工程において、エアギャップ溝内に配線を構成する部分が孤立しないように形成される。
本発明の一形態に係る半導体装置の製造方法において、レジストマスクの開口部は、エアギャップ溝を形成する工程において、エアギャップ溝内に孤立するように形成された配線を構成する部分と、該部分とエアギャップが形成されない領域とが接合する部分とが存在するように形成される、半導体装置の製造方法。
本発明の一形態に係る半導体装置の製造方法において、エアギャップ溝を形成する工程において、形成されるエアギャップ溝の配線間の長さが、配線間の最小配線間スペースの５倍以上である場合には、接合する部分は、少なくとも一箇所に以上形成される。
本発明の一形態に係る半導体装置の製造方法において、レジストマスクの開口部は、ボンディングパッドが配置される領域の直下の領域を露出しないように形成される。
本発明の一形態に係る半導体装置の製造方法において、レジストマスクの開口部は、能動領域におけるボンディングパッドが配置される領域の直下の領域における、複数の配線層のうちエアギャップが形成される各配線層の所望の領域における開口部の占める面積の割合の平均に基づいて形成される。
本発明の一形態に係る半導体装置の製造方法において、レジストマスクの開口部は、チップのコーナー部における一辺が２０μｍ角の領域を露出しないように形成される。
本発明の一形態に係る半導体装置の製造方法において、レジストマスクの開口部は、複数の配線のうち拡散層に接続する配線を含む周辺領域を露出するように形成される。
本発明の一形態に係る半導体装置の製造方法において、レジストマスクの開口部は、ＩＯ部が形成される領域を露出しないように形成される。
本発明の一形態に係る半導体装置の製造方法において、レジストマスクの開口部は、メモリ部におけるビットライン、及びワードラインを含む領域を露出するように形成される。
本発明の一形態に係る半導体装置の製造方法において、レジストマスクの開口部は、キャパシタ部が形成される領域を露出しないように形成される。
本発明の一形態に係る半導体装置の製造方法において、レジストマスクの開口部は、ＣＣＤの受光素子及び該受光素子から５μｍ以下の周辺領域を露出しないように形成される。
本発明の一形態に係る半導体装置の製造方法において、レジストマスクの開口部は、アナログ回路部が形成される領域を露出しないように形成される。
本発明の一形態に係る半導体装置の製造方法において、レジストマスクの開口部は、配線ヒューズ部が形成される領域を露出するよう形成される。
本発明の一形態に係る半導体装置の製造方法において、複数の配線層間において、上層の配線と下層の配線とを接続するビアを有する場合、レジストマスクの開口部は、ビアと接続する上層の配線の周囲の領域を露出しないように形成される。
本発明の一形態に係る半導体装置の製造方法において、レジストマスクの開口部は、配線間の領域が３方向以上から集合している領域を露出しないように形成される。
以上のように、本発明における一形態に係る半導体装置の製造方法によると、レジストマスクの形状に特徴を持たせることで、エアギャップの形成領域を所望の領域に制限することにより、配線間容量の低減を実施すると共に、配線の機械的強度を確保することができる。
以下、本発明の一実施形態に係る半導体装置及びその製造方法ついて、図面を参照しながら説明する。なお、本発明は、以下の一実施形態に限定される趣旨ではなく、本発明の趣旨を逸脱しない範囲で、様々な形態に変形して実施可能である。
−半導体装置の製造方法−
図１（ａ）〜（ｆ）、図２（ａ）〜（ｄ）、及び図３（ａ）〜（ｄ）は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す工程断面図である。
まず、図１（ａ）に示すように、半導体能動素子が形成された半導体基板（図示せず）上に絶縁膜１０１を形成する。
次に、図１（ｂ）に示すように、フォトリソグラフィー及びドライエッチングにより、絶縁膜１０１中に配線溝１０２を形成する。
次に、図１（ｃ）に示すように、絶縁膜１０１における配線溝１０２の底部及び壁部並びに絶縁膜１０１上にバリアメタル膜を堆積した後、配線溝１０２を埋め込むようにして銅膜を堆積する。その後、ＣＭＰ（chemical mechanical polishing）を用いて、配線溝１０２の内部からはみ出しているバリアメタル膜及び銅膜を研磨除去することにより、配線溝１０２内にバリアメタル膜１０３ａ及び銅膜１０３ｂよりなる配線１０３を形成する。
次に、図１（ｄ）に示すように、絶縁膜１０１及び配線１０３の上に、所望の領域を露出する（絶縁膜１０１及び配線１０３上の領域を選択的に露出する）開口部１０４ａを有するレジストマスク１０４を形成する。なお、レジストマスク１０４の形状における種々の形態については後述で詳説する。
次に、図１（ｅ）に示すように、レジストマスク１０４をマスクに用いたドライエッチングにより、配線１０３の間の領域にエアギャップ溝１０５に形成する。
次に、図１（ｆ）に示すように、アッシング及び洗浄により、レジストマスク１０４を除去する。
次に、図２（ａ）に示すように、カバレッジ性の悪い層間絶縁膜１０６を堆積することにより、頂部が絶縁膜１０１の上に突き出すようにエアギャップ１０７が形成される。なお、この場合、上記レジストマスク１０４の開口部１０４ａに露出する領域においてのみ、エアギャップ１０７が形成される。
次に、図２（ｂ）に示すように、層間絶縁膜１０６上であってビアを形成する所望の領域を露出する開口部１０８ａを有するレジストマスク１０８を形成した後、該レジストマスク１０８を用いたドライエッチングにより、層間絶縁膜１０６にビアホール１０９を形成する。
次に、図２（ｃ）に示すように、層間絶縁膜１０６上であって配線を形成する所望の領域を露出する開口部１１０ａを有するレジストマスク１１０を形成する。
次に、図２（ｄ）に示すように、レジストマスク１１０を用いたドライエッチングにより、層間絶縁膜１０６に配線溝１１１を形成する。
次に、図３（ａ）に示すように、層間絶縁膜１０６におけるビアホール１０９及び配線溝１１１の底部及び壁部並びに層間絶縁膜１０６上にバリアメタル膜を堆積した後、ビアホール１０９及び配線溝１１１を埋め込むようにして銅膜を堆積する。その後、ＣＭＰを用いて、ビアホール１０９及び配線溝１１１の内部からはみ出しているバリアメタル膜及び銅膜を研磨除去することにより、配線溝１１１内にバリアメタル膜１１２ａ及び銅膜１１２ｂよりなる配線１１２を形成すると共に、ビアホール１０９内にバリアメタル膜１１３ａ及び銅膜１１３ｂよりなるビア１１３を形成する。このようにして多層配線が形成される。
次に、図３（ｂ）に示すように、層間絶縁膜１０６、配線１１２、及びビア１１３の上に、所望の領域を露出する（層間絶縁膜１０６、配線１１２、及びビア１１３上の領域を選択的に露出する）開口部１１４ａを有するレジストマスク１１４を形成する。なお、レジストマスク１１４の形状における種々の形態については後述で詳説する。その後、レジストマスク１１４をマスクに用いたドライエッチングにより、配線１１２間の所望の領域にエアギャップ溝１１５を形成する。
次に、図３（ｃ）に示すように、アッシング及び洗浄により、レジストマスク１１４を除去する。
次に、図３（ｄ）に示すように、カバレッジ性の悪い層間絶縁膜１１６を堆積することにより、頂部が層間絶縁膜１０６の上に突き出すようにエアギャップ１１７が形成される。なお、この場合、上記レジストマスク１１４の開口部１１４ａに露出する領域においてのみ、エアギャップ１１７が形成される。
以後、上述した図２（ｂ）〜図３（ｄ）の工程を繰り返すことにより、任意の層数を有する多層配線構造を形成することが可能である。
なお、上記のエアギャップ溝１０５、１１５を形成する際には、エッチングを２段階に分けて行うことが好ましい。つまり、第１のエッチングでは異方性の高いエッチング、第２のエッチングでは等方性の高いエッチングを用いることにより、配線の側壁近傍の絶縁膜を十分に除去できるため、配線間容量を十分に低減することができる。
以下に、上記レジストマスク１０４及びレジストマスク１１４の好ましい形態について具体的に説明する。
−単層の場合の面積率制限について−
レジストマスク１０４の開口部１０４ａの開口面積、及びレジストマスク１１４の開口部１１４ａの開口面積は、それぞれ、各層における所望の検査領域の面積の３０％以下の面積率に制限することが好ましい。なお、この場合の所望の検査領域とは、例えば、各層における一辺が５０μｍの正方形の領域である。
このようにするのは、開口面積が全面積の３０％よりも大きくなると、下部の配線層とその上部の配線層との界面における密着性が低下することにより、上部の配線層を形成する際のＣＭＰ処理中に、上記界面を基点として、界面剥離が発生するからである。よって、開口面積を全面積の３０％以下とすることで、界面剥離を抑制することができる。
−積層の場合の面積率制限について−
下層に位置するレジストマスク１０４の面積率と、その上層に位置するレジストマスク１１４の面積率の積層平均占有率（＝Σ（エアギャップを適用している各配線層における開口率）／エアギャップを適用している配線層数）が２５％以下であることが好ましい。なお、この場合の面積率は、例えば、一辺が５０μｍの正方形の所望の検査領域毎に算出することが好ましい。
このようにするのは、例えば、図４に示すように、レジストマスク１０４の開口部１０４ａが露出する領域と、レジストマスク１１４の開口部１１４ａが露出する領域との重なりが大きいと、エアギャップ１０７及び１１７の体積率が局所的に大きくなる領域４Ａが発生するため、配線層間における機械的強度が脆弱となるからである。よって、各配線層にエアギャップ１０７及び１１７を形成する際に用いる各レジストマスク１０４及び１１４の面積率の積層平均占有率を２５％以内とすることで、機械的強度の減少を抑制することが可能となる。
−複数レイヤーにおけるエアギャップの形成について−
エアギャップ１０７、１１７は、半導体装置の総配線層のうち、相対的に膜厚が薄いファインレイヤーのみに形成することが好ましい。つまり、レジストマスク１０４及び１１４は、ファインレイヤーのみに用いることが好ましい。
このようにするのは、例えば、図５に示すように、半導体装置が上記図３（ｄ）に示す構造と同様の構造を有する相対的に膜厚が薄いファインレイヤーからなる領域５Ａと、上記図３（ｄ）に示す構造と同様だが、相対的に膜厚が厚い層間絶縁膜２０１にビア２０２及び配線２０３が形成された領域５Ｂとからなる場合に、各領域５Ａ及び５Ｂの各配線層にレジストマスク１０４及び１１４を適用してエアギャップ２０４を形成すると、半導体装置全面の機械的強度が脆弱となるからである。よって、例えば、図６に示すように、半導体装置が図５と同様に領域６Ａ及び６Ｂからなる場合は、相対的に膜厚が薄いファインレイヤーからなる領域６Ａにのみ、レジストマスク１０４及び１１４を適用してエアギャップ１０７及び１１７のみを形成することで、半導体装置全面の高い機械強度を確保することが可能となる。
−ダミーパターン形成領域におけるエアギャップの形成について−
エアギャップ１０７、１１７は、ダミーパターン間に形成しないことが好ましい。
すなわち、配線１０３及び配線１１２が、半導体装置内における配線占有率を調整するために設けたドットのようなパターンであるダミーパターンを含んでいる場合、例えば、図７に示すように、ダミーパターンが形成されているダミーパターン形成領域１２２には、該領域１２２を開口しないような開口部１０４ａ、１１４ｂを有するレジストマスク１０４、１１４を用いて、エアギャップ１０７、１１７を形成することが好ましい。
このようにすると、ダミーパターン形成領域１２２にエアギャップ１０７、１１７が形成されることなく、配線形成領域にはエアギャップ１０７、１１７が形成されるため、半導体装置の動作速度低下させることなく、高い機械的強度を確保することが可能となる。なお、ダミーパターン形成領域１２２であって配線１０３、１１２から例えば１μｍよりも離れた領域にはエアギャップ１０７、１１７を形成しないことが好ましい。これは、エアギャップ１０７、１１７による容量低減を可能にしながらも、該１μｍより離れた領域にエアギャップ１０７、１１７を形成しないことによって機械的強度も同時に確保するためである。
−スクライブ領域におけるエアギャップの形成について−
エアギャップ１０７、１１７は、スクライブ領域に搭載している寸法管理パターン及び初期電気特性評価パターンにのみ形成することが好ましい。
このようにするのは、例えば、スクライブ領域全体にエアギャップ１０７、１１７を形成すると、半導体チップ近傍における機械的強度が大きく低下し、半導体チップ内へのクラッキングが発生する可能性が高いからである。よって、スクライブ領域に搭載している寸法管理パターン及び初期電気特性評価パターンにのみを開口する開口部１０４ａ、１４ａを有するレジストマスク１０４、１１４を用いて、エアギャップ１０７、１１７を形成することにより、スクライブ領域における大幅な機械強度の改善により、チップ内へのクラッキングの発生を防止することが可能となる。
−上層レイヤーにおけるエアギャップの形成について−
エアギャップ１０７及び１１７を形成する際、下層のエアギャップ１０７、１１７の直上の配線層における領域を露出しないように形成された開口部１０４ａ、１１４ａを有するレジストマスク１０４、１１４を用いることが好ましい。
このようにするのは、レジストマスク１０４、１１４の開口部１０４ａ、１１４ａが露出する領域の直上に、レジストマスク１０４、１１４の開口部１０４ａ、１１４ａが露出する領域を配置すると、エアギャップ１０７、１１７が上下の配線層に重なるように形成されて、局所的な機械的強度の低下が発生するからである。つまり、この場合、半導体装置製造プロセスの中には、ウェハ表面から圧力が掛かる工程（例えば、ＣＭＰなど）により、上記のような局所的な機械的強度の低下が発生する箇所から、エアギャップ１０７、１０７の崩落が発生し、多層配線の形成が困難になるからである。よって、エアギャップ１０７、１１７が上下の配線層で重ならないように形成することにより、局所的な機械的強度の低下を抑制して、エアギャップ１０７、１１７の崩落を防止することが可能となる。
−配線間スペースが幅広である場合におけるエアギャップの形成について（１）−
半導体装置の総配線層における最小配線間スペースに比べて等倍よりも大きい幅広の配線間スペースを有する配線層が存在する場合に、その上層の配線層では、下層の幅広の配線間スペースに形成されたエアギャップ１０７、１１７上に位置する領域（少なくも、エアギャップ１０７、１１７の頂部が位置する座標上の領域）には、エアギャップ１０７、１１７を形成しないことが好ましい。
このようにするのは、例えば、図８（ａ）に示すように、幅広の配線間スペースを有する領域に形成されたエアギャップ１０７の上部を露出する開口部１１４ａを有するレジストマスク１１４を用いて、エアギャップ１１７を形成すると、領域８Ａにおいて、エアギャップ１０７と、エアギャップ１１７を構成するエアギャップ溝１１５とが一部で接合するため、洗浄などの薬液を使用する工程の処理が施されることにより、エアギャップ１０７内に薬液が入り込み、配線１０３の金属の腐食が発生するからである。よって、総配線層における最小配線間スペースに比べて等倍よりも広い配線間スペースを有する領域に形成されたエアギャップを有する配線層が存在する場合に、その上層の配線層では、該エアギャップの頂部と同一座標軸にエアギャップの形成を禁止することにより、下層のエアギャップと上層のエアギャップ溝とが接合することを防止することが可能になる。
−配線間スペースが幅広である場合におけるエアギャップの形成について（２）−
半導体装置の総配線層における最小配線間スペースに比べて等倍よりも大きい幅広の配線間スペースを有する配線層が存在する場合に、その幅広の配線間スペースには、配線間スペースに対応したエアギャップ１０７、１１７を形成することなく、配線間スペースに比して小さいエアギャップ（例えば１０７ａ）を形成することが好ましい。
このようにするのは、上述（１）で述べた通り、図８（ａ）のようにエアギャップ１０７とエアギャップ溝１１５とが一部で接合する可能性がある上に、局所的にエアギャップ１０７、１１７の比率が高くなり、配線１０３と層間絶縁膜１０６との界面密着性が低下して界面剥離の可能性があるからである。よって、上述（１）のように下層における幅広の配線間スペースに対応して形成されたエアギャップ１０７、１１７の上には、上層の配線層においてエアギャップ１０７、１１７を形成しないという構造も考えることができるが、ここでは、図８（ｂ）に示すように、その幅広の配線間スペースには、配線間スペースに比して小さいエアギャップ１０７ａを形成することにより、上層及び下層のエアギャップの接合の抑制及び界面剥離の抑制を実現することが可能となる。
−配線間スペースが幅広である場合におけるエアギャップの形成について（３）−
半導体装置の総配線層における最小配線間スペースに比べて等倍よりも大きい幅広の配線間スペースを有する配線層が存在する場合に、その幅広の配線間スペースには、配線間スペースに対応したエアギャップ１０７、１１７を形成することなく、Line & Spaceのエアギャップ（例えば１０７ｂ）を形成することが好ましい。
このようにするのは、上述（１）及び（２）で述べた通り、図８（ａ）のようにエアギャップ１０７とエアギャップ溝１１５とが一部で接合する可能性があることに加えて、局所的にエアギャップ１０７及び１１７の比率が高くなるという問題は、上述の（２）の構造によれば解決可能であるが、その（２）の構造によっても配線間容量が大きいという問題があるからである。よって、図８（ｃ）に示すように、その幅広の配線間スペースには、Line & Spaceのエアギャップ１０７ｂを形成することにより、上層及び下層のエアギャップの接合の抑制及び界面剥離の抑制を実現すると共に、配線間容量を低減することが可能となる。
−エアギャップの形成と孤立絶縁膜について（１）−
エアギャップ溝内には孤立する絶縁膜が形成されない構造であることが好ましい。すなわち、エアギャップ溝内に孤立する絶縁膜が形成されないような開口部１０４ａ、１１４ａを有するレジストマスク１０４、１１４を用いることが好ましい。
このようにするのは、例えば、図９（ａ）に示すように、レジストマスク１０４、１１４の開口部１０４ａ、１１４ａの形状により、エアギャップ溝内に絶縁膜が孤立して形成される場合には、孤立する絶縁膜底部の界面面積が小さいため、絶縁膜のパターンが倒れて、パーティクルが発生する原因となるからである。よって、エアギャップ溝内に孤立する絶縁膜が形成されないような開口部１０４ａ、１１４ａを有するレジストマスク１０４、１１４を用いてエアギャップ１０７、１１７を形成することにより、絶縁膜部のパターン倒れを抑制することが可能となる。
−エアギャップの形成と孤立絶縁膜について（２）−
エアギャップ溝内に孤立する絶縁膜が形成される構造である場合においても、該絶縁膜とエアギャップ溝非形成領域、隣接する配線又は絶縁膜との間を橋渡す構造が形成されていることが好ましい。すなわち、エアギャップ溝内に上記橋渡し構造が形成されるような開口部１０４ａ、１１４ａを有するレジストマスク１０４、１１４を用いることが好ましい。
このようにするのは、上述（１）のように孤立する絶縁膜の形成を禁止する構造であると、例えば、図９（ｂ）に示すように、大面積のエアギャップ溝が形成されて、機械的強度の低下及び界面剥離が発生する可能性があるからである。よって、例えば、図９（ｃ）に示すように、エアギャップ溝内に孤立する絶縁膜が形成されるような開口部１０４ａ、１１４ａを有するレジストマスク１０４、１１４であっても、さらに、その孤立する絶縁膜との間で橋渡す構造９Ｂが形成されるような開口部１０４ａ、１１４ａを有するレジストマスク１０４、１１４（橋渡し構造９Ａを有するレジストマスク１０４、１１４）を用いてエアギャップ１０７、１１７を形成することにより、絶縁膜部のパターン倒れを抑制しながら、機械的強度の確保、及び界面剥離の抑制を実現することが可能となる。なお、エアギャップ溝の配線間の長さが、配線間の最小配線間スペースの５倍以上と非常に長くなる場合には、配線を支える絶縁膜のエッジ部の表面粗さが粗いために配線倒れが起こり配線消失が起こる可能性があることを考慮して、橋渡し構造１０Ａ、１０Ｂは、少なくとも一箇所に以上に形成されることが好ましい。
−エアギャップの形成と孤立配線について（１）−
エアギャップ溝内に孤立する配線１０３、１１２が形成されない構造であることが好ましい。すなわち、エアギャップ溝内に孤立する配線１０３、１１２が形成されないような開口部１０４ａ、１１４ａを有するレジストマスク１０４、１１４を用いることが好ましい。
このようにするのは、例えば、図１０（ａ）に示すように、レジストマスク１０４、１１４の開口部１０４ａ、１１４ａの形状により、エアギャップ溝内に配線１０３、１１２が孤立して形成される場合には、孤立する配線１０３、１１２の底部の界面面積が小さいため、配線１０３、１１２のパターンが倒れて、配線オープン不良が発生する原因となるからである。よって、エアギャップ溝内に孤立する配線１０３、１１２が形成されないような開口部１０４ａ、１１４ａを有するレジストマスク１０４、１１４を用いてエアギャップ１０７、１１７を形成することにより、配線パターン倒れによる配線オープン不良を抑制することが可能となる。
−エアギャップの形成と孤立配線について（２）−
エアギャップ溝内に孤立する配線が形成される構造である場合においても、該配線とエアギャップ溝非形成領域、隣接する配線又は絶縁膜との間を橋渡す構造が形成されていることが好ましい。すなわち、エアギャップ溝内に上記橋渡し構造が形成されるような開口部１０４ａ、１１４ａを有するレジストマスク１０４、１１４を用いることが好ましい。
このようにするのは、上述（１）のように孤立する配線の形成を禁止する構造であると、例えば、図１０（ｂ）に示すように、大面積の配線１０３、１１２が形成されて、配線間容量が増大して、配線遅延が発生するからである。よって、例えば、図１０（ｃ）に示すように、エアギャップ溝内に孤立する配線１０３、１１２が形成されるような開口部１０４ａ、１１４ａを有するレジストマスク１０４及び１１４であっても、さらに、その孤立する配線１０３、１１２との間で橋渡す構造１０Ｂが形成されるような開口部１０４ａ、１１４ａを有するレジストマスク１０４、１１４（橋渡し構造１０Ａを有するレジストマスク１０４、１１４）を用いてエアギャップ１０７、１１７を形成することにより、配線パターン倒れによる配線オープン不良を抑制しながら、配線間容量の増大による配線遅延を抑制することが可能となる。なお、エアギャップ溝の配線間の長さが、配線間の最小配線間スペースの５倍以上と非常に長くなる場合には、配線を支える絶縁膜のエッジ部の表面粗さが粗いために配線倒れが起こり配線消失が起こる可能性があることを考慮して、橋渡し構造１０Ａ、１０Ｂは、少なくとも一箇所に以上に形成されることが好ましい。
−パッド下の領域におけるエアギャップの形成について−
半導体装置の最上層に形成されているワイヤーボンディングを実施するためのボンディングパッドの下部領域には、エアギャップ１０７、１１７を形成しないことが好ましい。
このようにするのは、半導体装置の最上層のボンディングパッドの下部領域にエアギャップ１０７、１１７が形成されていると、エアギャップ１０７、１１７が形成されていない絶縁膜構造の場合よりも機械的強度が低減しているため、配線層が崩落する可能性があるからである。よって、例えば、図１１に示すように、ボンディングパッドの下部領域には、エアギャップ１０７、エアギャップ１１７が形成されないような開口部１０４ａ、１１４ａを有するレジストマスク１０４、１１４を用いることにより、機械的強度を保持し、ワイヤーボンディングが可能な半導体装置を実現することが可能となる。
−ボンディングパッドの配置領域におけるエアギャップの形成について−
半導体装置の最上層に形成されているワイヤーボンディングを実施するためのボンディングパッドがチップ内の全面に能動領域に形成されている場合、ボンディングパッドが配置されている座標におけるエアギャップ１０７、１１７が適用される全ての層において、各層の所望の検査領域におけるエアギャップ１０７、１１７の占める面積率の積層平均占有率が１５％以下であることが好ましい。なお、この場合の面積率は、例えば、一辺が２０μｍの正方形の領域毎に算出することが好ましい。
このようにするのは、例えば図１２に示すように、半導体装置の最上層のボンディングパッド３０１がチップ３００内の全面に能動領域に形成されている場合、ワイヤーボンディングを実施する際、ボンディングパッド３０１下の領域におけるエアギャップ１０７、１１７の積層平均占有率が大きいと、エアギャップ１０７、１１７が形成されていない絶縁膜構造の場合よりも機械的強度が低減しているため、配線層が崩落する可能性があるからである。よって、ボンディングパッドが配置されている座標におけるエアギャップ１０７、１１７が適用される全ての層に対して、エアギャップ１０７、１１７の積層平均占有率が１５％以下となるように開口部１０４ａ及び１１４ａを有するレジストマスク１０４、１１４を用いることで、機械的強度を保持し、ワイヤーボンディングが可能な半導体装置を実現することが可能となる。
−チップのコーナー部の領域におけるエアギャップの形成について−
チップのコーナー部にはエアギャップ１０７、１１７を形成しないことが好ましい。なお、この場合のチップコーナー部とは、例えば、一辺２０μｍの正方形の領域を示すことが好ましい。
このようにするのは、例えば図１３に示すように、半導体ウエハ４００上の各チップ３００のコーナー部１３Ａにエアギャップ１０７、１１７を形成すると、チップ３００のコーナー部１３Ａにおける機械的強度が低下し、半導体ウエハ４００からチップ３００を切り出す際に（以下、ダイシングと呼ぶ）、チップ３００の外周部からチップ内部にかけてクラックが発生する可能性があるからである。よって、チップ３００のコーナー部１３Ａにはエアギャップ１０７、１１７が形成されないような開口部１０４ａ、１１４ａを有するレジストマスク１０４、１１４を用いることにより、チップ３００のコーナー部１３Ａにおける機械的強度を確保することが可能となり、ダイシング時におけるチップ３００のコーナー部１３Ａのクラックの発生を抑制することが可能となる。また、ここでは、チップコーナー部１３Ａの領域として、例えば一辺２０μｍの正方形の領域としたが、これは、例えばチップ３００における周辺部に形成されるシールリングの端部からダイシング後のチップ界面までの距離と同じ長さとなるように設定した値であって、この値に限定されるものではない。その距離と同じになるように、コーナー部１３Ａの正方形の一辺の長さが設定された他の値とすることもできる。
−拡散層に接続されている配線周辺領域におけるエアギャップの形成について−
エアギャップ１０７、１１７は、拡散層と接続する配線の周囲のみに形成することが好ましい。
このようにするのは、多層配線を形成する際に、拡散層と接続しない配線を形成することがあるが、このような配線の周囲にエアギャップを形成すると、半導体装置全体の機械的強度が著しく低下するからである。よって、このような機械的強度の減少を防止するために、拡散層と接続する配線の周囲のみにエアギャップ１０７、１１７が形成されるような開口部１０４ａ及び１１４ａを有するレジストマスク１０４、１１４を用いることにより、半導体装置全体の機械強度を確保することが可能となる。
−ＩＯ部におけるエアギャップの形成について−
エアギャップ１０７、１１７は、少なくともＩＯ部を除く他の回路に形成することが好ましい。
このようにするのは、半導体装置内のＩＯ部は高耐圧が要求され、高速伝送が要求されていない部位が存在するが、ＩＯ部にエアギャップ１０４７、１１７を形成すると、半導体装置全体の機械的強度が著しく低下するからである。よって、少なくともＩＯ部を除く他の回路にエアギャップ１０７、１１７が形成されないような開口部１０４ａ、１１４ａを有するレジストマスク１０４、１１４を用いることにより、半導体装置全体の機械的強度を確保することが可能となる。
−エアギャップの形成とメモリ部について−
エアギャップ１０７、１１７は、半導体装置内のメモリ部（ＤＲＡＭなど）に形成することが好ましい。
このようにするのは、半導体装置内のメモリ部（ＤＲＡＭなど）のワードライン・ビットラインでは高速伝送が要求されるからである。よって、このような高速伝送が必要な部位にエアギャップ１０７、１１７が形成されるような開口部１０４ａ、１１４ａを有するレジストマスク１０４、１１４を用いることにより、そのような部位における配線間容量が低減し、高速伝送が可能となる。
−キャパシタ部におけるエアギャップの形成について−
エアギャップ１０７、１１７は、キャパシタ領域での形成を抑制することが好ましい。
このようにするのは、半導体装置内のキャパシタ領域にエアギャップ１０７、１１７を形成すると、配線間容量が小さくなるため、所定の配線間容量を満たすためには、チップ面積が増大してしまうからである。よって、キャパシタ領域でのエアギャップ１０７、１１７の形成が抑制されるような開口部１０４ａ、１１４ａを有するレジストマスク１０４、１１４を用いることにより、キャパシタ領域における面積の縮小が可能となる。
−ＣＣＤ受光素子部におけるエアギャップの形成について−
エアギャップの形成は、ＣＣＤの受光素子部周辺での形成を制御することが好ましい。この場合、受光素子部及びその周辺回路部の５μｍの範囲においてエアギャップを形成しないことが好ましい。
このようにするのは、例えば図１４のＣＣＤの受光素子部における断面図に示すように、受光素子部１４Ａにエアギャップ１０７、１１７を形成すると、周辺回路は配線間容量の低減によって高速伝送が可能となるが、光の屈折率が変化することで受光素子部１４Ａは受光素子として機能しなくなるからである。よって、ＣＣＤの受光素子部１４Ａの周辺にエアギャップ１０７、１１７が形成されないような開口部１０４ａ、１１４ａを有するレジストマスク１０４、１１４を用いることにより、受光素子部１４Ａにおける光の屈折率を制御し、受光素子部１４Ａの受光素子としての動作の確保し、かつ、周辺回路の高速動作を確保することが可能となる。
−配線ヒューズ部におけるエアギャップの形成について−
エアギャップ１０７、１１７は、配線ヒューズ部に形成しないことが好ましい。
このようにするのは、半導体装置に、配線を用いたヒューズが形成されることがあり、このヒューズを切断する際には、レーザーを用いる場合と大電流を瞬時的に流す場合とがあるが、いずれの場合にも、配線周辺の絶縁膜にはダメージ（クラックなど）が生じるからである。よって、例えば、図１５に示すように、配線ヒューズ５００におけるヒューズ部の周辺領域１５Ａにエアギャップ１０７、１１７が形成されないような開口部１０４ａ、１１４ａを有するレジストマスク１０４、１１４を用いることにより、ヒューズ切断時の配線間の絶縁膜５０１へのダメージを抑制することが可能となる。
−ビアの直上の領域におけるエアギャップの形成について−
エアギャップ１０７、１１７は、ビアの直上の領域に形成しないことが好ましい。
このようにするのは、下層の配線と上層の配線とを接合する際には、ビアが形成されるが、このビアの直上の配線の周囲にエアギャップ１０７、１１７が形成されると、上層の配線のＣｕ原子が電流印加時などに動きやすくなり、上層の配線の信頼性が低下するからである。よって、例えば、図１６に示すように、ビア１１３における上部（配線１１２と接続している領域の周辺領域１６Ａ）においてエアギャップ１０７、１１７が形成されないような開口部１０４ａ、１１４ａを有するレジストマスク１０４、１１４を用いることにより、上層の配線のＣｕ原子の移動を抑制し、信頼性を向上させることが可能となる。
−配線間隔部が３方向以上から集合する領域におけるエアギャップの形成について−
エアギャップ１０７、１１７は、配線間の間隔部が３方向以上から集合する領域に形成しないことが好ましい。
このようにするのは、例えば、図１７に示すように、配線１１２の間隔部が３方向以上から集合している領域１７Ａにエアギャップ１０７、１１７を形成すると、そのエアギャップ１０７、１１７の高さは、配線１１２の間隔部が２方向から集合している領域に形成するエアギャップ１０７、１１７の高さに比較して高くなり、エアギャップ１０７、１１７の高さが均一的にならないからである。よって、配線１１２の間隔部が３方向以上から融合している領域にエアギャップ１０７、１１７が形成されないような開口部１０４ａ、１１４ａを有するレジストマスク１０４、１１４を用いることにより、配線層におけるエアギャップ１０７、１１７の高さを均一にすることが可能となる。
−アナログ回路部におけるエアギャップの形成について−
エアギャップ１０７、１１７は、アナログ回路部に形成しないことが好ましい。
このようにするのは、アナログ回路部にエアギャップ１０７、１１７を形成すると、信号のタイミングが異常を規してしまい、回路動作として動作しない可能性があるからである。よって、アナログ回路部にはエアギャップ１０７、１１７が形成されないような開口部１０４ａ、１１４ａを有するレジストマスク１０４、１１４を用いることにより、アナログ回路部の回路動作異常の発生を防止することができる。
本発明は、配線間にエアギャップを適用する多層配線構造を有する半導体装置及びその製造方法にとって有用である。
（ａ）〜（ｆ）は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す工程断面図である。 （ａ）〜（ｄ）は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す工程断面図である。 （ａ）〜（ｄ）は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す工程断面図である。 本発明の一実施形態の積層の場合におけるエアギャップの面積率制限を説明するための図である。 本発明の一実施形態のレイヤーにおけるエアギャップの形成を説明するための図である。 本発明の一実施形態のレイヤーにおけるエアギャップの形成を説明するための図である。 本発明の一実施形態のダミーパターン形成領域におけるエアギャップの形成を説明するための図である。 （ａ）〜（ｃ）は、本発明の一実施形態の配線間図ペースが幅広である場合のエアギャップの形成を説明するための図である。 （ａ）〜（ｃ）は、本発明の一実施形態の孤立絶縁膜とエアギャップの形成を説明するための図である。 （ａ）〜（ｃ）は、本発明の一実施形態の孤立配線とエアギャップの形成を説明するための図である。 本発明の一実施形態のパッド下の領域におけるエアギャップの形成を説明するための図である。 本発明の一実施形態のボンディングパッドの配置領域とエアギャップの形成を説明するための図である。 本発明の一実施形態のチップのコーナー部の領域におけるエアギャップの形成を説明するための図である。 本発明の一実施形態のＣＣＤ受光素子部におけるエアギャップの形成を説明するための図である。 本発明の一実施形態の配線ヒューズ部におけるエアギャップの形成を説明するための図である。 本発明の一実施形態のビアの直上の領域におけるエアギャップの形成を説明するための図である。 本発明の一実施形態の配線間隔部が３方向以上から集合する領域におけるエアギャップの形成を説明するための図である。 （ａ）〜（ｄ）は、従来の半導体装置の製造方法を工程順に示す工程断面図である。 （ａ）〜（ｃ）は、従来の半導体装置の製造方法を工程順に示す工程断面図である。
符号の説明
１０１ 絶縁膜
１０２ 配線溝
１０３ａ バリア膜
１０３ｂ 銅膜
１０３ 配線
１０４ レジストマスク
１０４ａ 開口部
１０５ エアギャップ溝
１０６ 層間絶縁膜
１０７、１０７ａ、１０７ｂ エアギャップ
１０８ レジストマスク
１０８ａ 開口部
１０９ ビアホール
１１０ レジストマスク
１１０ａ 開口部
１１１ 配線溝
１１２ａ バリア膜
１１２ｂ 銅膜
１１２ 配線
１１３ａ バリア膜
１１３ｂ 銅膜
１１３ ビアに接続された配線
１１４ レジストマスク
１１４ａ 開口部
１１５ エアギャップ溝
１１６ 層間絶縁膜
１１７ エアギャップ
１２２ ダミーパターン
２０１ 層間絶縁膜
２０２ ビア
２０３ 配線
２０４ エアギャップ
３００ チップ
３０１ ボンディングパッド
４００ 半導体ウエハ
４Ａ、５Ａ、５Ｂ、８Ａ、１１Ａ 領域
１３Ａ チップのコーナー部
１４Ａ ＣＣＤの受光素子部
１５Ａ ヒューズ部の周辺領域
１６Ａ ビアにおける上部の周辺領域

Claims (28)

  1. 配線間にエアギャップを有する配線層を複数層含んでなる多層配線構造を備えた半導体装置の製造方法であって、
    半導体基板上に絶縁膜を形成する工程と、
    前記絶縁膜の内部に複数の配線溝を形成する工程と、
    前記複数の配線溝の内部に複数の前記配線を形成する工程と、
    前記絶縁膜及び前記複数の配線の上に、前記複数の配線間の領域のうち選択的に領域を露出する開口部を有するレジストマスクを形成する工程と、
    前記レジストマスクを用いたエッチングにより、前記複数の配線間の領域のうち選択的に露出した領域の前記絶縁膜を除去してエアギャップ溝を形成する工程と、
    前記レジストマスクを除去した後に、前記複数の配線上を覆うように層間絶縁膜を堆積することにより、前記エアギャップ溝に前記エアギャップを形成する工程とを含む、半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記レジストマスクの開口部は、単層の前記配線層の所望の領域における前記開口部の占める面積の割合に基づいて形成される、半導体装置の製造方法。
  3. 請求項１に記載の半導体装置の製造方法において、
    前記レジストマスクの開口部は、前記複数の配線層のうち前記エアギャップが形成される各配線層の所望の領域における前記開口部の占める面積の割合の平均に基づいて形成される、半導体装置の製造方法。
  4. 請求項１に記載の半導体装置の製造方法において、
    前記エアギャップは、前記複数の配線層のうち相対的に膜厚の薄い配線層のみに形成される、半導体装置の製造方法。
  5. 請求項１に記載の半導体装置の製造方法において、
    前記配線層内に、信号線に用いられている前記配線とダミーの前記配線とが形成されている場合、
    前記レジストマスクの開口部は、前記ダミーの配線が形成されている領域であって前記信号線に用いられる前記配線から１μｍよりも離れた領域を露出しないように形成される、半導体装置の製造方法。
  6. 請求項１に記載の半導体装置の製造方法において、
    少なくともチップ領域と、前記チップ領域を区画するスクライブライン領域における線幅を管理するパターン領域とに、前記レジストマスクを用いたエッチングを行う、半導体装置の製造方法。
  7. 請求項１に記載の半導体装置の製造方法において、
    前記エアギャップが形成された下層の前記配線層の上に上層の前記配線層を形成する構造において、
    前記上層の配線層を形成する場合に用いる前記レジストマスクの開口部は、前記下層の配線層における前記エアギャップの直上の領域を露出しないように形成される、半導体装置の製造方法。
  8. 請求項１に記載の半導体装置の製造方法において、
    前記配線間が最小配線間スペースに対して等倍よりも大きい領域を有する下層の前記配線層の上に、上層の前記配線層を形成する構造において、
    前記上層の配線層を形成する場合に用いる前記レジストマスクの開口部は、前記下層の配線層内に形成された前記領域に対応する幅の前記エアギャップの直上の領域を露出しないように形成される、半導体装置の製造方法。
  9. 請求項１に記載の半導体装置の製造方法において、
    前記配線間が最小配線間スペースに対して等倍よりも大きい領域を有する下層の前記配線層の上に、上層の前記配線層を形成する構造において、
    前記下層の配線層を形成する場合に用いる前記レジストマスクの開口部は、前記領域よりも狭い領域を露出するように形成される、半導体装置の製造方法。
  10. 請求項１に記載の半導体装置の製造方法において、
    前記配線間が最小配線間スペースに対して等倍よりも大きい領域を有する下層の前記配線層の上に、上層の前記配線層を形成する構造において、
    前記下層の配線層を形成する場合に用いる前記レジストマスクの開口部は、前記最小配線間スペースを周期的に露出するように形成される、半導体装置の製造方法。
  11. 請求項１に記載の半導体装置の製造方法において、
    前記レジストマスクの開口部は、前記エアギャップ溝を形成する工程において、前記エアギャップ溝内に前記絶縁膜を構成する部分が孤立しないように形成される、半導体製造装置の製造方法。
  12. 請求項１に記載の半導体装置の製造方法において、
    前記レジストマスクの開口部は、前記エアギャップ溝を形成する工程において、前記エアギャップ溝内に孤立するように形成された前記絶縁膜を構成する部分と、該部分と前記エアギャップが形成されない領域とが接合する部分とが存在するように形成される、半導体装置の製造方法。
  13. 請求項１２に記載の半導体装置の製造方法において、
    前記エアギャップ溝を形成する工程において、形成される前記エアギャップ溝の前記配線間の長さが、前記配線間の最小配線間スペースの５倍以上である場合には、
    前記接合する部分は、少なくとも一箇所に以上に形成される、半導体装置の製造方法。
  14. 請求項１に記載の半導体装置の製造方法において、
    前記レジストマスクの開口部は、前記エアギャップ溝を形成する工程において、前記エアギャップ溝内に前記配線を構成する部分が孤立しないように形成される、半導体装置の製造方法。
  15. 請求項１に記載の半導体装置の製造方法において、
    前記レジストマスクの開口部は、前記エアギャップ溝を形成する工程において、前記エアギャップ溝内に孤立するように形成された前記配線を構成する部分と、該部分と前記エアギャップが形成されない領域とが接合する部分とが存在するように形成される、半導体装置の製造方法。
  16. 請求項１５に記載の半導体装置の製造方法において、
    前記エアギャップ溝を形成する工程において、形成される前記エアギャップ溝の前記配線間の長さが、前記配線間の最小配線間スペースの５倍以上である場合には、
    前記接合する部分は、少なくとも一箇所に以上形成される、半導体装置の製造方法。
  17. 請求項１に記載の半導体装置の製造方法において、
    前記レジストマスクの開口部は、ボンディングパッドが配置される領域の直下の領域を露出しないように形成される、半導体装置の製造方法。
  18. 請求項１に記載の半導体装置の製造方法において、
    前記レジストマスクの開口部は、能動領域におけるボンディングパッドが配置される領域の直下の領域における、前記複数の配線層のうち前記エアギャップが形成される各配線層の所望の領域における前記開口部の占める面積の割合の平均に基づいて形成される、半導体装置の製造方法。
  19. 請求項１に記載の半導体装置の製造方法において、
    前記レジストマスクの開口部は、チップのコーナー部における一辺が２０μｍ角の領域を露出しないように形成される、半導体装置の製造方法。
  20. 請求項１に記載の半導体装置の製造方法において、
    前記レジストマスクの開口部は、前記複数の配線のうち拡散層に接続する配線を含む周辺領域を露出するように形成される、半導体装置の製造方法。
  21. 請求項１に記載の半導体装置の製造方法において、
    前記レジストマスクの開口部は、ＩＯ部が形成される領域を露出しないように形成される、半導体装置の製造方法。
  22. 請求項１に記載の半導体装置の製造方法において、
    前記レジストマスクの開口部は、メモリ部におけるビットライン、及びワードラインを含む領域を露出するように形成される、半導体装置の製造方法。
  23. 請求項１に記載の半導体装置の製造方法において、
    前記レジストマスクの開口部は、キャパシタ部が形成される領域を露出しないように形成される、半導体装置の製造方法。
  24. 請求項１に記載の半導体装置の製造方法において、
    前記レジストマスクの開口部は、ＣＣＤの受光素子及び該受光素子から５μｍ以下の周辺領域を露出しないように形成される、半導体装置の製造方法。
  25. 請求項１に記載の半導体装置の製造方法において、
    前記レジストマスクの開口部は、アナログ回路部が形成される領域を露出しないように形成される、半導体装置の製造方法。
  26. 請求項１に記載の半導体装置の製造方法において、
    前記レジストマスクの開口部は、配線ヒューズ部が形成される領域を露出するよう形成される、半導体装置の製造方法。
  27. 請求項１に記載の半導体装置の製造方法において、
    前記複数の配線層間において、上層の前記配線と下層の前記配線とを接続するビアを有する場合、
    前記レジストマスクの開口部は、前記ビアと接続する前記上層の配線の周囲の領域を露出しないように形成される、半導体装置の製造方法。
  28. 請求項１に記載の半導体装置の製造方法において、
    前記レジストマスクの開口部は、前記配線間の領域が３方向以上から集合している領域を露出しないように形成される、半導体装置の製造方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150015812A (ko) * 2013-08-01 2015-02-11 삼성전자주식회사 금속 배선들을 포함하는 반도체 장치 및 그 제조 방법
KR20150116518A (ko) * 2014-04-07 2015-10-16 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20150116516A (ko) * 2014-04-07 2015-10-16 삼성전자주식회사 반도체 장치 및 이의 제조 방법
WO2016158440A1 (ja) * 2015-03-31 2016-10-06 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および電子機器
JP2016195229A (ja) * 2015-03-31 2016-11-17 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および電子機器
WO2017221558A1 (ja) * 2016-06-21 2017-12-28 ソニー株式会社 半導体装置、及び半導体装置の製造方法
JP2018125396A (ja) * 2017-01-31 2018-08-09 東芝メモリ株式会社 半導体装置およびその製造方法
CN109524411A (zh) * 2017-09-19 2019-03-26 东芝存储器株式会社 半导体装置

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4307664B2 (ja) 1999-12-03 2009-08-05 株式会社ルネサステクノロジ 半導体装置
JP2008205165A (ja) * 2007-02-20 2008-09-04 Toshiba Corp 半導体集積回路装置
US8198174B2 (en) * 2009-08-05 2012-06-12 International Business Machines Corporation Air channel interconnects for 3-D integration
JP2011066126A (ja) * 2009-09-16 2011-03-31 Elpida Memory Inc 半導体記憶装置およびその製造方法
US8456009B2 (en) 2010-02-18 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having an air-gap region and a method of manufacturing the same
US8569891B1 (en) * 2010-03-16 2013-10-29 Micron Technology, Inc. Forming array contacts in semiconductor memories
US8203212B2 (en) * 2010-04-01 2012-06-19 International Business Machines Corporation Air gaps in a multilayer integrated circuit and method of making same
US8288268B2 (en) * 2010-04-29 2012-10-16 International Business Machines Corporation Microelectronic structure including air gap
CN101982879A (zh) * 2010-10-15 2011-03-02 复旦大学 一种低介电常数介质与铜互连的结构及其集成方法
US8754338B2 (en) * 2011-05-28 2014-06-17 Banpil Photonics, Inc. On-chip interconnects with reduced capacitance and method of afbrication
US9136128B2 (en) * 2011-08-31 2015-09-15 Micron Technology, Inc. Methods and apparatuses including memory cells with air gaps and other low dielectric constant materials
CN103021929A (zh) * 2011-09-22 2013-04-03 中芯国际集成电路制造(北京)有限公司 半导体器件制造方法
KR101978969B1 (ko) * 2013-06-17 2019-05-17 삼성전자주식회사 반도체 소자
KR102092863B1 (ko) 2013-12-30 2020-03-24 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9230911B2 (en) * 2013-12-30 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming the same
US9583434B2 (en) * 2014-07-18 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Metal line structure and method
US10163792B2 (en) 2014-07-28 2018-12-25 Qualcomm Incorporated Semiconductor device having an airgap defined at least partially by a protective structure
US9847249B2 (en) * 2014-11-05 2017-12-19 Sandisk Technologies Llc Buried etch stop layer for damascene bit line formation
US10319701B2 (en) 2015-01-07 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Bonded 3D integrated circuit (3DIC) structure
US9449871B1 (en) * 2015-11-18 2016-09-20 International Business Machines Corporation Hybrid airgap structure with oxide liner
KR102471641B1 (ko) * 2016-02-04 2022-11-29 에스케이하이닉스 주식회사 퓨즈구조 및 그를 포함하는 반도체장치
US9666528B1 (en) * 2016-02-23 2017-05-30 International Business Machines Corporation BEOL vertical fuse formed over air gap
KR102645957B1 (ko) 2016-03-22 2024-03-08 삼성전자주식회사 반도체 장치 및 그의 제조 방법
US9892961B1 (en) 2016-08-09 2018-02-13 International Business Machines Corporation Air gap spacer formation for nano-scale semiconductor devices
KR102655189B1 (ko) 2016-09-30 2024-04-04 삼성전자주식회사 반도체 장치 및 이의 제조 방법
WO2018125063A1 (en) * 2016-12-27 2018-07-05 Intel Corporation Encapsulation of air gaps in interconnects
WO2018125124A1 (en) * 2016-12-29 2018-07-05 Intel Corporation Creating dielectric helmet films using pulsed gas deposition
US10453855B2 (en) 2017-08-11 2019-10-22 Micron Technology, Inc. Void formation in charge trap structures
US10164009B1 (en) 2017-08-11 2018-12-25 Micron Technology, Inc. Memory device including voids between control gates
US10446572B2 (en) 2017-08-11 2019-10-15 Micron Technology, Inc. Void formation for charge trap structures
US10680006B2 (en) 2017-08-11 2020-06-09 Micron Technology, Inc. Charge trap structure with barrier to blocking region
CN111602236A (zh) 2018-01-11 2020-08-28 索尼半导体解决方案公司 半导体装置、其制造方法和电子设备
US10896888B2 (en) 2018-03-15 2021-01-19 Microchip Technology Incorporated Integrated circuit (IC) device including a force mitigation system for reducing under-pad damage caused by wire bond
US11004791B2 (en) * 2019-04-12 2021-05-11 Advanced Micro Devices, Inc. Semiconductor chip with stacked conductor lines and air gaps
US11309266B2 (en) * 2020-05-28 2022-04-19 Nanya Technology Corporation Semiconductor device structure with air gap and method for forming the same
WO2022014400A1 (ja) * 2020-07-13 2022-01-20 ソニーセミコンダクタソリューションズ株式会社 配線構造およびその製造方法、ならびに撮像装置
KR102921306B1 (ko) * 2021-02-15 2026-02-02 삼성전자주식회사 배선 구조체를 포함하는 집적회로 칩
US12278176B2 (en) * 2021-05-06 2025-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure and method for forming the same
US12610796B2 (en) * 2022-06-09 2026-04-21 Globalfoundries Singapore Pte Ltd Structure including discrete dielectric member for protecting first air gap during forming of second air gap
CN115513171A (zh) * 2022-10-25 2022-12-23 长鑫存储技术有限公司 半导体结构及其制造方法、存储系统

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006120988A (ja) * 2004-10-25 2006-05-11 Matsushita Electric Ind Co Ltd 半導体装置の製造方法及び半導体装置
JP2007188919A (ja) * 2006-01-11 2007-07-26 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2853661B2 (ja) * 1996-06-27 1999-02-03 日本電気株式会社 半導体集積回路装置の製造方法
US6242336B1 (en) 1997-11-06 2001-06-05 Matsushita Electronics Corporation Semiconductor device having multilevel interconnection structure and method for fabricating the same
US6524948B2 (en) 2000-10-13 2003-02-25 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US7138329B2 (en) 2002-11-15 2006-11-21 United Microelectronics Corporation Air gap for tungsten/aluminum plug applications
JP2004241635A (ja) * 2003-02-06 2004-08-26 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP4956919B2 (ja) 2005-06-08 2012-06-20 株式会社日立製作所 半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006120988A (ja) * 2004-10-25 2006-05-11 Matsushita Electric Ind Co Ltd 半導体装置の製造方法及び半導体装置
JP2007188919A (ja) * 2006-01-11 2007-07-26 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10707164B2 (en) 2013-08-01 2020-07-07 Samsung Electronics Co., Ltd. Semiconductor devices including a capping layer
KR20150015812A (ko) * 2013-08-01 2015-02-11 삼성전자주식회사 금속 배선들을 포함하는 반도체 장치 및 그 제조 방법
KR102154112B1 (ko) * 2013-08-01 2020-09-09 삼성전자주식회사 금속 배선들을 포함하는 반도체 장치 및 그 제조 방법
KR20150116518A (ko) * 2014-04-07 2015-10-16 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20150116516A (ko) * 2014-04-07 2015-10-16 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102247918B1 (ko) * 2014-04-07 2021-05-06 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102229206B1 (ko) 2014-04-07 2021-03-18 삼성전자주식회사 반도체 장치 및 이의 제조 방법
JP2016195229A (ja) * 2015-03-31 2016-11-17 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および電子機器
US10396116B2 (en) 2015-03-31 2019-08-27 Sony Semiconductor Solutions Corporation Solid-state image-capturing element and electronic device
US10797097B2 (en) 2015-03-31 2020-10-06 Sony Semiconductor Solutions Corporation Solid-state image-capturing element and electronic device
WO2016158440A1 (ja) * 2015-03-31 2016-10-06 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および電子機器
JP2021122043A (ja) * 2015-03-31 2021-08-26 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および電子機器
US11183528B2 (en) 2015-03-31 2021-11-23 Sony Semiconductor Solutions Corporation Solid-state image-capturing element and having floating diffusion and hollow regions
JP7282822B2 (ja) 2015-03-31 2023-05-29 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および電子機器
US11929380B2 (en) 2015-03-31 2024-03-12 Sony Semiconductor Solutions Corporation Solid-state image-capturing element having floation diffusion and hollow regions
WO2017221558A1 (ja) * 2016-06-21 2017-12-28 ソニー株式会社 半導体装置、及び半導体装置の製造方法
JP2018125396A (ja) * 2017-01-31 2018-08-09 東芝メモリ株式会社 半導体装置およびその製造方法
CN109524411A (zh) * 2017-09-19 2019-03-26 东芝存储器株式会社 半导体装置
CN109524411B (zh) * 2017-09-19 2023-09-05 铠侠股份有限公司 半导体装置

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