JP2009193627A - 半導体記憶装置 - Google Patents

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Abstract

【課題】正確なデータの読み出しを可能とした半導体記憶装置を提供する。
【解決手段】セルアレイは、複数のワード線ＷＬと、ワード線ＷＬと交差する複数のビット線ＢＬと、非オーミック素子ＳＤと可変抵抗素子ＶＲが直列接続されたセルとを有する。一部のセルアレイは、セルをメモリセルＭＣとするメモリセルアレイＭＡ、他の一部のセルアレイがセルを参照セルＲＣとする参照セルアレイＲＡとなる。セル選択回路２，３は、メモリセルアレイＭＡの中からデータを読み出すメモリセルＭＣを選択すると共に参照セルアレイＲＡの中からメモリセルアレイＭＡにおける選択されたメモリセルＭＣの位置に対応する位置の参照セルＲＡを選択する。センスアンプ回路８ａは、選択されたメモリセルＭＣを流れる電流値と選択された参照セルＲＣを流れる電流値とを比較検出してメモリセルのデータを読み出す。
【選択図】図９

Description

本発明は、データの読み出しの際に参照される参照セルを有する半導体記憶装置に関する。
近年、ワード線とビット線との交差部に、可変抵抗素子を接続してなるメモリセルをアレイ状に配置した構成した不揮発性メモリが注目されている。
この種の不揮発性メモリとして、可変抵抗素子にカルコゲナイド素子を使用したＰＣＲＡＭ（Ｐｈａｓｅ−ｃａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、遷移金属酸化物素子を使用したＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊することで抵抗値を変化させるもの（ＣＢＲＡＭ）等が知られている。これらの可変抵抗メモリの特徴は、抵抗値の変化を情報として記憶する点にある。
ＰＣＲＡＭは、カルコゲナイド素子に印加する電流／電圧パルスの大きさ及び幅等の形状によって発熱から冷却までの過程を制御し、結晶状態又は非結晶状態に相変化させて、素子の抵抗値を制御する（特許文献１参照）。ＲｅＲＡＭには、バイポーラ型とユニポーラ型がある。バイポーラ型の場合、遷移金属酸化物素子に印加する電流／電圧パルスの方向によって素子の抵抗値を制御する。一方、ユニポーラ型の場合、遷移金属酸化物素子に印加する電流／電圧パルスの大きさ及び幅等によって素子の抵抗値を制御する。
これらの可変抵抗メモリからの情報の読み出しは、メモリセルと参照セルに読み出し電流を流し、それぞれの抵抗値を電圧値に変換して、メモリセルと参照セルの電圧を比較することにより行う。
上記した不揮発性メモリにおいて、アレイ内でのセル位置に応じて、ワード線、ビット線の寄生抵抗が異なるためその電圧降下の影響により、メモリセルと参照セルの電圧値が正確に読み取れない場合がある。その結果、可変抵抗素子に記憶された実際のデータが誤って読み出されてしまう可能性がある。
特表２００２−５４１６１３号
本発明は、正確なデータの読み出しを可能とし、信頼性の向上した半導体記憶装置を提供することを目的とする。
本発明の一つの態様において、半導体記憶装置は、互いに平行な複数のワード線、これらのワード線と交差するように配置された互いに平行な複数のビット線、及びこれらワード線及びビット線の交差部に接続された複数のセルをそれぞれ有する複数のセルアレイであって、一部のセルアレイが前記セルをメモリセルとするメモリセルアレイ、他の一部のセルアレイが前記セルを参照セルとする参照セルアレイとなる複数のセルアレイと、前記メモリセルアレイの中からデータを読み出すメモリセルを選択すると共に前記参照セルアレイの中から前記メモリセルアレイにおける選択されたメモリセルの位置に対応する位置の参照セルを選択するセル選択回路と、前記選択されたメモリセルの電流値或は電圧値と前記選択された参照セルの電流値或は電圧値とを比較検出して前記メモリセルのデータを読み出すセンスアンプ回路とを備える。
本発明によれば、正確なデータの読み出しが可能となり、信頼性の向上した半導体記憶装置を提供することができる。
［第１の実施形態］
以下、図面を参照して、この発明の第１の実施形態を説明する。
［全体構成］
図１は、本発明の第１の実施形態に係る不揮発性メモリのブロック図である。
この不揮発性メモリは、後述するＲｅＲＡＭ、ＰＣＲＡＭ等の抵抗変化型素子をメモリセルとして使用したマトリクス状に配置された複数のセルアレイ１を有する。複数のセルアレイ１のうちの一部は、メモリセルアレイＭＡ、他の一部のセルアレイ１は参照セルアレイＲＡとして使用される。各セルアレイ１のビット線ＢＬ方向に隣接する位置には、セルアレイ１のビット線ＢＬを選択及び駆動するカラムデコーダ２が設けられている。また、セルアレイ１のワード線ＷＬ方向に隣接する位置には、セルアレイ１のワード線ＷＬを選択及び駆動するロウデコーダ３が設けられている。これらカラムデコーダ２及びロウデコーダ３のいずれか一方、この例では、カラムデコーダ２に読み出し／書き込み回路（以下、「Ｒ／Ｗ回路」と呼ぶ）８が接続されている。Ｒ／Ｗ回路８は、内部に書き込みドライバ、センスアンプ及びラッチ回路等を有し、内部に読み出し又は書き込みデータを保持すると共に、カラムデコーダ３を介してビット線ＢＬに読み出し及び書き込みのために必要な電圧を供給する。
データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。
データ入出力バッファ４は、受け取った書き込みデータをＲ／Ｗ回路８を介してカラムデコーダ２に送り、カラムデコーダ２からＲ／Ｗ回路８を介して読み出されたデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラムデコーダ２及びロウデコーダ３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてコントローラ７に転送する。コントローラ７は、この不揮発性メモリ全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホストは、コントローラ７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
また、コントローラ７によってＲ／Ｗ回路８が制御される。この制御により、Ｒ／Ｗ回路８は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラムデコーダ２及びロウデコーダ３で選択された任意の配線へ転送することが可能である。
Ｒ／Ｗ回路８は、後述するように、メモリセルを流れる電流と参照セルを流れる電流とを比較してメモリセルに記憶されているデータの読み出しを行うセンスアンプ回路（以下、「Ｓ／Ａ回路」と呼ぶ）を含んでいる。また、メモリセルおよび参照セルを定電流バイアスし、それぞれに出力される電圧値をＳ／Ａ回路で比較して読み出してもよい。
なお、セルアレイ１以外の周辺回路素子は配線層に形成されたセルアレイ１の直下のＳｉ基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、セルアレイ１の配列面積に等しくすることも可能である。
［メモリブロック及びその周辺回路］
図２は、セルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。
複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW，WSi，NiSi，CoSi等を用いることができる。
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１，ＥＬ２が配置される。電極材としては、Pt，Au，Ag，TiAlN，SrRuO，Ru，RuN，Ir，Co，Ti，TiN，TaN，LaNiO，Al，PtIrOx， PtRhOx，Rh/TaAlN等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊することで抵抗値を変化させるもの（ＣＢＲＡＭ）、電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）(電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。
図４及び図５は、ＲｅＲＡＭの例を示す図である。図４に示す可変抵抗素子ＶＲは、電極層１１、１３の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式ＡｘＭｙＸｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ２）ペロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料により構成される。
図４の例では、ＡがＺｎ、ＭがＭｎ、ＸがＯである。記録層１２内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１１を固定電位、電極層１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１３から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの下層を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
図５の例は、電極層１１，１３に挟まれた記録層１５が第１化合物層１５ａと第２化合物層１５ｂの２層で形成されている。第１化合物層１５ａは電極層１１側に配置され化学式ＡｘＭ１ｙＸ１ｚで表記される。第２化合物層１５ｂは電極層１３側に配置され第１化合物層１５ａの陽イオン元素を収容できる空隙サイトを有している。
図５の例では、第１化合物層１５ａにおけるＡがＭｇ、Ｍ１がＭｎ、Ｘ１がＯである。第２化合物層１５ｂには、遷移還元イオンとして黒丸で示すＴｉが含まれている。また、第１化合物層１５ａ内の小さな白丸は拡散イオン（Ｍｇ）、大きな白丸は陰イオン（Ｏ）、二重丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。なお、第１化合物層１５ａと第２化合物層１５ｂとは、２層以上の複数層となるように積層されていても良い。
この可変抵抗素子ＶＲにおいて、第１化合物層１５ａが陽極側、第２化合物層１５ｂが陰極側となるように、電極層１１，１３に電位を与え、記録層１５に電位勾配を発生させると、第１化合物層１５ａ内の拡散イオンの一部が結晶中を移動し、陰極側の第２化合物層１５ｂ内に進入する。第２化合物層１５ｂの結晶中には、拡散イオンを収容できる空隙サイトがあるため、第１化合物層１５ａ側から移動してきた拡散イオンは、この空隙サイトに収まることになる。このため、第１化合物層１５ａ内の遷移元素イオンの価数が上昇し、第２化合物層１５ｂ内の遷移元素イオンの価数が減少する。初期状態において、第１及び第２の化合物層１５ａ，１５ｂが高抵抗状態であるとすれば、第１化合物層１５ａ内の拡散イオンの一部が第２化合物層１５ｂ内に移動することにより、第１及び第２化合物の結晶中に伝導キャリアが発生し、両者共に電気伝導性を有することになる。なお、プログラム状態（低抵抗状態）を消去状態（高抵抗状態）にリセットするには、先の例と同様に、記録層１５に大電流を充分な時間流してジュール加熱して、記録層１５の酸化還元反応を促進すれば良い。また、セット時とは逆向きの電場を印加することによってもリセットは可能である。
非オーミック素子ＮＯは、例えば図６に示すように、（ａ）ショットキーダイオード、（ｂ）ＰＮ接合ダイオード、（ｃ）ＰＩＮダイオード等の各種ダイオード、（ｄ）ＭＩＭ（Metal-Insulator-Metal）構造、（ｅ）ＳＩＳ構造（Silicon-Insulator-Silicon）等からなる。ここにもバリアメタル層、接着層を形成する電極ＥＬ２，ＥＬ３を挿入しても良い。また、ダイオードを使用する場合はその特性上、ユニポーラ動作を行うことができ、また、ＭＩＭ構造、ＳＩＳ構造等の場合にはバイポーラ動作を行うことが可能である。なお、非オーミック素子ＮＯと可変抵抗素子ＶＲの配置は、図３と上下を逆にしても良いし、非オーミック素子ＮＯの極性を上下反転させても良い。
また、図７に示すように、上述したメモリ構造を複数積層した三次元構造とすることもできる。図８は、図７のII−II′断面を示す断面図である。図示の例は、セルアレイ層ＭＡ０〜ＭＡ３からなる４層構造のメモリブロックで、ワード線ＷＬ０ｊがその上下のメモリセルＭＣ０，ＭＣ１で共有され、ビット線ＢＬ１ｉがその上下のメモリセルＭＣ１，ＭＣ２で共有され、ワード線ＷＬ１ｊがその上下のメモリセルＭＣ２，ＭＣ３で共有されている。また、このような配線／セル／配線／セルの繰り返しではなく、配線／セル／配線／層間絶縁膜／配線／セル／配線のように、セルアレイ層間に層間絶縁膜を介在させるようにしても良い。
図９は、図１のメモリセルアレイＭＡと参照セルアレイＲＡの詳細を示す等価回路図である。なお、ここでは、非オーミック素子ＮＯとしてダイオードＳＤを用い、説明を簡単にするため、１層構造であるとして説明を進める。
図９において、メモリセルアレイＭＡのメモリセルＭＣは、直列接続されたダイオードＳＤａ及び可変抵抗素子ＶＲａにより構成される。ダイオードＳＤａのアノードはビット線ＢＬａに接続され、カソードは可変抵抗素子ＶＲａを介してワード線ＷＬａに接続されている。各ビット線ＢＬａの一端はカラムデコーダ２ａに接続されている。また、各ワード線ＷＬａの一端はロウデコーダ３ａに接続されている。一方、参照セルアレイＲＡもメモリセルアレイＭＡと同様の製造条件及びレイアウトで構成されている。すなわち、参照セルＲＣは、直列接続されたダイオードＳＤｂ及び可変抵抗素子ＶＲｂにより構成される。ダイオードＳＤｂのアノードはビット線ＢＬｂに接続され、カソードは可変抵抗素子ＶＲｂを介してワード線ＷＬｂに接続されている。各ビット線ＢＬｂの一端はカラムデコーダ２ｂに接続されている。また、各ワード線ＷＬｂの一端はロウデコーダ３ｂに接続されている。ここで、参照セルＲＣの可変抵抗素子ＶＲｂの抵抗値は、参照電流を生成するのに適切な値、例えば図１０に示すように、メモリセルＭＣの可変抵抗素子ＶＲａのプログラム（セット）レベル“０”の抵抗値と、消去（リセット）レベル“１”の抵抗値の中間の抵抗値となるように設定されている。
カラムデコーダ２ａ，２ｂの出力は、Ｒ／Ｗ回路８の内部に設けられたセンスアンプ回路（以下、「Ｓ／Ａ回路」と呼ぶ。）８ａに入力され、比較されるようになっている。
センスアンプ回路８ａは、例えば図１１に示すうような差動型センスアンプにより構成することができる。差動アンプ８０の反転入力端子にＮＭＯＳトランジスタからなる選択トランジスタ８３を介してカラムデコーダ２ａで選択されたメモリセルアレイＭＡ側のビット線ＢＬａが接続され、差動アンプ８０の非反転入力端子にＮＭＯＳトランジスタからなる選択トランジスタ８４を介してカラムデコーダ２ｂで選択された参照セルアレイＲＡ側のビット線ＢＬｂが接続される。また、差動アンプ８０の反転入力端子には、ＰＭＯＳトランジスタからなる電流源負荷８１が接続され、差動アンプ８０の非反転入力端子には、ＰＭＯＳトランジスタからなる電流源負荷８２が接続されている。
このセンスアンプ回路８ａによれば、制御信号ＶＬＯＡＤによって差動アンプ８０の各入力端が電流源負荷８１，８２をそれぞれ介して電源電圧Ｖｄｄに接続され、選択トランジスタ８３，８４に選択信号ＶＣＬＭＰが与えられることにより、ビット線ＢＬａ，ＢＬｂに流れる差電流が差動アンプ８０で検出される。
［データ読み出し動作］
上述した回路において、データは、図１０に示すような各メモリセルＭＣの抵抗素子ＶＲａの抵抗値の大小として記憶される。データ読み出し時、メモリセルアレイＭＡ側のロウデコーダ３ａは、選択ワード線ＷＬａを“Ｌ”レベル、非選択ワード線ＷＬａを“Ｈ”レベルにする。また、カラムデコーダ３ａは、選択ビット線ＢＬａをＳ／Ａ回路８ａに接続し、非選択ビット線ＢＬａを“Ｌ”レベルにする。同時に、参照セルアレイＲＡ側のロウデコーダ３ｂは、選択ワード線ＷＬｂを“Ｌ”レベル、非選択ワード線ＷＬｂを“Ｈ”レベルにする。また、カラムデコーダ３ｂは、選択ビット線ＢＬｂをＳ／Ａ回路８ａに接続し、非選択ビット線ＢＬｂを“Ｌ”レベルにする。これにより、選択されたメモリセルＭＣに流れる電流と、選択された参照セルＲＣに流れる電流の大小がＳ／Ａ回路８ａで検出されることになる。
本実施形態においては、図９に示すように、メモリセルアレイＭＡにおける選択メモリセルＭＣの相対位置が、参照セルアレイＲＡにおける選択参照セルＲＣの相対位置と等しくなるように、参照セルＲＣが選択される。図示の例では、メモリセルアレイＭＡ側のカラムデコーダ２ａ及びロウデコーダ３ａが、カラムデコーダ２ａが配置されている上側から２番目、ロウデコーダ３ａが配置されている左側から２番目のメモリセルＭＣを選択すると同時に、参照セルアレイＲＡ側のカラムデコーダ２ｂ及びロウデコーダ３ｂも、図中点線で囲まれた上から２番目及び左から２番目の参照セルＲＣを選択している。
このようにメモリセルＭＣと同じ相対位置の参照セルＲＣを選択することにより、読み出し電流経路と参照電流経路のビット線ＢＬ部分の抵抗値及びワード線ＷＬ部分の抵抗値が等しくなる。これにより、選択メモリセルの位置（アドレス）に拘わらず、ビット線ＢＬ及びワード線ＷＬの寄生抵抗を、読み出し電流経路と参照電流経路とで等しくすることができ、精度の良い読み出しが実現される。
［第２の実施形態］
図１２は、本発明の第２の実施形態に係るメモリセルアレイＭＡと参照セルアレイＲＡの詳細を示す等価回路図である。なお、図１２において、図９と同一部分には同一符号を付して説明を割愛する。
この第２の実施形態が第１の実施形態と異なる点は、メモリセルアレイＭＡとロウデコーダ３ａの配置関係と、参照セルアレイＲＡとロウデコーダ３ｂの配置関係とが、ビット線ＢＬが延びる方向に対して丁度線対称の関係となっている点である。この場合、選択されるメモリセルＭＣに対して、選択される参照セルＲＣの位置も線対称の位置関係となる。すなわち、メモリセルアレイＭＡ側において、カラムデコーダ２ａが配置されている上から２番目、ロウデコーダ３ａが配置されている右側から２番目のメモリセルＭＣが読み出しセルとして選択された場合、参照セルアレイＲＡ側ではカラムデコーダ２ａが配置されている上から２番目、ロウデコーダ３ａが配置されている左側から２番目の参照セルＲＣが選択される。
この実施形態においても、読み出し電流経路と参照電流経路のビット線部分の抵抗値及びワード線部分の抵抗値が等しくなるので、選択メモリセルの位置（アドレス）に拘わらず、ビット線及びワード線の寄生抵抗を、読み出し電流経路と参照電流経路とで等しくすることができ、精度の良い読み出しが実現される。
なお、メモリセルアレイＭＡに対する参照セルアレイＲＡの配置は、前述した例に限定されるものではない。例えば図１３（Ａ）にはビット線ＢＬ方向線に対して正規配置のメモリセルアレイＭＡと線対称に配置された参照セルアレイＲＡＡの例が示され、同図（Ｂ）にはワード線ＷＬ方向線に対して正規配置のメモリセルアレイＭＡと線対称に配置された参照セルアレイＲＡＢの例が示され、同図（Ｃ）には正規配置のメモリセルアレイＭＡと点対称配置の参照セルアレイＲＡＣが示されている。これらも先の実施形態と同様の効果を有する。
［第３の実施形態］
図１４は、本発明の第３の実施形態に係るメモリセルアレイＭＡと参照セルアレイＲＡの詳細を示す等価回路図である。
この実施形態は、複数のメモリセルアレイＭＡ１，ＭＡ２，…，ＭＡｎが一つの参照セルアレイＲＡを共有するようにしたものである。選択回路８ｂは、複数のメモリセルアレイＭＡ１〜ＭＡｎのうちの一つのメモリセルアレイＭＡを選択してＳ／Ａ回路８ａの一方の入力に接続する。
本実施形態によれば、一つの参照セルアレイＲＡが複数のメモリセルアレイＭＡ１〜ＭＡｎに共用されるので、データ記憶に使用されない参照セルアレイＲＡのスペースを削減してメモリセルＭＣの配置面積を増加させることができる。
［第４の実施形態］
図１５は、本発明の第４の実施形態に係るメモリセルアレイＭＡと参照セルアレイＲＡの詳細を示す等価回路図である。
この実施形態は、複数のメモリセルアレイＭＡ１，ＭＡ２，…，ＭＡｎが一つの参照セルアレイＲＡを共有するという点では先の実施形態と同一であるが、この第３の実施形態においては、Ｓ／Ａ回路８ａの内部に各メモリセルアレイＭＡ１〜ＭＡｎに対応した差動アンプ８０１，８０２，…，８０ｎ、電流源負荷８１１，８１２，…，８１ｎ及び選択トランジスタ８３１，８３２，…，８３ｎがそれぞれ設けられているので、複数のメモリセルアレイＭＡから同時にデータを読み出すことができる。この場合でも、各メモリセルアレイＭＡで選択されるメモリセルＭＣの位置と相対位置が等しい参照セルが選択される。
［第５の実施形態］
図１６は、本発明の第５の実施形態に係るメモリセルアレイＭＡと参照セルアレイＲＡの詳細を示す等価回路図である。
第３及び第４の実施形態では、複数のメモリセルアレイＭＡ１〜ＭＡｎと参照セルアレイＲＡとを１つの層内で二次元的に配置したが、本実施形態では、複数のメモリセルアレイＭＡ１〜ＭＡｎと一つの参照セルアレイＲＡとが、複数の層を形成し、二次元的には同一箇所に配置されている点で先の実施形態とは異なる。
この実施形態によれば、二次元的な配置位置の違いによるバラツキは無い。同一相対位置の選択メモリセルＭＣと参照セルＲＣとが選択されるので、これらを選択するカラムデコーダ２とロウデコーダ３は、これら複数のメモリセルＭＡ１〜ＭＡｎ及び参照セルアレイＲＡで共用することができる。また、多層のセルアレイが半導体基板の上に積層された構造においては、カラムデコーダ２及びロウデコーダ３をセルアレイ直下の半導体基板に形成することにより、配置スペースの削減も可能である。
［第６の実施形態］
図１７は、本発明の第６の実施形態に係るメモリセルアレイＭＡと参照セルアレイＲＡの詳細を示す等価回路図である。
この実施形態では、複数のメモリセルアレイＭＡ１，ＭＡ２，…，ＭＡｎが多層に形成されると共に、複数の参照セルアレイＲＡ１，ＲＡ１２，…，ＲＡｎも多層に形成されている。これらメモリセルアレイＭＡ１〜ＭＡｎと参照セルアレイＲＡ１〜ＲＡｎは、二次元的には異なる位置に配置されるが、選択されたメモリセルＭＣと同一層及び同一相対位置の参照セルＲＣが選択される。
この実施形態によれば、同一層のメモリセルＭＣと参照セルＲＣとが選択されるので、両セルへの電流経路の寄生抵抗を等しくすることができる。また、カラムデコーダ２及びロウデコーダ３は、複数のメモリセルアレイＭＡ１〜ＭＡｎ及び複数の参照セルアレイＲＡ１〜ＲＡｎで共有化できることは先の実施形態と同様である。
［第７の実施形態］
図１８は、本発明の第７の実施形態に係るメモリセルアレイＭＡと参照セルアレイＲＡの詳細を示す図である。
この実施形態は、メモリセルアレイＭＡを構成するメモリセルＭＣが３値以上の多値を記憶する例である。図示の例は、メモリセルＭＣが４値を記憶する。メモリセルＭＣの可変抵抗素子ＶＲは抵抗値の高い順にＡ，Ｂ，Ｃ，Ｄの４段階の抵抗値を取り得る。各抵抗値に対応させて２ビットのデータ“１１”、“１０”、“０１”、“００”が記憶される。参照セルアレイＲＡ１，ＲＡ２，ＲＡ３を構成する各参照セルＲＣａ，ＲＣｂ，ＲＣｃは、それぞれ抵抗値Ａ，Ｂ，Ｃ，Ｄの間の参照抵抗値ＲＬＡ，ＲＬＢ，ＲＬＣに設定される。これらの参照抵抗値ＲＬＡ，ＲＬＢ，ＲＬＣは、リセット状態の可変抵抗素子ＶＲに対して印加するセットパルスの電圧、パルス幅、印加回数等を調整することにより設定する。
データの読み出し時には、参照セルアレイＲＡ１，ＲＡ２，ＲＡ３を選択回路８ｃで順次選択してメモリセルＭＣに流れる読み出し電流と参照セルＲＣａ，ＲＣｂ，ＲＣｃに流れる参照電流の比較をＳ／Ａ回路８ａで行うことにより、メモリセルＭＣに記憶された４値データを読み出すことができる。
本実施形態によれば、メモリセルアレイＭＡにおける選択メモリセルＭＣの相対位置と同一の相対位置の参照セルＲＣａ，ＲＣｂ，ＲＣｃを選択することにより、読み出し電流経路と参照電流経路とで抵抗値を等しくすることができ、高精度な読み出しが行えるという効果を奏する。
［第８の実施形態］
図１９は、本発明の第８の実施形態に係るメモリセルアレイＭＡと参照セルアレイＲＡの詳細を示す等価回路図である。
この実施形態では、複数のメモリセルアレイＭＡ１〜ＭＡｎのいずれか一つが参照セルアレイＲＡとして選択される。ｎ個のメモリセルアレイＭＡ１〜ＭＡｎに対して、ｎ−１個の差動アンプ８０１〜８０ｎ−１を備える。
この実施形態によれば、チップ製造後に、ヒューズにプログラムされるデータに応じて、ｎ個のメモリセルアレイＭＡ１〜ＭＡｎから一つのメモリセルアレイＭＡが選択されて、中間抵抗値が書き込まれ、これにより選択されたメモリセルアレイＭＡが参照セルアレイＲＡとして機能する。
このように、参照セルアレイＲＡを動的に決定することを可能にすると、極力不良ビットを含まないセルアレイを参照セルアレイＲＡとして選択することにより、チップ歩留まりを向上させることができる。なお、メモリセルアレイＭＡの不良ビットについては、冗長セル救済で対処可能である。
本発明の第１の実施形態に係る不揮発性メモリのブロック図である。 同実施形態に係る不揮発性メモリのメモリセルアレイの一部の斜視図である。 図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。 同実施形態における可変抵抗素子の一例を示す模式的な断面図である。 同実施形態における可変抵抗素子の他の例を示す模式的な断面図である。 同実施形態における非オーミック素子の例を示す模式的断面図である。 同実施形態の変形例に係るメモリセルアレイの一部を示す斜視図である。 図７におけるII−II’線で切断して矢印方向に見たメモリセル１つ分の断面図である。 同実施形態に係る不揮発性メモリのメモリセルアレイ、参照セルアレイ及びその周辺回路の回路図である。 二値データの場合のメモリセルの抵抗値分布とデータの関係を示すグラフである。 同実施形態におけるセンスアンプの構成を示す回路図である。 本発明の第２の実施形態に係る不揮発性メモリのメモリセルアレイ、参照セルアレイ及びその周辺回路の回路図である。 同実施形態の変形例を示す図である。 本発明の第３の実施形態に係る不揮発性メモリのメモリセルアレイ、参照セルアレイ及びその周辺回路の回路図である。 本発明の第４の実施形態に係る不揮発性メモリのメモリセルアレイ、参照セルアレイ及びその周辺回路の回路図である。 本発明の第５の実施形態に係る不揮発性メモリのメモリセルアレイ、参照セルアレイ及びその周辺回路の回路図である。 本発明の第６の実施形態に係る不揮発性メモリのメモリセルアレイ、参照セルアレイ及びその周辺回路の回路図である。 本発明の第７の実施形態に係る不揮発性メモリのメモリセルアレイ、参照セルアレイ及びその周辺回路の回路図である。 本発明の第８の実施形態に係る不揮発性メモリのメモリセルアレイ、参照セルアレイ及びその周辺回路の回路図である。
符号の説明
１…セルアレイ、２…カラムデコーダ、３…ロウデコーダ、４…データ入出力バッファ、５…アドレスレジスタ、６…コマンド・インターフェイス、７…コントローラ、８…Ｒ／Ｗ回路、ＭＡ…メモリセルアレイ、ＲＡ…参照セルアレイ。

Claims (5)

  1. 互いに平行な複数のワード線、これらのワード線と交差するように配置された互いに平行な複数のビット線、及びこれらワード線及びビット線の交差部に接続された複数のセルをそれぞれ有する複数のセルアレイであって、一部のセルアレイが前記セルをメモリセルとするメモリセルアレイ、他の一部のセルアレイが前記セルを参照セルとする参照セルアレイとなる複数のセルアレイと、
    前記メモリセルアレイの中からデータを読み出すメモリセルを選択すると共に前記参照セルアレイの中から前記メモリセルアレイにおける選択されたメモリセルの位置に対応する位置の参照セルを選択するセル選択回路と、
    前記選択されたメモリセルの電流値或は電圧値と前記選択された参照セルの電流値或は電圧値とを比較検出して前記メモリセルのデータを読み出すセンスアンプ回路と、
    を備えたことを特徴とする半導体記憶装置。
  2. 前記メモリセルアレイと参照セルアレイとは、同様の構造を有することを特徴とする請求項１記載の半導体記憶装置。
  3. 前記セル選択回路は、前記メモリセルアレイにおける選択されたメモリセルの相対位置と、前記参照セルアレイにおける選択された参照セルの相対位置が等しくなるように、前記参照セルを選択する
    ことを特徴とする請求項１又は２記載の半導体記憶装置。
  4. 複数のメモリセルアレイに対して、これらメモリセルアレイが共通に参照する一つの参照セルアレイが設けられていることを特徴とする請求項１から３のいずれか１項記載の半導体記憶装置。
  5. 前記セル選択回路は、
    前記複数のセルアレイの中から参照セルアレイを動的に選択する
    ことを特徴とする請求項１から４のいずれか１項記載の半導体記憶装置。
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