JPH10247381A - 磁気ランダムアクセスメモリデバイス中のメモリセルを選択する方法 - Google Patents

磁気ランダムアクセスメモリデバイス中のメモリセルを選択する方法

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JPH10247381A
JPH10247381A JP9363000A JP36300097A JPH10247381A JP H10247381 A JPH10247381 A JP H10247381A JP 9363000 A JP9363000 A JP 9363000A JP 36300097 A JP36300097 A JP 36300097A JP H10247381 A JPH10247381 A JP H10247381A
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JP
Japan
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memory cell
sense
line
word
memory cells
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JP9363000A
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Saied N Tehrani
サイード・エヌ・テラニ
Herbert Goronkin
ハーバート・ゴロンキン
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Motorola Inc
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    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 高速度動作、特に読出し段階の高速度動作を
達成する、MRAMデバイスにおけるメモリセルの起動の新
しい、改良された方法を提供する。 【解決手段】 磁気ランダムアクセスメモリ（MRAM）内
のメモリセルを選択する方法を改善する。メモリセル内
の状態が読み出されるときには、メモリセルの内容が検
出される前に、いつでもMRAMがコンパレータの出力を０
Ｖに合わせ込む（自動ゼロ化段階）。本発明は、一旦セ
ンスライン２５が選択され、自動ゼロ化されると、メモ
リセル２９、３０に連続的にアクセスする。従って、本
発明が全ての読み出されているメモリセルを自動ゼロ化
する段階を必要としないので、高速動作が達成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般に磁気ランダムアク
セスメモリデバイス中のメモリセルを選択する方法に関
し、特にワード電流を供給するためにワードラインを逐
次的に選択する方法に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】典型
的に、磁気（magnetic）ランダムアクセスメモリ（MRA
M）が、ワードライン（word line）およびセンスライン
（sense line）の交差部分に整列さらる複数のメモリセ
ルから成り、各メモリセルは、導電層または絶縁層によ
り離間せられる２つの磁性体層を有する。デジタル情報
は、磁性体層中の磁気ベクトルの方向として表されてい
る。その情報は、しきい値レベルを超える反対の磁場に
よって意図的に変化せられるまで与えられた状態（stat
e）を永久に維持できる。メモリセル内に状態を書き込
み、若しくは変化させるために、ワード電流およびセン
ス電流によって発生せられる全磁場であって、磁性体層
中の磁気ベクトルに方向を切り換えるのに充分な磁場
が、メモリセルにもたらされる。メモリセル内の状態を
読み出すために、最初に、コンパレータの出力電圧（セ
ンスラインに接続されるコンパレータの出力）が、ワー
ド電流が供給された後、自動的にゼロ化（auto-zeroe
d）される。次に、反転ワード電流が供給され、電圧変
化が検知され、それによってメモリセル内の状態を決定
する。従来のMRAMにおいては、読出しステップにおい
て、メモリセル内の状態が検知される前に自動ゼロ化ス
テップ（auto-zeroing step）が常に必要とされる。そ
の自動ゼロ化ステップは、全メモリセルを読むために、
全体的として多大な時間を浪費する。
【０００３】従って、本発明の目的は、高速度動作、特
に読出し段階の高速度動作を達成する、MRAMデバイスに
おけるメモリセルの起動の新しい、改良された方法を提
供することである。
【０００４】
【好適実施例の詳細な説明】図１には、ワードラインお
よびセンスラインの交差部分に複数のメモリセルが並べ
られるメモリアレイ２０を有するMRAM回路１０を簡単化
した図が示されている。一般に、MRAM回路１０は、半導
体基板上に製造され、他の回路も同一の基板に集積され
る。典型的なメモリセルの構造および特性が、図２、３
についての以下の記述の中で説明される。
【０００５】MRAM１０が、メモリアレイ２０、デコーダ
４０およびコンパレータ６０から成る。メモリアレイ２
０は、第１アレイ部分２０aと第２アレイ部分２０bと
に、論理的に分割せられ、点線枠により示される。デコ
ーダ４０が、横並びデコーダ４０aおよび縦並びデコー
ダ４０bから成り、そのそれぞれの横、縦並びデコーダ
は、アドレスバス７０に結合する。ワードライン２１〜
２４、３１〜３４が、横並びスイッチング回路４１を介
して、横並びデコーダ４０aに結合する。センスライン
２５〜２７、３５〜３７が、縦並びスイッチング回路５
１を介して、縦並びデコーダ４０bに結合する。ワード
ライン２１〜２４、３１〜３４およびセンスライン２５
〜２７、３５〜３７は、メモリセルが位置付けられるメ
モリアレイ２０内に交差部分を有する。例えば、第１メ
モリアレイ部分２０a内にあるメモリセル２９が、ワー
ドライン２１およびセンスライン２５の交差部分に位置
付けられる。ワードライン２１およびセンスライン２５
を選択することにより、メモリセル２９が起動する。そ
れにより、読出しおよび書込みプロセスが、実行され
る。センスライン２５〜２７、３５〜３７の出力ライン
２８、３８が、それぞれコンパレータ６０の正、負の出
力に接続される。
【０００６】横並びデコーダ４０aは、横並びスイッチ
ング回路４１を含み、その横並びスイッチング回路４１
は、第１電位または電力ライン４２と、第２電位または
接地ライン４３との間のワードライン２１〜２４、３１
〜３４を切り換える。横並びスイッチング回路４１にお
ける横並びトランジスタ４８〜５０のゲートもまた、横
並びデコーダ４０aに接続される。横並びトランジスタ
４８〜５０のドレインおよびソース電極がライン５４に
接続し、そのライン５４は横並びデコーダ４０a、スイ
ッチングトランジスタ４７のゲートおよびワードライン
２１〜２４、３１〜３４のそれぞれに接続される。縦並
びデコーダ４０bは、横並びスイッチング回路５１を含
み、その横並びスイッチング回路５１は、センスライン
２５〜２７、３５〜３７を接地ライン４３に接続する。
各センスライン２５〜２７、３５〜３７の一端が、それ
ぞれコンパレータ６０の正および負入力に、ライン２
８、３８によって、一緒に接続される。センスライン２
５〜２７、３５〜３７のもう一方の端が、縦並びスイッ
チング回路５１を介して、接地ライン４３に接続する。
例えば、縦並びスイッチング回路５２、５３のゲート電
極が、縦並びデコーダ４０bに接続される。縦並びスイ
ッチング回路５１の他の縦並びトランジスタもまた、ト
ランジスタ５２、５３と同様にして接続される。
【０００７】図２には、磁性体材料の複数の層を有する
メモリセル２９の構造を簡単化し、拡大した斜視図を示
す。他のメモリセルもまた、メモリセル２９と同様の構
造を有する。メモリセル２９は、導電層８３によって離
間される第１磁性体層８１および第２磁性体層８２を有
する。磁性体層８１、８２は、磁性体材料（例えば、Ni
FeCo）を利用し、導電層８３は、例えば、銅（Cu）を利
用する。その３層８１、８２および８３を合わせて、巨
大磁気抵抗（a giant magneto-resistive(GMR)）材料
（material）が形成される。ワードライン２１（ワード
電流を伝導する）が、第１磁性体層８１の近くに位置付
けられ、それにより、GMR材料にワード電流によって発
生せらる磁場をもたらす。センスライン２５（センス電
流を伝導する）が、GMRにオーミックコンタクトにて接
続し、それにより磁気抵抗を検知する。
【０００８】図２に示されるメモリセル２９は、他のメ
モリセルの上に積み重ねることができ、それによって、
メモリセルの複数層を有するメモリセルアレイ２０を成
し得る。そのようなメモリスタック（memory stacks）
は、複数の一対のメモリセルを有するランダムアクセス
メモリデバイス（米国特許出願である名称”A MAGNETIC
RANDOM ACCESS MEMORY HAVING STACKED MEMORY CELLS
AND FABRICATION METHOD THERFOR”、出願日8.6.1996、
出願番号08/702781（本願出願人に譲渡された）に開示
される）を製造するために設計され得る。
【０００９】磁性体層８１、８２にある状態を保存また
は書込みするために、全磁場（磁性体層８１、８２内の
磁気ベクトルの方向を切り換えるのに充分なワード電流
およびセンス電流によってもたらされる磁場によって発
生する）が、磁性体層８１、８２にもたらされる。その
電圧は磁性体層８１、８２内の磁気ベクトルの方向に従
って変化するので、センスライン２５上の電圧が検知さ
れ、それによって、磁気メモリセル２９内のその状態を
読む。
【００１０】図３には、印加される磁場または全磁場に
対する磁気メモリセル２９（図２）の抵抗または電圧出
力を図示したグラフ８５を示す。その横軸は、磁場の方
向および強度、即ち、セル２９の正方向（supports）ま
たは逆方向（opposes）のどちらかの方向の強度を示
す。通常、セル２９の電圧出力で表す。曲線８６が、一
方向の磁気ベクトルの様々な磁場強度に対応する磁気抵
抗特性（magnetoresistance characteristic）を、出力
電圧を介して示す。曲線８７が、磁化ベクトルの前記一
方向とは反対の方向への同様な磁場強度に対応する磁気
抵抗特性を、電圧出力を介して示す。0の右側において
は、曲線８６、８７は、曲線８６のベクトルを支持する
方向（正方向）、即ち曲線８７のベクトルに逆行する方
向（逆方向）の磁場に対応する出力電圧を示し、0の左
側への磁場は、曲線８７のベクトルを支持する方向であ
り、即ち曲線８６のベクトルに逆行する方向に向いてい
る。典型的に、曲線８６、８７は、同一点において電圧
軸と交差し、同一最小値を示す。説明のため、曲線８７
は、垂直方向に少しだけずらし、その曲線間の違いを示
している。
【００１１】磁場が0の場合は、セル２９の電圧出力（V
0）が、磁化ベクトルの方向に関わらず、ほぼ同一であ
る。その磁場が0からH1へ増加するに従い、曲線８７
は、全磁場によって逆方向に方向付けられるベクトルを
有するセル２９の電圧出力を示し、曲線８６は、全磁場
によって正方向に方向付けられるベクトルを有するセル
２９の電圧出力を示す。磁場強度H1においては、メモリ
セル２９内のベクトルは、転向し、出力電圧V1を示す。
全磁場強度がH1とH2との間において増加するに従い、メ
モリセル２９の磁気ベクトルは、方向付けが続き、H2の
磁場強度付近で他の方向に切り替わる。H2付近では、メ
モリセル２９のベクトルは逆方向に切り替わり、H2の値
およびそれ以上の値にて、その抵抗は低下する。同様な
ことが、逆方向の全磁場に対応する出力電圧において
も、0およびH3からH4との間にて示される。
【００１２】図４には、本発明に従った、”書込み”モ
ードのフロー図を示す。このフロー図では、ワードライ
ン２１〜２４（図１参照）への一連の選択が次のように
成される：最初に、アドレス信号が、アドレスバス７０
を介して、横並びデコーダ４０aおよび縦並びデコーダ
４０b（ブロック４０１）にもたらされる。例えば、ア
ドレス信号の受信で、縦並びデコーダ４０bは、センス
ライン２５（ブロック４０２）を起動するための縦並び
スイッチングトランジスタ５２のゲート電極にONに切り
換える信号をもたらす。トランジスタ５２がONに切り換
わることによって、センスライン２５が選択される。
【００１３】次に、横並びデコーダ４０aが、ワードラ
イン２１を選択することにより、メモリセル２９に状態
を保存する。その状態の内容は、メモリセル２９に印加
される磁場を発生させるワード電流の方向に依存する。
論理”１”がメモリセル２９に保存されている場合、第
１横並びトランジスタ４４、スイッチングトランジスタ
４６およびトランジスタ４８が、ONに切り換えられ、第
２横並びトランジスタ４５およびスイッチングトランジ
スタ４７が、OFFに切り換えられる。それによって、第
１ワード電流９１（実線の矢印によって示される）が、
トランジスタ４４、４８、メモリセル２９およびスイッ
チングトランジスタ４６を介して、電力ライン４２から
接地ライン４３へ流れる（ブロック４０３、４０４）。
論理”０”がメモリセル２９に保存されている場合、逆
方向の磁場がメモリセル２９にもたらされる。即ち、第
２横並びトランジスタ４５、スイッチングトランジスタ
４７およびトランジスタ４８は、ONに切り換えられ、第
１横並びトランジスタ４４およびスイッチングトランジ
スタ４６は、OFFに切り換えられる。それによって、第
２ワード電流９２（破線の矢印によって示される）が、
スイッチングトランジスタ４７、メモリセル２９および
トランジスタ４８、４５を介して、電力ライン４２から
接地ライン４３へ流れる（ブロック４０３〜４０５）。
【００１４】メモリセル２９における状態を保存した
後、全ての状態が、センスライン２５に関連する全ての
メモリセル２９、３０に保存されているかどうかが決定
される（ブロック４０６）。全ての状態が、まだ保存さ
れていない場合、次の段階ブロック４０３へ行く。次
に、ワードライン２１の隣のワードライン２２が、選択
される。即ち、第１横並びトランジスタ４４およびスイ
ッチングトランジスタ４６、４９が、ONに切り替わるこ
とにより、論理”１”を保存し（ブロック４０４）、第
２横並びトランジスタ４５およびスイッチングトランジ
スタ４７、４９が、ONに切り替わることにより、論理”
０”を保存する（ブロック４０５）。全てのワードライ
ン２１〜２４は、メモリセル２９、３０に状態を保存す
るために逐次的に選択される。全ての状態が保存される
と、その次のセンスラインは、アドレス信号に従って、
選択される。
【００１５】上述のとおり、一旦、センスラインが選択
されると、そのセンスラインに関連する全てのワードラ
インが逐次的に起動せられる。ワードラインのこの一連
の起動は、メモリセル内への全ての書込みにセンスライ
ンの選択を必要とせず、従って、より高速のMRAMデバイ
スが達成され得る。
【００１６】図５には、本発明に従った、”読出し”モ
ードにおけるフロー図が示されている。全てのワードラ
インは、逐次的に選択され、それによりメモリセル内の
状態を読む。最初に、アドレス信号が、アドレスバス７
０を亘って横並びデコーダ４０aおよび縦並びデコーダ
４０bにもたらされる（ブロック５０１）。次に、セン
スライン２５、３５を自動ゼロ化するために、縦並びデ
コーダ４０bが、ON切換え信号（turn-on signals）を縦
並びトランジスタ５２、５３にもたらす。センスライン
２５の出力電圧およびセンスライン３５の基準電圧が、
出力ライン２８、３８に発生し、それらの電圧はそれぞ
れ、コンパレータ６０の入力に印加される。コンパレー
タ６０は、ライン２８、３８におけるその入力電圧の相
違をゼロ出力電圧に調節する。
【００１７】ゼロのワード電流の条件下において、セン
スライン２５、３５に関連する全てのメモリセルは、ゼ
ロの磁場に位置付けられる（図３参照）。従って、ワー
ド電流９２が供給されるにつれ、コンパレータ６０の出
力が増加する場合、メモリセル２９が論理”１”を含ん
でいると評価される。ワード電流９２が供給されテいる
にもかかわらず、コンパレータ６０のその出力が、0Vの
ままである場合、メモリセル２９が論理”０”を含んで
いると評価される。
【００１８】即ち、横並びデコーダ４０aが、ON切り換
え信号を第２縦並びトランジスタ４５およびスイッチン
グトランジスタ４７、４８にもたらし、それによって、
ワード電流９２が、電力ライン４２からスイッチングト
ランジスタ４７、メモリセル２９およびトランジスタ４
８、４５を介して、接地ライン４３に流れる（ブロック
５０４）。コンパレータ６０の出力が検知される。その
出力が、高電圧になると、論理”１”が検出される（ブ
ロック５０５、５０６）。その出力が0Vのままの場合、
論理”０”が検出される（ブロック５０５、５０７）。
ブロック５０６では、もし、論理”１”が検出された場
合、ワード電流９２がメモリセル２９内の磁気ベクトル
へ反転磁場を供給するので、メモリセル２９におけるベ
クトルの一部分が切り換えられる。従って、回復プロセ
スが実行される（ブロック５０８）。このプロセスは、
磁気ベクトルを元の状態に切り換えるためにトランジス
タ４４、４６、４８をONにし、それによって磁場を逆方
向へ転向することによって、成される。
【００１９】そのメモリセル内の状態を検出した後、全
てのメモリセルが読み出されるかどうかが決定する（ブ
ロック５０９）。全てのメモリセルが、まだ検知されて
いない場合、全てのワードライン２１〜２４、３１〜３
４が読み出されるまでに次のワードラインを選択するた
め、次の段階としてブロック５０４へ行く。センスライ
ンに係る全てのメモリセルが検知された場合、その”読
出し”モード段階が達成され、次のセンスラインが選択
される。
【００２０】図６には、同一のワードラインと一組のセ
ンスラインとのためにあるコンパレータを有する、他の
MRAM回路の実施例を示す。コンパレータの部分以外は、
図１と同じ参照番号を有する図６の構成要素は、それに
対応する図１の構成要素と同一または同等である。
【００２１】センスライン２５、３５は、それぞれコン
パレータ６０の入力に接続する。同様に、センスライン
２６、３６およびセンスライン２７、３７もまた、それ
ぞれコンパレータ６１、６２の入力に接続する。コンパ
レータ６０〜６２の出力は、ビットライン０〜２に接続
する。この実施例においては、全てのセンスライン２５
〜２７、３５〜３７が最初に選択され、次にワードライ
ン２１が選択される。ワードライン２１に係る全てのメ
モリセルが同時に検知され、メモリセル内の状態が、コ
ンパレータ６０〜６２を介して、並列的に（in paralle
l）ビットライン０〜２にもたらされる。一本のワード
ラインに係る複数のメモリセルを逐次的にアクセスし、
そのメモリセルに含まれている状態が、ビットラインに
並列的に出力される。従って、より高速な読出し動作が
達成され、あるワード電流が複数のビットを読み出すの
に使用され得る。それにより、電力消費が削減される。
上述のとおり、本発明は、ワードラインの逐次的な選択
を実行することにより、メモリセル内の状態を読み出
し、書き込むことができる。特に”読出し”モードにお
いては、センスラインの選択後、自動ゼロ化段階が必要
とされない。故に、当該高速MRAMが達成される。
【図面の簡単な説明】
【図１】複数のメモリセルが並べられているメモリアレ
イを有するMRAM回路を簡単化した図。
【図２】磁性体材料を有するMRAMセル構造を簡単化し、
拡大した図。
【図３】図２に図示されるGMR材料の特性をグラフにし
た図。
【図４】本発明に従った、”書込み”モードのフローチ
ャート。
【図５】本発明に従った、”読出し”モードのフローチ
ャート。
【図６】各センスラインにコンパレータを有する他のMR
AM回路を示した図。
【符号の説明】
１０ MRAM回路 ２０ メモリアレイ ２１〜２４、３１〜３４ ワードライン ２５〜２７、３５〜３７ センスライン ２８、３８ 出力ライン ２９、３０ メモリセル ４０a 横並びデコーダ ４０b 縦並びデコーダ ４１ 横並びスイッチング回路 ４２ 電力ライン ４３ 接地ライン ４４ 第１横並びトランジスタ ４６ スイッチングトランジスタ ４７ スイッチングトランジスタ ４８〜５０ 横並びトランジスタ ５１、５２、５３ 縦並びスイッチング回路 ５４ ライン ６０、６１、６２ コンパレータ ７０ アドレスバス ８１ 第１磁性体層 ８２ 第２磁性体層 ８３ 導電層 ８５ グラフ ８６、８７ 曲線 ９１ 第１ワード電流 ９２ 第２ワード電流

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 磁気ランダムアクセスメモリ中のメモリ
    セルを選択する方法であって、当該磁気ランダムアクセ
    スメモリは、ワードライン（２１〜２４、３１〜３４）
    およびセンスライン（２５〜２７）の交差部に配列せら
    れる複数のメモリセル（２９、３０）を有するところの
    方法であって：前記センスライン（２５）にセンス電流
    を供給する段階；および各前記ワードライン（２１〜２
    ４、３１〜３４）にワード電流を逐次的に供給する段
    階；から構成されることを特徴とする方法。
  2. 【請求項２】 磁気ランダムアクセスメモリ中のメモリ
    セルを選択する方法であって、当該磁気ランダムアクセ
    スメモリは、ワードライン（２１〜２４、３１〜３４）
    およびセンスライン（２５〜２７）の交差部に配列せら
    れる複数のメモリセル（２９、３０）を有するところの
    方法であって：前記センスライン（２５）にセンス電流
    を供給する段階；前記ワードライン（２１）に第１ワー
    ド電流を供給する段階；および出力をもたらすために、
    前記センスライン（２５）の電位と基準電位（３５）と
    を比較する段階；から構成されることを特徴とする方
    法。
  3. 【請求項３】 磁気ランダムアクセスメモリデバイス中
    のワードラインと結合するメモリセルを選択する方法で
    あって、当該磁気ランダムアクセスメモリデバイスは、
    ワードラインおよびセンスラインの交差部に配列せられ
    る複数のメモリセルを有するところの方法であって：複
    数の前記センスライン（２５〜２７）にセンス電流を供
    給する段階；前記ワードライン（２１）に第１ワード電
    流を供給する段階；および出力をもたらすために、前記
    センスライン（２５〜２７）の電圧と前記センスライン
    に係る基準電位（３５〜３７）とを比較する段階；から
    構成されることを特徴とする方法。
JP9363000A 1996-12-13 1997-12-12 磁気ランダムアクセスメモリデバイス中のメモリセルを選択する方法 Pending JPH10247381A (ja)

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