JP2009206355A - 不揮発性半導体メモリ及び不揮発性半導体メモリの製造方法 - Google Patents

Abstract

【課題】不揮発性半導体メモリの動作の安定化を図ることができる。
【解決手段】本発明の例に関わる不揮発性半導体メモリは、メモリセル形成領域１０１内に設けられる２つの拡散層８Ａと、拡散層８Ａ間の半導体基板１表面に設けられるゲート絶縁膜３Ａと、ゲート絶縁膜３Ａ上に設けられる電荷蓄積層４Ａと、電荷蓄積層４Ａ上に設けられブロック絶縁膜６Ａと、ブロック絶縁膜６Ａ上に設けられるゲート電極７Ａとを有するメモリセルＭＣと、セレクトゲート形成領域１０２内に設けられる２つの拡散層８Ｂ，８Ｃと、拡散層８Ｂ，８Ｃ間の半導体基板１表面に設けられるゲート絶縁膜５Ａと、ゲート絶縁膜５Ａ上に直接接触して設けられるブロック絶縁膜６Ａと同一構成の中間絶縁膜６Ｂと、中間絶縁膜６Ｂ上に設けられるゲート電極７Ｂとを有するセレクトゲートトランジスタＳＴと、を備える。
【選択図】図４

Description

本発明は、不揮発性半導体メモリに係り、特に、フラッシュメモリに関する。また、本発明は、不揮発性半導体メモリの製造方法に関する。

不揮発性半導体メモリ、例えば、フラッシュメモリは、記憶装置として様々な電子機器に搭載されている。

フラッシュメモリは、データの記憶を担うメモリセルアレイ領域とそれの制御回路が配置される周辺回路領域とを主な構成領域としている。そして、メモリセルアレイ領域にはメモリセル及びセレクトゲートトランジスタが設けられ、周辺回路領域には、高耐圧ＭＩＳ（Metal-insulator-semiconductor）トランジスタ及び低耐圧ＭＩＳトランジスタなどの周辺トランジスタが設けられている。

これまで、メモリセルは、フローティングゲート電極を電荷蓄積層とする構造が主流であった。近年では、記憶容量の大容量化及びそれに伴うメモリセルの微細化のため、例えば、絶縁層を電荷蓄積層とするＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-semiconductor）構造のメモリセルの開発が進められている（例えば、特許文献１及び２参照）。

フラッシュメモリの一般的な製造方法としては、製造工程の削減のため、メモリセル、セレクトゲートトランジスタ及び周辺トランジスタが、ほぼ同時に形成されている。この製造方法を用いて、ＭＯＮＯＳ型メモリセルを有するフラッシュメモリを作製すると、セレクトゲートトランジスタ及び周辺トランジスタは、そのゲート絶縁膜上に電荷蓄積層と同様の絶縁層を有するゲート構造となる。この構造において、ゲート電極に電圧が印加されると、絶縁層（電荷蓄積層）に電荷が蓄積されてしまい、セレクトゲートトランジスタ及び周辺トランジスタのしきい値電圧が変動し、各トランジスタ及びそれによって構成される回路の動作に支障をきたす。

それゆえ、セレクトゲートトランジスタ及び周辺トランジスタが電荷蓄積層を有しないＭＩＳ構造にするために、メモリセルとＭＩＳトランジスタとをそれぞれ異なる製造工程によって作製すると、製造工程数が増加してしまう。また、各形成領域のプロセスマージンの確保のため、各領域間の境界付近に新たな領域を設けなければならない。さらには、メモリセルは電荷蓄積層及びブロック絶縁膜を有するが、セレクトゲートトランジスタ及び周辺トランジスタはそのどちらも有さないため、メモリセルのゲート電極上端とセレクトゲートトランジスタ／周辺トランジスタのゲート電極上端との間に、段差が生じる。その段差のため、製造工程中の加工難度が著しく向上してしまう。
特開２００２−３２４８６０号公報 特開２００４−２９６６８３号公報

本発明は、不揮発性半導体メモリの動作を安定化できる技術を提案する。

本発明の例に関わる不揮発性半導体メモリは、半導体基板内に設けられるメモリセルアレイ領域と、前記メモリセルアレイ領域内に設けられるメモリセル形成領域及びセレクトゲート形成領域と、前記メモリセル形成領域内の半導体基板内に設けられる２つの第１の拡散層と、前記第１の拡散層間の前記半導体基板表面に設けられる第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられる電荷蓄積層と、前記電荷蓄積層上に設けられブロック絶縁膜となる第１の中間絶縁膜、前記第１の中間絶縁膜上に設けられる第１のゲート電極とをそれぞれ有する複数のメモリセルと、前記セレクトゲート形成領域内の前記半導体基板内に設けられる２つの第２の拡散層と、前記第２の拡散層間の前記半導体基板表面に設けられる第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に直接接触して設けられる前記第１の中間絶縁膜と同一構成の第２の中間絶縁膜と、前記第２の中間絶縁膜上に設けられる第２のゲート電極とをそれぞれ有する複数のセレクトゲートトランジスタと、を備える。

本発明の例に関わる不揮発性半導体メモリの製造方法は、半導体基板内のメモリセルアレイ領域内において、メモリセル形成領域内及びセレクトゲート形成領域内に第１のゲート絶縁膜材を形成する工程と、前記第１のゲート絶縁膜材上に、電荷蓄積層となる電荷蓄積層材を形成する工程と、前記セレクトゲート形成領域内の前記電荷蓄積層材を除去し、前記セレクトゲート形成領域内の前記第１のゲート絶縁膜材表面を露出させる工程と、前記セレクトゲート形成領域内の前記第１のゲート絶縁膜材を除去し、前記セレクトゲート形成領域内に第２のゲート絶縁膜材を形成する工程と、前記メモリセル形成領域内に残存された前記電荷蓄積層上及び前記セレクトゲート形成領域内の前記第２のゲート絶縁膜上に、絶縁材を形成する工程と、前記絶縁材上に、ゲート電極材を形成する工程と、前記メモリセル形成領域内の前記ゲート電極材、前記絶縁材及び前記電荷蓄積層材、前記セレクトゲート形成領域内の前記ゲート電極材及び前記絶縁材を順次エッチングすることによって、前記メモリセル形成領域内においては、第１のゲート電極、メモリセルのブロック絶縁膜となる第１の中間絶縁膜及び電荷蓄積層からなる第１の積層体を形成し、前記セレクトゲート形成領域内においては、第２のゲート電極及び前記第１の中間絶縁膜と同一構成の第２の中間絶縁膜からなる第２の積層体を形成する工程と、前記メモリセル形成領域内及び前記セレクトゲート形成領域内の前記半導体基板内に、前記第１及び第２の積層体に対して自己整合的に、メモリセル及びセレクトゲートトランジスタのソース／ドレイン領域となる第１及び第２の拡散層をそれぞれ形成する工程と、を備える。

本発明によれば、不揮発性半導体メモリの動作を安定化できる。

以下、図面を参照しながら、本発明の例を実施するためのいくつかの形態について詳細に説明する。

１． 概要
本発明の実施形態に係る不揮発性半導体メモリは、例えば、ＭＯＮＯＳ型メモリセルが用いられるフラッシュメモリに関する。

本実施形態に係るフラッシュメモリにおいては、メモリセルのゲート構造は、ゲート絶縁膜（トンネル絶縁膜）上に、電荷蓄積層とブロック絶縁膜とゲート電極とが積層された構造とを有している。その一方で、セレクトゲートトランジスタのゲート構造は、ゲート絶縁膜上に、メモリセルのブロック絶縁膜と同一構成の中間絶縁膜と、ゲート電極とが積層された構造を有している。このセレクトゲートトランジスタのゲート構造においては、中間絶縁膜がゲート絶縁膜とゲート電極とに挟み込まれた構成となり、中間絶縁膜がゲート絶縁膜に直接接触している。

このように、本実施形態に係るセレクトゲートトランジスタは電荷蓄積層を含まないため、このセレクトゲートトランジスタにおいて、電荷蓄積層への電荷注入に起因するしきい値電圧の変動は生じない。

したがって、本発明の実施形態によれば、フラッシュメモリの動作を安定化できる。

また、上記のセレクトゲートトランジスタのゲート構造において、ゲート絶縁膜とゲート電極との間に、中間絶縁膜が介在している。そのため、メモリセル及びセレクトゲートトランジスタのゲートをそれぞれ構成する積層体において、それらの積層体の構成の違いは電荷蓄積層の有無であり、それぞれのゲートを構成する積層体の高さの違いは電荷蓄積層の膜厚程度となる。それゆえ、２つの積層体の上端で発生する段差を緩和でき、その段差に起因するプロセスマージンの低下を抑制できる。

したがって、本発明の実施形態によれば、フラッシュメモリの製造工程において、加工難度を低減できる。

また、本発明の実施形態では、上記の構造を有する不揮発性半導体メモリ（フラッシュメモリ）の製造方法についても説明する。

２． 実施形態
以下、図１乃至図１０を参照して、本発明の実施形態について説明する。

（１） フラッシュメモリの構成
図１乃至図２を用いて、本発明の実施形態に係る不揮発性半導体メモリの構造について、説明する。本実施形態においては、不揮発性半導体メモリとして、フラッシュメモリを例に説明する。

図１は、フラッシュメモリの構成を示す概略図である。図１に示すように、フラッシュメモリは、主に、メモリセルアレイ領域１００とその周囲の周辺回路領域２００とから構成され、それらは同一のチップ（半導体基板）上に設けられている。

メモリセルアレイ領域１００内には、複数のメモリセル及び複数のセレクトゲートトランジスタが設けられている。

図２は、メモリセルアレイ領域１００の内部構成を示す等価回路図である。図２では、一例として、ＮＡＮＤ型の等価回路図を図示している。
図２に示すように、メモリセルアレイ領域１００は、複数のブロックを有している。

１つのブロックＢＬＯＣＫ_ｉは、Ｘ方向に並んだ複数のセルユニットＣＵから構成される。セルユニットＣＵは、Ｙ方向に直列接続される複数のメモリセルＭＣからなるＮＡＮＤストリングと、ＮＡＮＤストリングのＹ方向の一端及び他端にそれぞれ接続される２つのセレクトゲートトランジスタＳＴとから構成される。

複数のビット線ＢＬはＹ方向に延在し、１つのビット線ＢＬがＮＡＮＤストリングのドレイン側に設けられるセレクトゲートトランジスタＳＴのドレインに接続される。複数のソース線ＳＬは、例えば、Ｘ方向に延在し、ＮＡＮＤストリングのソース側に設けられるセレクトゲートトランジスタＳＴのソースに接続される。Ｙ方向に配列されるブロックＢＬＯＣＫ_ｉ，ＢＬＯＣＫ_ｉ−１，ＢＬＯＣＫ_ｉ＋１は、１つのビット線ＢＬを共有している。また、Ｙ方向に隣接する２つのブロックＢＯＬＣＫは１つのソース線ＳＬを共有している。

複数のワード線ＷＬは、Ｙ方向と交差するＸ方向に延在している。そして、１つのワード線ＷＬがＸ方向に隣接している複数のメモリセルに共通接続される。複数のセレクトゲート線ＳＧＬはＸ方向に延び、Ｘ方向に隣接している複数のセレクトゲートトランジスタＳＴに共通に接続される。そのため、ブロックＢＬＯＣＫ_ｉ内のそれぞれでは、複数のワード線ＷＬが、２つのセレクトゲート線ＳＬによって挟み込まれた構成となっている。

周辺回路領域２００内には、ワード線・セレクトゲート線ドライバ２１０、センスアンプ回路２２０及び制御回路２３０が設けられる。これらの回路２１０，２２０，２３０は、周辺トランジスタとしての複数の高耐圧系ＭＩＳトランジスタ及び複数の低耐圧系ＭＩＳトランジスタを構成素子として、有している。

（２） 構造
図３乃至図６を用いて、メモリセルアレイ領域１００内に設けられるメモリセル及びセレクトゲートトランジスタ、周辺回路領域２００内に設けられる高耐圧系／低耐圧系ＭＩＳトランジスタの構造について、説明する。尚、本実施形態において、メモリセルアレイ領域１００内については説明の簡単化のため、図２の領域ＩＩＩ（点線で囲まれた領域）に対応する領域のみを図示して説明する。また、周辺回路領域２００内においては、高耐圧系ＭＩＳトランジスタＨＶＴｒ、低耐圧系ＭＩＳトランジスタＬＶＴｒをそれぞれ１つ図示して、説明する。

図３は、メモリセルアレイ領域１００及び周辺回路領域２００の平面構造を図示している。図４は、図３に示されるＡ−Ａ線、Ｂ−Ｂ線及びＣ−Ｃ線に沿う断面構造を図示している。また、図５及び図６は、図３のＤ−Ｄ線に沿うメモリセルアレイ領域１００の断面構造の一例をそれぞれ図示している。

図３に示すように、メモリセルアレイ領域１００の表面領域は、複数のアクティブ領域ＡＡと複数の素子分離領域ＳＴＩから構成されている。アクティブ領域ＡＡ及び素子分離領域ＳＴＩはＹ方向に延在し、１つのアクティブ領域ＡＡは２つの素子分離領域ＳＴＩに挟み込まれている。

複数のワード線ＷＬはＸ方向に延在し、アクティブ領域ＡＡと交差している。複数のメモリセルＭＣは、ワード線ＷＬとアクティブ領域ＡＡとの交差箇所にそれぞれ設けられている。セレクトゲート線ＳＧＬもワード線ＷＬと同様にＸ方向に延び、セレクトゲートトランジスタＳＴはセレクトゲート線ＳＧＬとアクティブ領域ＡＡとの交差箇所にそれぞれ設けられている。また、２つのセレクトゲート線間のアクティブ領域ＡＡ内には、コンタクトＣ１が設けられ、これは２つのセレクトゲートトランジスタＳＴで共有される。

以下、本実施形態においては、メモリセルアレイ領域１００のうち、メモリセルが配置（形成）される領域をメモリセル形成領域１０１と呼び、セレクトゲートトランジスタが配置（形成）される領域をセレクトゲート形成領域と呼ぶ。

また、周辺回路領域２００内には、高耐圧系ＭＩＳトランジスタＨＶＴｒと低耐圧系ＭＩＳトランジスタＬＶＴｒとが設けられている。以下、本実施形態において、周辺回路領域２００のうち、高耐圧系ＭＩＳトランジスタが配置（形成）される領域を高耐圧系トランジスタ形成領域２０１と呼び、低耐圧系ＭＩＳトランジスタが配置（形成）される領域を低耐圧系トランジスタ形成領域２０２と呼ぶ。高耐圧系及び低耐圧系トランジスタ形成領域２０１，２０２はそれぞれ素子分離領域に取り囲まれ、互いに電気的に分離された素子領域ＡＡＬ，ＡＡＨが設けられる。各ＭＩＳトランジスタＨＶＴｒ，ＬＶＴｒのゲート電極７Ｃ，７Ｄは素子領域ＡＡＬ，ＡＡＨを縦断するようにＸ方向に延び、素子分離領域ＳＴＩ上まで引き出されている。その引き出された箇所において、コンタクト１２Ｂ，１２Ｃがゲート電極７Ｃ，７Ｄ上にそれぞれ設けられている。

図４に示すように、メモリセル形成領域１０１内に設けられるメモリセルＭＣは、ＭＯＮＯＳ構造のメモリセルである。即ち、メモリセルＭＣのゲート構造は、半導体基板１表面上のゲート絶縁膜３Ａ上に電荷蓄積層４Ａが設けられ、この電荷蓄積層３Ａとゲート電極７Ａとの間にブロック絶縁膜６Ａが設けられた構造となっている。そして、メモリセルＭＣは、ソース／ドレイン領域となる２つの拡散層８Ａを有し、それをＹ方向（チャネル長方向）に隣接するメモリセルＭＣで共有することによって、Ｙ方向に直列接続されている。

ゲート絶縁膜（第１のゲート絶縁膜）３Ａは、例えば、膜厚が４ｎｍ程度のシリコン酸化膜であり、電荷蓄積層３Ａへの電荷注入の際にトンネル絶縁膜として機能する。また、ゲート絶縁膜３Ａに、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造を有するＯＮＯ膜や、ゲート絶縁膜３Ａ中にゲルマニウム（Ｇｅ）等の注入アシスト準位を含む層をトンネル膜の両界面に位置させた膜を用いることにより、ゲート絶縁膜の信頼性を向上でき、さらには、書き込み／消去特性を向上できる。

電荷蓄積層４Ａは電荷捕獲準位を多く含む膜であり、例えば、シリコン窒化膜などの絶縁膜である。電荷蓄積層４Ａがシリコン窒化膜である場合、その膜厚は３ｎｍ〜６ｎｍ程度である。電荷蓄積層４Ａは、例えば、図５或いは図６に示すように、Ｘ方向（チャネル幅方向）において、素子分離領域ＳＴＩ内に埋め込まれた素子分離絶縁膜１０によって、電気的に分離されている。尚、電荷蓄積層４ＡのＸ方向の断面構造は、図５及び図６に示す例に限定されるものではない。例えば、電荷蓄積層４Ａが絶縁膜であれば、Ｘ方向に隣接するメモリセルＭＣ間で分離する必要はなく、電荷蓄積層４Ａがアクティブ領域ＡＡ上及び素子分離領域ＳＴＩ上をＸ方向に延在する構造であってもよい。

ブロック絶縁膜（第１の中間絶縁膜）６Ａは、ゲート電極に電圧が印加された際に、電荷蓄積層３Ａに捕獲された電荷がゲート電極７Ａに放出されるのを阻止する。ブロック絶縁膜６Ａは、例えば、Ａｌ_２Ｏ_３、ＨｆＯ_２、Ｔａ_２Ｏ₅、Ｌａ_２Ｏ_３、ＬａＬｉＯ_３、ＺｒＯ_２、Ｙ_２Ｏ_３、ＺｒＳｉＯ_４などの高誘電体膜である。さらには、これらの複合膜や、これらの膜とＳｉＮ膜又はＳｉＯ_２膜との積層膜でも良い。ブロック絶縁膜６Ａがアルミナ膜である場合、その膜厚は、例えば、２０ｎｍ〜３０ｎｍ程度である。ブロック絶縁膜６Ａは、図５に示すように素子分離絶縁膜１０によって、Ｘ方向に隣接するメモリセルＭＣ毎に分離されてもよいし、図６に示すように、電荷蓄積層３Ａ上及び素子分離絶縁膜１０上をＸ方向に延在していてもよい。以下では、アルミナ膜をブロック絶縁膜６Ａとして用いた例について説明する。但し、本実施形態は、それに限定されるものではない。

ゲート電極（第１のゲート電極）７ＡはＸ方向に延在し、Ｘ方向に隣接する複数のメモリセルＭＣで共有され、ワード線ＷＬとして機能する。ゲート電極７Ａは、例えば、ポリシリコン、シリサイド、アルミ（Ａｌ）や銅（Ｃｕ）などのメタル材から構成される。また、ゲート電極７Ａは上記の材料の単層膜でもよいし、例えば、ポリシリコン上にシリサイドが積層された、いわゆる、ポリサイド膜のように、異なる材料が積層された積層膜でもよい。

セレクトゲート形成領域１０２内に設けられるセレクトゲートトランジスタＳＴは、次のような構成を有している。セレクトゲートトランジスタＳＴのゲート構造は、半導体基板１表面上のゲート絶縁膜５Ａと、ゲート電極７Ｂと、ゲート絶縁膜５Ａとゲート電極７Ｂとの間に挟み込まれた中間絶縁膜６Ｂから構成される。また、セレクトゲートトランジスタＳＴは、半導体基板１内に設けられた拡散層８Ｂ，８Ｃをソース／ドレイン領域としている。拡散層８Ｂは、Ｙ方向に隣接するメモリセルＭＣと共有され、それによってメモリセルＭＣと直列接続される。拡散層８Ｃはコンタクト１２Ａを介して配線層１３Ａに接続される。

セレクトゲートトランジスタＳＴのゲート絶縁膜５Ａの膜厚は、メモリセルのゲート絶縁膜（トンネル絶縁膜）３Ａの膜厚より厚く、例えば、７ｎｍ程度である。ゲート絶縁膜５Ａの膜厚をゲート絶縁膜３Ａの膜厚より厚くすることによって、セレクトゲートトランジスタＳＴのゲート耐圧が確保されている。また、セレクトゲートトランジスタＳＴのゲート長は、ドレイン−ソース間耐圧の確保のため、メモリセルＭＣのゲート長よりも大きくされている。

中間絶縁膜（第２の中間絶縁膜）６Ｂはゲート絶縁膜５Ａ上に設けられている。中間絶縁膜６Ｂは、メモリセルＭＣのブロック絶縁膜６Ａと同時に形成されるため、ブロック絶縁膜６Ｂと同一構成であり、例えば、２０ｎｍ〜３０ｎｍ程度のアルミナ膜である。

ゲート電極（第２のゲート電極）７ＢはＸ方向に延在し、Ｘ方向に隣接する複数のセレクトゲートトランジスタＳＴで共有され、セレクトゲート線ＳＧＬとして機能する。ゲート電極７Ｂは、ゲート電極７Ａと同時に形成されるため、ゲート電極７Ａと同一の構成となる。

高耐圧系トランジスタ形成領域２０１内に設けられる高耐圧系ＭＩＳトランジスタＨＶＴｒは、次のような構成を有している。高耐圧系ＭＩＳトランジスタＨＶＴｒのゲート構造は、半導体基板１表面上のゲート絶縁膜２と、ゲート電極７Ｄと、ゲート絶縁膜２とゲート電極７Ｄとの間に挟み込まれた中間絶縁膜６Ｄからなる。また、高耐圧系ＭＩＳトランジスタＨＶＴｒは、半導体基板１内に設けられた２つの拡散層８Ｅをソース／ドレイン領域とし、拡散層８Ｅはコンタクトを介して、配線層１３Ｃに接続されている。

高耐圧系ＭＩＳトランジスタＨＶＴｒは、例えば、書き込み電圧などの高電圧の転送を担う。そのため、そのゲート絶縁膜２の膜厚は、セレクトゲートトランジスタＳＴのゲート絶縁膜５Ｂの膜厚よりもさらに厚くされ、それによって、高耐圧系ＭＩＳトランジスタＨＶＴｒのゲート耐圧が確保されている。例えば、ゲート絶縁膜２の膜厚は、３０ｎｍ以上、５０ｎｍ以下程度である。

高耐圧系ＭＩＳトランジスタＨＶＴｒにおいても、セレクトゲートトランジスタＳＴと同様に、ゲート絶縁膜（第３のゲート絶縁膜）２と中間絶縁膜（第３の中間絶縁膜）６Ｄとが直接接触した構造となっている。中間絶縁膜６Ｄもブロック絶縁膜６Ａと同一構成であり、例えば、アルミナ膜である。

また、ゲート電極（第３のゲート電極）７Ｄはゲート電極７Ａと同時に形成されるため、ゲート電極７Ａと同一の構成となる。高耐圧系ＭＩＳトランジスタＨＶＴｒのゲート長は、ドレイン−ソース間耐圧の確保のため、セレクトゲートトランジスタＳＴやメモリセルＭＣのゲート長よりも大きくされている。

低耐圧系トランジスタ形成領域２０２内に設けられる低耐圧系ＭＩＳトランジスタＬＶＴｒは、高耐圧系ＭＩＳトランジスタと、ほぼ同一の構成を有している。即ち、低耐圧系ＭＩＳトランジスタＬＶＴｒのゲート構造は、半導体基板１表面上のゲート絶縁膜５Ｂと、ゲート電極７Ｃと、ゲート絶縁膜５Ｂとゲート電極７Ｄとの間に挟み込まれた中間絶縁膜６Ｄからなる。そして、低耐圧系ＭＩＳトランジスタＬＶＴｒは、ソース／ドレイン領域として機能する２つの拡散層８Ｄを半導体基板１内に有しており、拡散層８Ｄはコンタクト１２Ｂを介して配線層１３Ｂに接続されている。

低耐圧系ＭＩＳトランジスタＬＶＴｒのゲート絶縁膜５Ｂの膜厚は、例えば、６ｎｍ〜９ｎｍ程度である。中間絶縁膜６Ｃはブロック絶縁膜６Ａと同一構成であり、例えば、アルミナ膜である。また、ゲート電極７Ｄはゲート電極７Ａと同時に形成されるため、ゲート電極７Ａと同一の構成となる。
低耐圧系ＭＩＳトランジスタＬＶＴｒは、例えば、ロジック回路のスイッチ素子として機能する。低耐圧系ＭＩＳトランジスタＬＶＴｒのゲート長は、セレクトゲートトランジスタＳＴや高耐圧系ＭＩＳトランジスタＨＶＴｒと同様に、ドレイン−ソース耐圧の確保のため、メモリセルＭＣのゲート長よりも大きくされている。

本発明の実施形態に係るフラッシュメモリにおいて、メモリセルアレイ領域１００内に設けられるセレクトゲートトランジスタＳＴは、中間絶縁膜６Ｂとゲート絶縁膜５Ａとが直接接触したゲート構造を有している。

つまり、本実施形態では、メモリセルＭＣにおいては、ゲート絶縁膜３Ａとゲート電極７Ａとの間に、電荷蓄積層４Ａとブロック絶縁膜６Ａとが介在しているのに対し、セレクトゲートトランジスタＳＴでは、電荷蓄積層が設けられず、ブロック絶縁膜６Ａと同一構成の中間絶縁膜６Ｂがゲート絶縁膜５Ａとゲート電極７Ｂとの間に介在するのみである。それゆえ、セレクトゲートトランジスタＳＴでは、そのゲート電極７Ｂに電圧を印加しても、電荷蓄積層に電荷が注入されることはない。

したがって、セレクトゲートトランジスタＳＴにおいて、電荷蓄積層の電荷捕獲に起因するしきい値電圧の変動は生じない。

上述のようなセレクトゲートトランジスタＳＴのゲート構造においては、ゲート電極７Ｂと半導体基板１表面との間に設けられているゲート絶縁膜５Ａと中間絶縁膜６Ｂとが、積層構造のゲート絶縁膜として実質的に機能する。図７は、そのようなゲート構造のセレクトゲートトランジスタ（ＭＩＳトランジスタ）の動作特性（Ｖｇ−Ｉｄ特性）のシミュレーション結果を示している。図７においては、横軸（Ｖｇ［Ｖ］）はリニアスケールで示され、縦軸（Ｉｄ［Ａ］）はｌｏｇスケールで示されている。図７に示す例では、ゲート絶縁膜／ゲート電極のゲート構造となっているＭＩＳトランジスタの特性曲線５０と、本実施形態のようにゲート絶縁膜／中間絶縁膜／ゲート電極のゲート構造となっているＭＩＳトランジスタの特性曲線５１とを示している。尚、特性曲線５１における中間絶縁膜（例えば、アルミナ膜）の膜厚は、例えば、２０ｎｍである。

図７の特性曲線５１に示すように、ゲート絶縁膜とゲート電極との間に中間絶縁膜が介在していても、通常のＭＩＳトランジスタ（特性曲線５０）とほぼ同様に、スイッチング動作をする。

上述のように、高耐圧系／低耐圧系ＭＩＳトランジスタＨＶＴｒ，ＬＶＴｒも、セレクトゲートトランジスタＳＴと同様に電荷蓄積層を含まず、ブロック絶縁膜６Ａと同一構成の中間絶縁膜６Ｄ，６Ｃがゲート絶縁膜２，５Ｂに直接接触したゲート構造を有している。そのため、高耐圧系／低耐圧系ＭＩＳトランジスタＨＶＴｒ，ＬＶＴｒについても、セレクトゲートトランジスタＳＴと同様に効果が得られる。

また、各トランジスタの駆動力やゲート耐圧の確保のため、セレクトゲートトランジスタＳＴや高耐圧／低耐圧系ＭＩＳトランジスタＨＶＴｒ，ＬＶＴｒのゲート長は、メモリセルのゲート長よりも大きくされている。ドレイン−ソース間耐圧（例えば、パンチスルー耐圧）やゲート耐圧はゲート絶縁膜に加わる電界強度及びゲート絶縁膜の膜厚に依存する。そのため、ゲート絶縁膜の膜厚が薄い場合には、ゲート長をより大きくすることで、ゲート絶縁膜に印加される電界強度を緩和させ、十分なドレイン−ソース間耐圧が確保される。

本実施形態では、ゲート絶縁膜５Ａとゲート電極７Ｂとの間に中間絶縁膜６Ｂが介在する結果として、中間絶縁膜６Ｂも、セレクトゲートトランジスタＳＴのゲート絶縁膜の一部分として機能する。よって、実質的なゲート絶縁膜の膜厚が厚くなるため、ゲート長が小さくてもゲート絶縁膜のゲート耐圧を十分確保できる。そのため、各トランジスタＳＴ，ＨＶＴｒ，ＬＶＴｒのゲート長を小さくでき、その結果として、セレクトゲート形成領域１０２や高耐圧系／低耐圧系トランジスタ形成領域２０１，２０２（周辺回路領域２００）のサイズを縮小できる。それゆえ、メモリセル形成領域のサイズを拡大でき、フラッシュメモリの記憶容量の増大に貢献できる。

さらに、本実施形態においては、セレクトゲートトランジスタＳＴにおいて、ゲート絶縁膜５Ａとゲート電極７Ｂとの間には、ブロック絶縁膜と同時に形成される中間絶縁膜６Ｂが設けられている。そのため、メモリセルＭＣのゲートを構成する積層体の高さ（膜厚）は、セレクトゲートトランジスタのゲートを構成する積層体の高さ（膜厚）よりも、メモリセルＭＣの積層体内に設けられる電荷蓄積層４Ａの膜厚分だけ高くなる。電荷蓄積層４Ａ（例えば、シリコン窒化膜）の膜厚は５ｎｍ程度であるため、メモリセルＭＣの積層体（ゲート）の上端とセレクトゲートトランジスタＳＴの積層体（ゲート）の上端と間に生じる段差も、５ｎｍ程度となる。

セレクトゲート形成領域１０２内の電荷蓄積層を除去する工程がブロック絶縁膜（中間絶縁膜）形成工程の後に実行された場合、電荷蓄積層とともにブロック絶縁膜も同時に除去される。この場合、セレクトゲートトランジスタＳＴは、ゲート絶縁膜とゲート電極とが直接接触した構造となり、メモリセルＭＣのゲート（積層体）の上端とセレクトゲートトランジスタＳＴのゲート（積層体）の上端と間に生じる段差は、電荷蓄積層とブロック絶縁膜との膜厚分、例えば、２５ｎｍ〜３０ｎｍ程度となる。

本実施形態のように、ブロック絶縁膜（中間絶縁膜）を除去せず、セレクトゲートトランジスタＳＴのゲートに残存させることで、メモリセル形成領域１０１とセレクトゲートト形成領域１０２との間に生じる段差を小さくできる。したがって、リソグラフィーやエッチングにおいて、段差に起因するプロセスマージンの低下を抑制することができる。

また、本実施形態のように、メモリセル形成領域１０１とセレクトゲート形成領域１０２との間の段差が小さくなれば、ＣＭＰ（Chemical Mechanical Polishing）法による、段差解消のための平坦化処理を実行せずともよい。それゆえ、製造工程数を減少させることもできる。さらに、本実施形態では、メモリセルＭＣとセレクトゲートトランジスタＳＴのゲートとなる積層体の構成の違いは、膜厚の薄い電荷蓄積層の有無だけである。そのため、メモリセルＭＣとセレクトゲートトランジスタＳＴのゲート加工を、一度の工程で実行できる。それゆえ、電荷蓄積層とブロック絶縁膜とが両方とも無い積層体と比較して、ゲートの加工が容易となる。

尚、高耐圧系／低耐圧系ＭＩＳトランジスタＨＶＴｒ，ＬＶＴｒも、セレクトゲートトランジスタＳＴと同様に、中間絶縁膜６Ｄ，６Ｃがゲートを構成する積層体に設けられている。そのため、高耐圧系／低耐圧系トランジスタ形成領域２０１，２０２においても、それらの領域とメモリセル領域１０１との間の段差や形成された膜の構成の違いが小さくなり、製造工程の削減及び加工難度の低下を図ることができる。

以上のように、本発明の実施形態に係るフラッシュメモリによれば、その動作の安定化を図ることができる。

また、本発明の実施形態に係るフラッシュメモリによれば、その製造工程において、加工難度を低減させることができる。

（３） 製造方法
以下、図４乃至図１０を用いて、本発明の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の製造方法について説明する。

はじめに、図８に示すように、高耐圧系トランジスタ形成領域２０１内において、例えば、ＲＩＥ（Reactive Ion Etching）法によって、半導体基板１がエッチングされ、凹部が半導体基板１内に形成される。即ち、高耐圧系トランジスタ形成領域２０１の半導体基板１表面が、メモリセルアレイ領域１００及び低耐圧トランジスタ形成領域２０２の半導体基板１表面よりも低くなる。

そして、半導体基板１表面に犠牲酸化膜（図示せず）が形成された後、メモリセルアレイ領域１００内及び周辺回路領域の高耐圧系／低耐圧系トランジスタ形成領域２０１，２０２に対し、例えば、それぞれ異なるドーズ量のイオン注入が実行され、各素子形成領域に対応した不純物濃度のウェル領域（図示せず）がそれぞれ形成される。

犠牲酸化膜が剥離された後、半導体基板１に対して、例えば、熱酸化処理が施され、半導体基板１表面に３０〜５０ｎｍ程度の絶縁膜（例えば、シリコン酸化膜）が形成される。このシリコン酸化膜は、例えば、フォトリソグラフィー技術及びＲＩＥ法によって、メモリセルアレイ領域１００内及び低耐圧系トランジスタ形成領域２０２内では除去され、高耐圧系トランジスタ形成領域２０１内の凹部内（半導体基板１表面）にのみ残存される。この高耐圧系トランジスタ形成領域２０１内に残存したシリコン酸化膜２は、高耐圧系ＭＩＳトランジスタのゲート絶縁膜となる。尚、各領域間の段差を緩和するため、酸化膜２の上端がメモリセルアレイ領域１００の半導体基板１表面上端とほぼ一致するように、凹部が形成されることが好ましい。

続いて、半導体基板１表面に対し、例えば、熱酸化処理が再び実行され、メモリセルアレイ領域１００内及び低耐圧系トランジスタ形成領域２０２内の半導体基板１表面にシリコン酸化膜３が形成される。シリコン酸化膜３はメモリセルのトンネル絶縁膜となり、その膜厚は、３ｎｍ〜５ｎｍ程度である。

そして、メモリセルの電荷蓄積層となる絶縁材（以下、電荷蓄積層材と呼ぶ）４が、例えば、ＣＶＤ（Chemical Vapor Deposition）法により、４ｎｍ〜６ｎｍ程度の膜厚で、シリコン酸化膜２，３上に形成される。電荷蓄積層材４は、例えば、シリコン窒化膜など、電荷捕獲準位を多く含む材料から構成される。

次に、図９に示すように、メモリセルアレイ領域１００内のセレクトゲート形成領域１０２、高耐圧系／低耐圧系トランジスタ形成領域２０１，２０２内の電荷蓄積層材４が、例えば、フォトリソグラフィー技術及びＲＩＥ法を用いて、除去される。それに加え、例えば、セレクトゲート形成領域１０２内及び低耐圧系トランジスタ形成領域２０２内においては、半導体基板１表面のシリコン酸化膜も除去される。そして、新たな絶縁膜（例えば、シリコン酸化膜）５Ａ，５Ｂが、例えば、熱酸化処理によって膜厚が６ｎｍ程度となるように、セレクトゲート形成領域１０２内及び低耐圧系トランジスタ形成領域２０２内の半導体基板１表面上に形成される。シリコン酸化膜５Ａ，５Ｂは、セレクトゲートトランジスタ及び低耐圧系ＭＩＳトランジスタのゲート絶縁膜となる。

ここで、図３に示すメモリセルのＤ−Ｄ線に沿う断面構造が図６に示す構造の場合には、電荷蓄積層材４の形成後に、フォトリソグラフィー技術及びＲＩＥ法により、半導体基板１内に溝が形成される。その溝内に素子分離絶縁膜が埋め込まれ、アクティブ領域と素子分離領域とが形成される。

この工程によって、メモリセル形成領域１０１内には、電荷蓄積層材４がメモリセルのゲート絶縁膜３Ａ上に残存し、セレクトゲート形成領域１０２内においては、電荷蓄積層材４は存在せず、選択トランジスタのゲート絶縁膜となるシリコン酸化膜５Ａの表面が露出した構造となる。また、周辺回路領域２００内においても、電荷蓄積層材４が存在せず、高耐圧系／低耐圧系ＭＩＳトランジスタのゲート絶縁膜となるシリコン酸化膜２，５Ｂ表面が露出した構造となる。

続いて、図１０に示すように、メモリセルアレイ領域１００内及び周辺トランジスタ領域２００内において、メモリセルのブロック絶縁膜となる絶縁材６が、例えば、ＣＶＤ法によって、２０ｎｍ〜３０ｎｍ程度の膜厚となるように、電荷蓄積層材４及び絶縁膜５Ａ，５Ｂ上に形成される。絶縁材６は、例えば、アルミナ（Ａｌ_２Ｏ_３）である。尚、それに限定されず、酸化ハフニウムなど他の高誘電体絶縁材料や、シリコン窒化膜、シリコン酸化膜などの絶縁膜でもよい。

また、絶縁膜６上には、ゲート電極材７が形成され、さらに、ゲート電極材７上に、ゲート形成工程の際のマスクとなるマスク材９が形成される。ゲート電極材７は、例えば、ポリシリコン膜、シリサイド膜、或いは、タングステン（Ｗ）やアルミ（Ａｌ）、銅（Ｃｕ）等のメタル材などのうち、いずれか１つが用いられる。また、その構造は、それらのゲート電極材の単層膜でもよいし、例えば、ポリサイド構造のように、ポリシリコン膜とシリサイド膜とが積層された積層膜でもよい。

メモリセル及び各トランジスタのゲート電極をポリサイド構造とする場合には、以下の順序で形成される。絶縁膜６上に、ポリシリコン膜が例えばＣＶＤ法により形成され、そのポリシリコン層上に、例えば、ニッケル（Ｎｉ）膜がスパッタ法により形成される。そして、半導体基板１に加熱処理を施して、ポリシリコン膜の上部をＮｉ膜とシリサイド反応させる。これによって、ポリシリコン膜上にニッケルシリサイド（ＮｉＳｉ_２）膜が形成され、ポリサイド構造のゲート電極材が形成される。ゲート電極をシリサイド膜の単層構造、いわゆるＦＵＳＩ構造とする場合には、上記のシリサイド処理工程において、ポリシリコン膜の全体をシリサイド化させる。また、ゲート電極をポリシリコン膜又はメタル膜の単層構造とする場合には、ＣＶＤ法又はスパッタ法により、ゲート電極材７が絶縁膜６上に形成される。

この工程により、メモリセル形成領域１０１内においては、ゲート絶縁膜となる絶縁膜３Ａとブロック絶縁膜となる絶縁膜６との間に、電荷蓄積層となる電荷蓄積層材４が介在した構造となる。一方、セレクトゲート形成領域１０２内、高耐圧／低耐圧系トランジスタ形成領域２０１，２０２内においては、ゲート絶縁膜となる絶縁膜２，５Ａ，５Ｂと絶縁膜６との間には、電荷蓄積層材は存在せず、絶縁膜５Ａ，５Ｂ，２と絶縁膜６とが直接接触した構造となる。

この場合、メモリセル形成領域１００とセレクトゲート形成領域１０２とにおいて、段差Ｚが生じている。この段差Ｚは、セレクトゲート形成領域１０２内に電荷蓄積層材４が含まれていないことに起因し、その領域１０２内で積層された膜（以下、積層体と呼ぶ）上端が、メモリセル形成領域１０１内の積層体上端よりも、電荷蓄積層材４の膜厚（例えば、５ｎｍ程度）分、半導体基板１側に後退している。尚、周辺回路領域２００内においても、その領域の積層体上端は、メモリセル形成領域１０１の積層体上端より、電荷蓄積層材４の膜厚程度、半導体基板１側に後退している
続いて、図４に示すように、メモリセルＭＣ、セレクトゲートトランジスタＳＴ、高耐圧系／低耐圧系ＭＩＳトランジスタＨＶＴｒ，ＬＶＴｒがそれぞれ所定のパターンのゲートサイズとなるように、フォトリソグラフィー技術によって、パターニングされる。そのパターンに基づいて、ゲート電極材７、絶縁材６及び電荷蓄積層材４が、例えば、ＲＩＥ法により順次エッチングされる。メモリセルＭＣ、セレクトゲートトランジスタＳＴ及び高耐圧／低耐圧系ＭＩＳトランジスタＨＶＴｒ，ＬＶＴｒのゲートとなる積層体が形成される。

そして、それらの積層体をマスクとして、ソース／ドレイン領域となる拡散層８Ａ，８Ｂ，８Ｃ，８Ｄ，８Ｅが、積層体に対して自己整合的に半導体基板１内に形成される。これによって、メモリセルＭＣ、セレクトゲートトランジスタＳＴ、高耐圧系／低耐圧系ＭＩＳトランジスタＨＶＴｒ，ＬＶＴｒが、メモリセルアレイ領域１００及び周辺回路領域２００にそれぞれ形成される。

その後、絶縁層１１が、メモリセルＭＣ、各トランジスタＳＴ，ＨＶＴｒ，ＬＶＴｒのゲートを覆うように、例えばＣＶＤ法によって形成される。そして、絶縁層１１に対して平坦化処理が実行された後、メモリセルアレイ領域１００及び周辺回路２００のコンタクト形成領域内において、コンタクト１２Ａ，１２Ｂ，１２Ｃが、拡散層８Ｃ，８Ｄ，８Ｅに直接接触するように絶縁層１１内に埋め込まれる。さらに、配線層１３Ａ，１３Ｂ，１３Ｃが、コンタクト１２Ａ，１２Ｂ，１２Ｃと接続されるように、絶縁層１１上に形成される。

以上の製造工程によって、本発明の実施形態に係るフラッシュメモリが完成する。

本発明の実施形態の製造方法において、メモリセルアレイ領域１００内のセレクトゲート形成領域１０２内に形成された電荷蓄積層材が除去される。そして、その領域１０２内においては、ゲート絶縁膜５Ａ上に直接接触するように、ブロック絶縁膜となる絶縁材６が形成される。

それゆえ、上述の製造工程によって形成されるセレクトゲートトランジスタＳＴは、そのゲート内に電荷蓄積層を含まず、ブロック絶縁膜６Ａと同時に形成される中間絶縁膜６Ｂがゲート絶縁膜５Ａと直接接触した構成となる。それゆえ、本実施形態の製造方法によれば、電荷蓄積層に起因するしきい値変動が生じないセレクトゲートトランジスタを提供できる。

また、従来のフラッシュメモリの製造方法において、セレクトゲートトランジスタＳＴのしきい値電圧の変動を抑制するために、セレクトゲート形成領域１０２内の電荷蓄積層材３だけでなく、ブロック絶縁膜となる絶縁材６も除去された場合、図９に示されるメモリセル形成領域１０１上端とセレクトゲート形成領域１０２上端との段差Ｚは、電荷蓄積層３Ａと絶縁材６Ｂとの膜厚程度、例えば、２５ｎｍ〜３０ｎｍ程度になる。この場合、段差に起因して、メモリセル形成領域１０１とセレクトゲート形成領域１０２とでリソグラフィーの解像度に差異が生じ、プロセスマージンが低下してしまう。

一方、本発明の実施形態に係るフラッシュメモリの製造方法では、セレクトゲート形成領域１０２内に絶縁材６が残存されているため、段差Ｚは電荷蓄積層材３の膜厚（例えば、５ｎｍ）程度である。したがって、本実施形態によれば、段差Ｚを小さくでき、プロセスマージンの低下を抑制できる。

また、上記のような２５ｎｍ〜３０ｎｍ程度の段差を解消するために、平坦化処理のためＣＭＰ法を実行する場合、マスク材９上に、ストッパ膜及び犠牲層を形成する工程が増える。また、段差Ｚによって落ち込んだ部分に、ストッパ膜・犠牲膜が残存し、それを除去する工程も必要になる。
しかし、本実施形態の製造方法では、段差Ｚが小さいため、ゲート電極材７の形成後に段差を解消するための平坦化処理を実行せずとも良くなる。それゆえ、フラッシュメモリの製造工程を減少できる。

さらに、従来のように、セレクトゲート形成領域１０２内の電荷蓄積層材３及び絶縁材６を除去した場合では、ゲート形成工程において、メモリセル形成領域１０１内とセレクトゲート形成領域１０２内とで、ゲートとなる積層体の構成が異なる。そのため、その２つの領域１０１，１０２に対して共通のエッチング選択比を確保することが困難となり、メモリセル及びセレクトゲートトランジスタのゲートを、同時にエッチングして形成することは困難であった。
しかし、本実施形態の製造方法では、メモリセル形成領域１０１とセレクトゲート形成領域１０２との構成の差異は、膜厚の薄い電荷蓄積層材３の有無のみであるため、ゲート加工の難度を低下させることができる。

高耐圧系／低耐圧系トランジスタ形成領域２０１，２０２内においても、セレクトゲート形成領域１０１内と同様に、電荷蓄積層材は除去され、ゲート絶縁膜２，５Ｂと絶縁材６とが、直接接触するように形成される。それゆえ、本実施形態の製造方法によれば、高耐圧系／低耐圧系トランジスタ形成領域２０１，２０２内に対しても、セレクトゲートトランジスタ１０２に対する効果と同様の効果が得られる。

以上のように、本発明の実施形態に係るフラッシュメモリの製造方法によれば、動作の安定化が図られたフラッシュメモリを提供できる。

また、本発明の実施形態に係るフラッシュメモリの製造方法によれば、加工難度を低下させることができる。

（４） 変形例
以下、図１１及び図１２を用いて、上述のフラッシュメモリの構造の変形例、及び、フラッシュメモリの製造方法の変形例について、説明する。

（４−１） 変形例１
図１１は、本発明の実施形態に係るフラッシュメモリの変形例について、説明する。

図１１に示すように、メモリセルＭＣのゲート電極７Ａの上端とセレクトゲートトランジスタＳＴのゲート電極７Ｂの上端が一致している。この構造によれば、メモリセル形成領域１０１上端とセレクトゲート形成領域１０２上端との段差が、ほぼ０となる。

このような構造は、ゲート絶縁膜５Ａ表面とゲート絶縁膜３Ａ表面との段差をｄ１、電荷蓄積層４Ａの膜厚をｄ２とした場合に、ｄ１＝ｄ２の関係となるように、各膜３Ａ，４Ａ，５Ａを形成すればよい。

具体的な例としては、ゲート絶縁膜３Ａの下面とゲート絶縁膜５Ａの下面が一致している場合おいて、例えば、ゲート絶縁膜３Ａの膜厚が４ｎｍ、ゲート絶縁膜５Ａの膜厚が８ｎｍ、電荷蓄積層４Ａの膜厚が４ｎｍとなるように、それぞれ形成する。これによれば、ｄ１＝４ｎｍ、ｄ２＝４ｎｍとなり、ｄ１＝ｄ２の関係が成立する。

この結果、メモリセル形成領域１０１上端とセレクトゲート形成領域１０２上端との間に段差が生じず、ストッパ膜や犠牲酸化膜が段差に残存することが無くなる。

（４−２） 変形例２
図１２を用いて、本発明の実施形態に係るフラッシュメモリの製造方法の変形例について、説明する。

はじめに、図８と同様の工程で、各素子形成領域１００，２０１，２０２内に、ゲート絶縁膜２，３が形成され、そのゲート絶縁膜２，３上に、電荷蓄積層材４が形成される。

そして、図１２に示すように、例えば、フォトリソグラフィー技術及びＲＩＥ法によって、セレクトゲート形成領域１０２内及び高耐圧系／低耐圧系トランジスタ形成領域２０１，２０２内の電荷蓄積層４が除去される。
この工程によって、メモリセルアレイ形成領域１０１内には、電荷蓄積層材４がゲート絶縁膜３上に残存し、セレクトゲート形成領域１０２内においては、電荷蓄積材４が存在せず、絶縁膜３表面が露出した構造となる。同様に、周辺回路領域２００内においても、電荷蓄積層材４は存在せず、低耐圧系／高耐圧系ＭＩＳトランジスタのゲート絶縁膜となる絶縁膜２，３表面が、それぞれ露出した構造となる。

その後、本変形例においては、セレクトゲート形成領域１０２内の絶縁膜３は除去されず、図１０に示す工程と同様の工程によって、その絶縁膜３上に、ブロック絶縁膜となる絶縁材６が形成される。それと同様に、低耐圧系トランジスタ形成領域２０２内においても、絶縁膜３は除去されず、その絶縁膜３上に絶縁材６が形成される。

以下、図１０に示す工程と同様に、絶縁材６上に、ゲート電極材７が形成され、メモリセルＭＣ、セレクトゲートトランジスタＳＴ、低耐圧系／高耐圧系ＭＩＳトランジスタＬＶＴｒ，ＨＶＴｒがそれぞれ形成される。

本変形例に示されるフラッシュメモリの製造方法によれば、メモリセルＭＣのゲート絶縁膜（トンネル酸化膜）と同じ構成の絶縁膜３が、セレクトゲートトランジスタＳＴ及び低耐圧系ＭＩＳトランジスタＬＶＴｒのゲート絶縁膜となる。上述のように、本発明の実施形態によれば、ブロック絶縁膜と同一構成の中間絶縁膜６Ｂ，６Ｃも実質的にゲート絶縁膜の一部となるため、絶縁膜３が薄くとも、セレクトゲートトランジスタＳＴ及び低耐圧系ＭＩＳトランジスタＬＶＴｒの機能に問題は生じない。

したがって、本変形例で述べたフラッシュメモリの製造方法によれば、セレクトゲート形成領域１０２及び周辺トランジスタ形成領域２０２において、メモリセルＭＣのゲート絶縁膜を除去する工程と、その後に新たなゲート絶縁膜を形成する工程とを削減することができる。

（４−３） 変形例３
以下、変形例３として、図３に示すメモリセルのＤ−Ｄ線に沿う断面構造が図５に示す構造である場合のフラッシュメモリの製造方法について、説明する。尚、本変形例に示す製造工程は、Ｄ−Ｄ線に沿う断面に対する加工以外は、上述の実施形態で述べた図８から図９までに示される製造工程と同様であるため、ここでの説明は省略する。

メモリセルアレイ領域１００内及び周辺トランジスタ領域２００内において、メモリセルのブロック絶縁膜となる絶縁材６が、例えば、ＣＶＤ法によって、２０ｎｍ〜３０ｎｍ程度の膜厚となるように、電荷蓄積材４及び絶縁膜５Ａ，５Ｂ上に形成される。絶縁材６は、例えば、アルミナ（Ａｌ_２Ｏ_３）である。尚、それに限定されず、酸化ハフニウムなど他の高誘電体絶縁材料や、シリコン窒化膜、シリコン酸化膜などの絶縁膜でもよい。

ブロック絶縁膜となる絶縁膜６が形成された後、フォトリソグラフィー技術及びＲＩＥ法により、半導体基板１内に溝が形成される。その溝内に素子分離絶縁膜１０が埋め込まれ、アクティブ領域と素子分離領域とが形成される。その後、ゲート電極材７が絶縁膜６上及び素子分離絶縁膜１０上に形成される。

この工程により、メモリセル形成領域１０１内においては、ゲート絶縁膜となる絶縁膜３Ａとブロック絶縁膜となる絶縁膜６との間に、電荷蓄積層となる電荷蓄積層材４が介在した構造となる。一方、セレクトゲート形成領域１０２内、高耐圧系／低耐圧系トランジスタ形成領域２０１，２０２内においては、ゲート絶縁膜２，５Ａ，５Ｂと絶縁膜６との間には、電荷蓄積層材が存在せず、絶縁膜２，５Ａ，５Ｂと絶縁膜６とが直接接触した構造となる。この後、図４に示される製造工程と同様の工程で、各トランジスタのゲート電極及びソース／ドレインとなる拡散層が形成され、本変形例に係るフラッシュメモリが完成する。

本発明の実施形態の変形例３に係るフラッシュメモリの製造方法においても、本発明の実施形態と同様の効果が得られる。

３． その他
本発明の例によれば、不揮発性半導体メモリの動作の安定化を図ることができる。

本発明の実施形態においては、ＮＡＮＤ型の回路構成のメモリセルアレイを例に説明したが、それに限定されるものではなく、ＮＯＲ型、ＡＮＤ型など他の回路構成でもよい。

本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

フラッシュメモリの全体構成を示す概略図。 メモリセルアレイの等価回路図。 本発明の実施形態に係るフラッシュメモリの構造を示す平面図。 本発明の実施形態に係るフラッシュメモリの構造を示す断面図。 本発明の実施形態に係るフラッシュメモリの構造を示す断面図。 本発明の実施形態に係るフラッシュメモリの構造を示す断面図。 本発明の実施形態に係るＭＩＳトランジスタの動作特性を示す図。 本発明の実施形態に係るフラッシュメモリの製造工程の一工程を示す断面図。 本発明の実施形態に係るフラッシュメモリの製造工程の一工程を示す断面図。 本発明の実施形態に係るフラッシュメモリの製造工程の一工程を示す断面図。 本発明の実施形態に係るフラッシュメモリの変形例を示す断面図。 本発明の実施形態に係るフラッシュメモリの製造工程の変形例を示す断面図。

符号の説明

１：半導体基板、２：ゲート絶縁膜、３Ａ：ゲート絶縁膜（トンネル絶縁膜）、４Ａ：電荷蓄積層、５Ａ，５Ｂ：ゲート絶縁膜、６Ａ：ブロック絶縁膜、６Ｂ，６Ｃ，６Ｄ：中間絶縁膜、７Ａ，７Ｂ，７Ｃ，７Ｄ：ゲート電極、８Ａ，８Ｂ，８Ｃ，８Ｄ，８Ｅ：ソース／ドレイン拡散層、１０：素子分離絶縁膜、１１：層間絶縁膜、１２Ａ，１２Ｂ，１２Ｃ：コンタクト、１３Ａ，１３Ｂ，１３Ｃ：配線層、４：電荷蓄積層材、６：絶縁材（ブロック絶縁膜、中間絶縁膜）、７：ゲート電極材、９：マスク材、１００：メモリセルアレイ領域、１０１：メモリセル形成領域、１０２：セレクトゲート形成領域、２００：周辺回路領域、２０１：高耐圧系トランジスタ領域、２０２：低耐圧系トランジスタ領域、２１０：ワード線・セレクトゲート線ドライバ、２２０：センスアンプ回路、２３０：制御回路。

Claims (5)

1. 半導体基板内に設けられるメモリセルアレイ領域と、
   前記メモリセルアレイ領域内に設けられるメモリセル形成領域及びセレクトゲート形成領域と、
   前記メモリセル形成領域内の半導体基板内に設けられる２つの第１の拡散層と、前記第１の拡散層間の前記半導体基板表面に設けられる第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられる電荷蓄積層と、前記電荷蓄積層上に設けられブロック絶縁膜となる第１の中間絶縁膜、前記第１の中間絶縁膜上に設けられる第１のゲート電極とをそれぞれ有する複数のメモリセルと、
   前記セレクトゲート形成領域内の前記半導体基板内に設けられる２つの第２の拡散層と、前記第２の拡散層間の前記半導体基板表面に設けられる第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に直接接触して設けられる前記第１の中間絶縁膜と同一構成の第２の中間絶縁膜と、前記第２の中間絶縁膜上に設けられる第２のゲート電極とをそれぞれ有する複数のセレクトゲートトランジスタと、
   を具備することを特徴とする不揮発性半導体メモリ。
2. 前記複数のメモリセルは、それぞれの前記第１の拡散層を共有するように直列接続され、
   前記複数のセレクトゲートトランジスタの前記第２の拡散層は、前記直列接続された複数のメモリセルの一端及び他端の前記第１の拡散層に接続され、
   前記直列接続された複数のメモリセルの前記第１のゲート電極上端と前記セレクトゲートトランジスタの前記第２のゲート電極上端とには、段差があることを特徴とする請求項１に記載の不揮発性半導体メモリ。
3. 前記メモリセルアレイ領域に隣接する周辺回路領域と、
   前記周辺回路領域内の前記半導体基板内に設けられる２つの第３の拡散層と、前記第３の拡散層間の前記半導体基板表面に設けられる第３のゲート絶縁膜と、前記第３のゲート絶縁膜上に直接接触して設けられる前記第１の中間絶縁膜と同一構成の第３の中間絶縁膜と、前記第２の中間絶縁膜上に設けられる第３のゲート電極とそれぞれ有する複数の周辺トランジスタとをさらに具備し、
   前記第３のゲート絶縁膜の膜厚は、前記第２のゲート絶縁膜の膜厚よりも厚いことを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
4. 半導体基板内のメモリセルアレイ領域内において、メモリセル形成領域内及びセレクトゲート形成領域内に第１のゲート絶縁膜材を形成する工程と、
   前記第１のゲート絶縁膜材上に、電荷蓄積層となる電荷蓄積層材を形成する工程と、
   前記セレクトゲート形成領域内の前記電荷蓄積層材を除去し、前記セレクトゲート形成領域内の前記第１のゲート絶縁膜材表面を露出させる工程と、
   前記セレクトゲート形成領域内の前記第１のゲート絶縁膜材を除去し、前記セレクトゲート形成領域内に第２のゲート絶縁膜材を形成する工程と、
   前記メモリセル形成領域内に残存された前記電荷蓄積層上及び前記セレクトゲート形成領域内の前記第２のゲート絶縁膜上に、絶縁材を形成する工程と、
   前記絶縁材上に、ゲート電極材を形成する工程と、
   前記メモリセル形成領域内の前記ゲート電極材、前記絶縁材及び前記電荷蓄積層材、前記セレクトゲート形成領域内の前記ゲート電極材及び前記絶縁材を順次エッチングすることによって、前記メモリセル形成領域内においては、第１のゲート電極、メモリセルのブロック絶縁膜となる第１の中間絶縁膜及び電荷蓄積層からなる第１の積層体を形成し、前記セレクトゲート形成領域内においては、第２のゲート電極及び前記第１の中間絶縁膜と同一構成の第２の中間絶縁膜からなる第２の積層体を形成する工程と、
   前記メモリセル形成領域内及び前記セレクトゲート形成領域内の前記半導体基板内に、前記第１及び第２の積層体に対して自己整合的に、メモリセル及びセレクトゲートトランジスタのソース／ドレイン領域となる第１及び第２の拡散層をそれぞれ形成する工程と、
   を具備することを特徴とする不揮発性半導体メモリの製造方法。
5. 前記ゲート電極材上に犠牲膜を形成する工程と、
   前記犠牲膜の上面に対して、平坦化処理を行う工程と、
   前記犠牲膜にパターンニングを施して、前記第１及び第２の積層体とを形成する工程と、をさらに具備することを特徴とする請求項４に記載の不揮発性半導体メモリの製造方法。

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