JP2009206760A - 遅延回路 - Google Patents

Abstract

【課題】 電源電圧に依存せず、入力信号と出力信号との位相を一致させる遅延回路を提供する。
【解決手段】 入力信号Ａがハイである時のみ、一端に電源電圧を印加される容量１８と、入力信号Ａがローに変化する時のみ、容量１８の一端に接続し、容量１８の一端の電圧を電源電圧から徐々に電圧降下させる定電流回路１７と、入力信号Ａがローに変化した時から所定の遅延時間が経過することにより、電圧降下した分の電圧が閾値電圧の絶対値以上になると、オンし、出力信号Ｅがローに変化するよう動作するＰＭＯＳトランジスタ１４と、を備える。
【選択図】 図１

Description

本発明は、遅延回路に関する。

現在、半導体装置に、遅延回路が搭載されることがある。遅延回路は、信号のタイミングを制御する回路である。

ここで、電源電圧が変動しても遅延時間が変化しないような遅延回路が求められている。

例えば、２個の定電流回路、容量及びインバータを用いる定電流回路が開示されている。一の定電流回路が入力電圧に基づいて容量に充電し、他の定電流回路が入力電圧に基づいて容量を放電させ、容量に発生する電圧が入力電圧に基づいて制御されている。その容量の電圧に基づき、インバータは、入力電圧よりも遅延した出力電圧を出力する（例えば、特許文献１参照）。
特開２００６−３５２３９９号公報（図１〜２）

しかし、特許文献１によって開示された技術では、遅延時間が発生することにより、その遅延時間分、出力信号の位相が入力信号の位相とずれてしまう。

本発明は、上記課題に鑑みてなされ、電源電圧に依存せず、入力信号と出力信号との位相を一致させる遅延回路を提供する。

本発明は、上記課題を解決するため、遅延回路において、入力信号がハイまたはローである時のみ、一端に電源電圧を印加される第一容量と、前記入力信号がローまたはハイに変化する時のみ、前記第一容量の一端に接続し、前記第一容量の一端の電圧を前記電源電圧から徐々に電圧降下させる定電流回路と、前記入力信号がローまたはハイに変化した時から所定の遅延時間が経過することにより、電圧降下した分の電圧が閾値電圧の絶対値以上になると、オンし、出力信号がローまたはハイに変化するよう動作するＰＭＯＳトランジスタと、を備えることを特徴とする遅延回路を提供する。

本発明では、入力信号がローまたはハイになった時から、容量の一端の電圧は電源電圧から徐々に電圧降下して電圧降下した分の電圧がＰＭＯＳトランジスタの閾値電圧の絶対値以上になる時は、入力信号がローまたはハイになった時から、遅延時間が経過した時である。つまり、遅延時間は、電源電圧に基づかず、容量の一端の電圧の電圧降下の速度及びＰＭＯＳトランジスタの閾値電圧の絶対値によって決定される。

また、本発明では、入力信号がローまたはハイになってから出力信号がローまたはハイになるまでに遅延時間が存在し、入力信号がハイまたはローになると同時に出力信号がハイまたはローになるので、入力信号と出力信号との位相は一致する。

以下、本発明の実施形態を、図面を参照して説明する。

まず、遅延回路の構成について説明する。図１は、遅延回路を示す回路図である。

遅延回路は、入力端子２１、出力端子２２、電源端子２３及び接地端子２４を備える。また、遅延回路は、インバータ１１〜１２、ＰＭＯＳトランジスタ１３〜１４、ＮＭＯＳトランジスタ１５〜１６、定電流回路１７及び容量１８を備える。

インバータ１１は、入力端子が入力端子２１及びＮＭＯＳトランジスタ１６のゲートに接続され、出力端子がＰＭＯＳトランジスタ１３及びＮＭＯＳトランジスタ１５のゲートに接続され、電源端子が電源端子２３に接続され、接地端子が接地端子２４に接続される。ＰＭＯＳトランジスタ１３は、ソースが電源端子２３に接続され、ドレインがＮＭＯＳトランジスタ１５のドレインと容量１８の一端とＰＭＯＳトランジスタ１４のゲートとに接続される。定電流回路１７は、ＮＭＯＳトランジスタ１５のソースと接地端子２４との間に設けられる。容量１８は、他端が電源端子２３に接続される。ＰＭＯＳトランジスタ１４は、ソースが電源端子２３に接続され、ドレインがＮＭＯＳトランジスタ１６のドレイン及びインバータ１２の入力端子に接続される。ＮＭＯＳトランジスタ１６は、ソースが接地端子２４に接続される。インバータ１２は、出力端子が出力端子２２に接続され、電源端子が電源端子２３に接続され、接地端子が接地端子２４に接続される。

次に、遅延回路の動作について説明する。図２は、時間に基づいた信号を示すタイミングチャートであり、（Ａ）は入力信号を示し、（Ｂ）は内部信号を示し、（Ｃ）は内部信号を示し、（Ｄ）は内部信号を示し、（Ｅ）は出力信号を示す。

ここで、入力端子２１の信号は入力信号Ａであるとし、ＰＭＯＳトランジスタ１３及びＮＭＯＳトランジスタ１５のゲート信号は内部信号Ｂであるとし、ＰＭＯＳトランジスタ１４のゲート信号は内部信号Ｃであるとし、インバータ１２の入力端子の信号は内部信号Ｄであるとし、出力端子２２の信号は出力信号Ｅであるとする。

＜時間Ｔ０から時間Ｔ１未満が経過している場合＞
図２の（Ａ）に示すように、入力信号Ａがハイであると、インバータ１１により、図２の（Ｂ）に示すように、内部信号Ｂはローである。すると、ＰＭＯＳトランジスタ１３はオンし、ＮＭＯＳトランジスタ１５はオフしているので、図２の（Ｃ）に示すように、内部信号Ｃはハイである。よって、ＰＭＯＳトランジスタ１４はオフしている。この時、容量１８の一端に電源電圧が印加され、容量１８は充電され、また、定電流回路１７の電流経路は遮断されている。また、入力信号Ａがハイであるので、ＮＭＯＳトランジスタ１６はオンしている。よって、図２の（Ｄ）に示すように、内部信号Ｄはローであり、インバータ１２により、図２の（Ｅ）に示すように、出力信号Ｅはハイである。

＜時間Ｔ０から時間Ｔ１が経過した場合＞
図２の（Ａ）に示すように、入力信号Ａがローになると、インバータ１１により、図２の（Ｂ）に示すように、内部信号Ｂはハイになる。すると、ＰＭＯＳトランジスタ１３はオフし、ＮＭＯＳトランジスタ１５はオンするので、定電流回路１７は容量１８の一端に接続し、定電流回路１７によって容量１８は放電し、図２の（Ｃ）に示すように、内部信号Ｃは電源電圧から徐々に電圧降下する。

容量１８の一端の電圧（内部信号Ｃ）が電源電圧から徐々に電圧降下しても、電圧降下した分の電圧（ＰＭＯＳトランジスタ１４のゲート−ソース間電圧）がＰＭＯＳトランジスタ１４の閾値電圧の絶対値未満であるので、ＰＭＯＳトランジスタ１４はオフしたままである。また、入力信号Ａがローになると、ＮＭＯＳトランジスタ１６はオフする。インバータ１２の入力端子に接続されるＭＯＳトランジスタ（図示せず）にゲート容量が存在するので、ＰＭＯＳトランジスタ１４及びＮＭＯＳトランジスタ１６がオフしても、図２の（Ｄ）に示すように、内部信号Ｄは不定にならずにローのままであり、インバータ１２により、図２の（Ｅ）に示すように、出力信号Ｅはハイのままである。

＜時間Ｔ０から時間Ｔ２が経過した場合＞
入力信号Ａがローになった時から遅延時間Ｔｄが経過することにより、容量１８の一端の電圧（内部信号Ｃ）は電源電圧から徐々に電圧降下し、電圧降下した分の電圧（ＰＭＯＳトランジスタ１４のゲート−ソース間電圧）がＰＭＯＳトランジスタ１４の閾値電圧の絶対値以上になると、ＰＭＯＳトランジスタ１４はオンする。また、入力信号Ａがローになると、ＮＭＯＳトランジスタ１６はオフする。よって、図２の（Ｄ）に示すように、内部信号Ｄはハイになり、インバータ１２により、図２の（Ｅ）に示すように、出力信号Ｅはローになる。つまり、入力信号Ａがローになってから出力信号Ｅがローになるまでに、遅延時間Ｔｄ（Ｔ２−Ｔ１）が存在する。

ここで、定電流回路１７の電流駆動能力が低いと、その分、定電流回路１７によって容量１８は遅く放電するので、内部信号Ｃは遅く低くなる。つまり、遅延時間Ｔｄが長くなる。また、容量１８の容量値が大きいと、その分、定電流回路１７によって容量１８は遅く放電するので、内部信号Ｃは遅く低くなる。つまり、遅延時間Ｔｄが長くなる。また、ＰＭＯＳトランジスタ１４の閾値電圧の絶対値が高いと、その分、ＰＭＯＳトランジスタ１４はオンしにくい。つまり、遅延時間Ｔｄが長くなる。

＜時間Ｔ０から時間Ｔ３が経過した場合＞
内部信号Ｃは電源電圧から徐々に電圧降下し、定電流回路１７によって容量１８が放電し終わると、内部信号Ｃはローになる。

＜時間Ｔ０から時間Ｔ４が経過した場合＞
図２の（Ａ）に示すように、入力信号Ａがハイになり、インバータ１１により、図２の（Ｂ）に示すように、内部信号Ｂはローになる。すると、ＰＭＯＳトランジスタ１３はオンし、ＮＭＯＳトランジスタ１５はオフするので、図２の（Ｃ）に示すように、内部信号Ｃはハイになる。よって、ＰＭＯＳトランジスタ１４はオフする。この時、容量１８は充電され、定電流回路１７の電流経路は遮断されている。また、入力信号Ａがハイになると、ＮＭＯＳトランジスタ１６はオンする。よって、図２の（Ｄ）に示すように、内部信号Ｄはローになり、インバータ１２により、図２の（Ｅ）に示すように、出力信号Ｅはハイになる。つまり、入力信号Ａがハイになると同時に、出力信号Ｅがハイになる。

次に、定電流回路１７の例について説明する。図３は、定電流回路を示す回路図である。図４は、定電流回路を示す回路図である。

定電流回路１７は、例えば、図３に示すように、ディプレッション型ＮＭＯＳトランジスタ３１を有する。ディプレッション型ＮＭＯＳトランジスタ３１は、ゲート及びソースが接地端子２４に接続され、ドレインがＮＭＯＳトランジスタ１５のソースに接続される。

また、定電流回路１７は、例えば、図４に示すように、抵抗４１、ＰＭＯＳトランジスタ４２〜４３及びＮＭＯＳトランジスタ４４〜４６を有する。抵抗４１は、一端が電源端子２３に接続され、他端がＰＭＯＳトランジスタ４２のソースに接続される。ＰＭＯＳトランジスタ４２は、ゲートがドレインとＰＭＯＳトランジスタ４３のゲートとＮＭＯＳトランジスタ４４のドレインとに接続され、ソースが電源端子２３に接続される。ＰＭＯＳトランジスタ４３は、ドレインがＮＭＯＳトランジスタ４４〜４５のゲートとＮＭＯＳトランジスタ４５のドレインとＮＭＯＳトランジスタ４６のゲートとに接続される。ＮＭＯＳトランジスタ４４は、ソースが接地端子２４に接続される。ＮＭＯＳトランジスタ４５は、ソースが接地端子２４に接続される。ＮＭＯＳトランジスタ４６は、ソースが接地端子２４に接続され、ドレインがＮＭＯＳトランジスタ１５のソースに接続される。

このようにすると、入力信号Ａがローになった時から、容量１８の一端の電圧（内部信号Ｃ）は電源電圧から徐々に電圧降下して電圧降下した分の電圧（ＰＭＯＳトランジスタ１４のゲート−ソース間電圧）がＰＭＯＳトランジスタ１４の閾値電圧の絶対値以上になる時は、入力信号Ａがローになった時から、遅延時間Ｔｄが経過した時である。つまり、遅延時間Ｔｄは、電源電圧に基づかず、容量１８の一端の電圧の電圧降下の速度及びＰＭＯＳトランジスタ１４の閾値電圧の絶対値によって決定される。この電圧降下の速度は、定電流回路１７の電流駆動能力及び容量１８の容量値によって決定されるので、遅延時間Ｔｄは、電源電圧に基づかず、定電流回路１７の電流駆動能力と容量１８の容量値とＰＭＯＳトランジスタ１４の閾値電圧の絶対値によって決定される。

また、入力信号Ａがローになってから出力信号Ｅがローになるまでに遅延時間Ｔｄが存在し、入力信号Ａがハイになると同時に出力信号Ｅがハイになるので、入力信号と出力信号との位相は一致する。

なお、上記の説明では、入力信号Ａのハイが遅延するが、入力端子の直後及び出力端子の直前にインバータ（図示せず）が設けられることにより、入力信号Ａのローが遅延しても良い。

また、図５に示すように、ＰＭＯＳトランジスタ１４のドレインと接地端子２４との間に容量１９が新たに設けられても良い。すると、容量１９はインバータ１２の入力端子に接続されるＭＯＳトランジスタ（図示せず）にゲート容量を補強するので、内部信号Ｄが安定する。

また、上記の説明では、接地端子２４に容量１８が設けられていたが、図６に示すように、電源端子２３に容量１８ａが設けられても良い。

遅延回路を示す回路図である。 時間に基づいた信号を示すタイミングチャートであり、（Ａ）は入力信号を示し、（Ｂ）は内部信号を示し、（Ｃ）は内部信号を示し、（Ｄ）は内部信号を示し、（Ｅ）は出力信号を示す。 定電流回路を示す回路図である。 定電流回路を示す回路図である。 遅延回路を示す回路図である。 遅延回路を示す回路図である。

符号の説明

２１……入力端子 ２２……出力端子
２３……電源端子 ２４……接地端子
１１〜１２……インバータ １３〜１４……ＰＭＯＳトランジスタ
１５〜１６……ＮＭＯＳトランジスタ １７……定電流回路
１８……容量 Ｂ〜Ｄ……内部信号
Ａ……入力信号 Ｅ……出力信号

Claims (4)

1. 遅延回路において、
   入力信号がハイまたはローである時のみ、一端に電源電圧を印加される第一容量と、
   前記入力信号がローまたはハイに変化する時のみ、前記第一容量の一端に接続し、前記第一容量の一端の電圧を前記電源電圧から徐々に電圧降下させる定電流回路と、
   前記入力信号がローまたはハイに変化した時から所定の遅延時間が経過することにより、電圧降下した分の電圧が閾値電圧の絶対値以上になると、オンし、出力信号がローまたはハイに変化するよう動作するＰＭＯＳトランジスタと、
   を備えることを特徴とする遅延回路。
2. 前記第一容量は、他端が接地端子に設けられることを特徴とする請求項１記載の遅延回路。
3. 前記第一容量は、他端が電源端子に設けられることを特徴とする請求項１記載の遅延回路。
4. 前記ＰＭＯＳトランジスタのドレインと接地端子との間に設けられる第二容量、
   をさらに備えることを特徴とする請求項１記載の遅延回路。

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