JPH01276915A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH01276915A JPH01276915A JP63106118A JP10611888A JPH01276915A JP H01276915 A JPH01276915 A JP H01276915A JP 63106118 A JP63106118 A JP 63106118A JP 10611888 A JP10611888 A JP 10611888A JP H01276915 A JPH01276915 A JP H01276915A
- Authority
- JP
- Japan
- Prior art keywords
- input terminal
- channel mos
- inverter
- mos transistor
- turned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims description 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路で実現された論理回路に関する
。
。
従来の半導体集積回路における論理回路の一実繕例を示
す回路図を第２図に示す、これは、一般にＳＲ型ラフリ
ップフロップ呼ばれているが、第２図に示すように第１
の入力端子１を第１の２人力ＮＯＲ回路８の入力端子８
ａに接続し、第１の２人力ＮＯＲ回路８の出力端子１１
を出力端子１２と第２の２人力ＮＯＲ回路９の入力端子
９ａに接続し、第２の入力端子２を第２の２人力ＮＯＲ
回路９の入力端子９ｂに接続し、第２の２人力ＮＯＲ回
路９の出力端子１０を第１゛の２人力ＮＯＲ回路８の入
力端子８ｂに接続して構成されていた。
す回路図を第２図に示す、これは、一般にＳＲ型ラフリ
ップフロップ呼ばれているが、第２図に示すように第１
の入力端子１を第１の２人力ＮＯＲ回路８の入力端子８
ａに接続し、第１の２人力ＮＯＲ回路８の出力端子１１
を出力端子１２と第２の２人力ＮＯＲ回路９の入力端子
９ａに接続し、第２の入力端子２を第２の２人力ＮＯＲ
回路９の入力端子９ｂに接続し、第２の２人力ＮＯＲ回
路９の出力端子１０を第１゛の２人力ＮＯＲ回路８の入
力端子８ｂに接続して構成されていた。
上記の論理回路は、第１の入力端子１が論理値で１″で
、第２の入力端子２が論理値で“Ｏ”のときは、出力端
子１２が論理値で“０”となり、第１の入力端子１が論
理値で“０”で、第２の入力端子２が論理値で“１″の
ときは、出力端子１２が論理値“１ｎとなり、第１の入
力端子１が論理値で“０”で、第２の入力端子２が論理
値で“０″のときは、出力端子１２は前の状態を保持し
、第１の入力端子１が論理値で“１”で、第２の入力端
子２が論理値で“１”となるように入力することは、禁
止するようになっていた。
、第２の入力端子２が論理値で“Ｏ”のときは、出力端
子１２が論理値で“０”となり、第１の入力端子１が論
理値で“０”で、第２の入力端子２が論理値で“１″の
ときは、出力端子１２が論理値“１ｎとなり、第１の入
力端子１が論理値で“０”で、第２の入力端子２が論理
値で“０″のときは、出力端子１２は前の状態を保持し
、第１の入力端子１が論理値で“１”で、第２の入力端
子２が論理値で“１”となるように入力することは、禁
止するようになっていた。
上述した従来の論理回路は２人力ＮＯＲ回路を２個用い
ているため、トランジスタ数が多くチ・ノブ面積が大き
くなるという欠点がある。
ているため、トランジスタ数が多くチ・ノブ面積が大き
くなるという欠点がある。
本発明の目的は前記課題を解決した論理回路を提供する
ことにある。
ことにある。
上記目的を達成するため、本発明の論理回路は、第１の
入力端子をＰチャンネル型ＭＯＳトランジスタのゲート
電極に接続し、該Ｐチャンネル型ＭＯＳトランジスタの
ソース電極を正電源に接続し、該Ｐチャンネル型ＭＯＳ
トランジスタのドレイン電極を第１のインバータの入力
端子に接続し、第２の入力端子をＮチャンネル型ＭＯ３
）ランジスタのゲート電極に接続し、該Ｎチャンネル型
ＭＯＳトランジスタのソース電極を負電源に接続し、該
Ｎチャンネル型ＭＯＳトランジスタのドレイン電極を該
第１のインバータの入力端子に接続し、該第１のインバ
ータの出力端子を出力端子と第２のインバータの入力端
子に接続し、該第２のインバータの出力端子を該第１の
インバータの入力端子に接続して構成したものである。
入力端子をＰチャンネル型ＭＯＳトランジスタのゲート
電極に接続し、該Ｐチャンネル型ＭＯＳトランジスタの
ソース電極を正電源に接続し、該Ｐチャンネル型ＭＯＳ
トランジスタのドレイン電極を第１のインバータの入力
端子に接続し、第２の入力端子をＮチャンネル型ＭＯ３
）ランジスタのゲート電極に接続し、該Ｎチャンネル型
ＭＯＳトランジスタのソース電極を負電源に接続し、該
Ｎチャンネル型ＭＯＳトランジスタのドレイン電極を該
第１のインバータの入力端子に接続し、該第１のインバ
ータの出力端子を出力端子と第２のインバータの入力端
子に接続し、該第２のインバータの出力端子を該第１の
インバータの入力端子に接続して構成したものである。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
図において、本発明の論理回路は、第１の入力端子１を
Ｐチャンネル型ＭＯＳトランジスタ３のゲート電極に接
続し、Ｐチャンネル型ＭＯＳトランジスタ３のソース電
極を正電源に接続し、Ｐチャンネル型ＭｏＳトランジス
タ３のドレイン電極を第１のインバータ５の入力端子に
接続し、第２の入力端子をＮチャンネル型ＭＯＳトラン
ジスタ４のゲート電極に接続し、Ｎチャンネル型ＭＯＳ
トランジスタ４のソース電極を負電源に接続し、Ｎチャ
ンネル型ＭＯＳトランジスタ４のドレイン電極を第１の
インバータ５の入力端子に接続し、第１のインバータ５
の出力端子を出力端子７と第２のインバータ６の入力端
子に接続し、第２のインバータ６の出力端子を第１のイ
ンバータ５の入力端子に接続して構成している。
Ｐチャンネル型ＭＯＳトランジスタ３のゲート電極に接
続し、Ｐチャンネル型ＭＯＳトランジスタ３のソース電
極を正電源に接続し、Ｐチャンネル型ＭｏＳトランジス
タ３のドレイン電極を第１のインバータ５の入力端子に
接続し、第２の入力端子をＮチャンネル型ＭＯＳトラン
ジスタ４のゲート電極に接続し、Ｎチャンネル型ＭＯＳ
トランジスタ４のソース電極を負電源に接続し、Ｎチャ
ンネル型ＭＯＳトランジスタ４のドレイン電極を第１の
インバータ５の入力端子に接続し、第１のインバータ５
の出力端子を出力端子７と第２のインバータ６の入力端
子に接続し、第２のインバータ６の出力端子を第１のイ
ンバータ５の入力端子に接続して構成している。
上記の論理回路は、第１の入力端子１が論理値で“０″
で、第２の入力端子２が論理値で“０”のときは、Ｐチ
ャンネル型ＭＯＳトランジスタ３がオン状態になり、Ｎ
チャンネル型ＭＯＳトランジスタ４がオフ状態となるの
で、第１のインバータ５の入力端子は論理値で“１″と
なり、出力端子７に論理値で“０”を出力し、第１の入
力端子１が論理値で“１″で第２の入力端子２が論理値
で“１”のときは、Ｐチャンネル型ＭＯＳトランジスタ
３がオフ状態になり、Ｎチャンネル型ＭＯＳトランジス
タ４がオン状態となるので、第１のインバータ５の入力
端子は論理値で“０″となり、出力端子７に論理値で“
１″を出力する。また、第１の入力端子１が論理値で“
１″で第２の入力端子２が論理値で“０”のときは、Ｐ
チャンネル型ＭＯＳトランジスタ３がオフ状態になり、
Ｎチャンネル型ＭＯＳトランジスタ４もオフ状態となる
ので第１のインバータ５と第２のインバータ６の作用に
より前の状態を保持し、その値を出力端子７に出力する
。一方、第１の入力端子１が論理値で“Ｏ”で第２の入
力端子２が論理値で“１″のときは、Ｐチャンネル型Ｍ
ＯＳトランジスタ３がオン状態になり、Ｎチャンネル型
ＭＯＳトランジスタ４もオン状態となるので入力禁止と
している。このようにして、ＳＲ型フリップフロップと
同等の機能を実現している。
で、第２の入力端子２が論理値で“０”のときは、Ｐチ
ャンネル型ＭＯＳトランジスタ３がオン状態になり、Ｎ
チャンネル型ＭＯＳトランジスタ４がオフ状態となるの
で、第１のインバータ５の入力端子は論理値で“１″と
なり、出力端子７に論理値で“０”を出力し、第１の入
力端子１が論理値で“１″で第２の入力端子２が論理値
で“１”のときは、Ｐチャンネル型ＭＯＳトランジスタ
３がオフ状態になり、Ｎチャンネル型ＭＯＳトランジス
タ４がオン状態となるので、第１のインバータ５の入力
端子は論理値で“０″となり、出力端子７に論理値で“
１″を出力する。また、第１の入力端子１が論理値で“
１″で第２の入力端子２が論理値で“０”のときは、Ｐ
チャンネル型ＭＯＳトランジスタ３がオフ状態になり、
Ｎチャンネル型ＭＯＳトランジスタ４もオフ状態となる
ので第１のインバータ５と第２のインバータ６の作用に
より前の状態を保持し、その値を出力端子７に出力する
。一方、第１の入力端子１が論理値で“Ｏ”で第２の入
力端子２が論理値で“１″のときは、Ｐチャンネル型Ｍ
ＯＳトランジスタ３がオン状態になり、Ｎチャンネル型
ＭＯＳトランジスタ４もオン状態となるので入力禁止と
している。このようにして、ＳＲ型フリップフロップと
同等の機能を実現している。
以上説明したように本発明によれば、トランジスタの数
を減らすことができ、チップ面積を小さくできる効果が
ある。
を減らすことができ、チップ面積を小さくできる効果が
ある。
第１図は本発明の論理回路の一実施例を示すブロック図
、第２図は従来の論理回路を示すプロッり図である。 １・・・第１の入力端子 ２・・・第２の入力端子
３・・・Ｐチャンネル型ＭＯＳトランジスタ４・・・Ｎ
チャンネル型ＭＯ３）ランジスタ５・・・第１のインバ
ータ ６・・・第２のインバー７・・・出力端子
、第２図は従来の論理回路を示すプロッり図である。 １・・・第１の入力端子 ２・・・第２の入力端子
３・・・Ｐチャンネル型ＭＯＳトランジスタ４・・・Ｎ
チャンネル型ＭＯ３）ランジスタ５・・・第１のインバ
ータ ６・・・第２のインバー７・・・出力端子
Claims (1)
- （１）半導体集積回路において、第１の入力端子をＰチ
ャンネル型ＭＯＳトランジスタのゲート電極に接続し、
該Ｐチャンネル型ＭＯＳトランジスタのソース電極を正
電源に接続し、該Ｐチャンネル型ＭＯＳトランジスタの
ドレイン電極を第１のインバータの入力端子に接続し、
第２の入力端子をＮチャンネル型ＭＯＳトランジスタの
ゲート電極に接続し、該Ｎチャンネル型ＭＯＳトランジ
スタのソース電極を負電源に接続し、該Ｎチャンネル型
ＭＯＳトランジスタのドレイン電極を該第１のインバー
タの入力端子に接続し、該第１のインバータの出力端子
を出力端子と第２のインバータの入力端子に接続し、該
第２のインバータの出力端子を該第１のインバータの入
力端子に接続して構成したことを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63106118A JPH01276915A (ja) | 1988-04-28 | 1988-04-28 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63106118A JPH01276915A (ja) | 1988-04-28 | 1988-04-28 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01276915A true JPH01276915A (ja) | 1989-11-07 |
Family
ID=14425536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63106118A Pending JPH01276915A (ja) | 1988-04-28 | 1988-04-28 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01276915A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006287906A (ja) * | 2005-03-31 | 2006-10-19 | Hynix Semiconductor Inc | 半導体装置のデータラッチ回路 |
| JP2007184925A (ja) * | 2005-12-30 | 2007-07-19 | Infineon Technologies Ag | パルス・スタティック・フリップフロップ |
| JP2009206760A (ja) * | 2008-02-27 | 2009-09-10 | Seiko Instruments Inc | 遅延回路 |
| JP2011147165A (ja) * | 2001-06-30 | 2011-07-28 | Hynix Semiconductor Inc | レジスタ制御ディレイロックループを備えた半導体デバイス |
| JP2012257188A (ja) * | 2010-08-25 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | ラッチ回路及び半導体装置 |
-
1988
- 1988-04-28 JP JP63106118A patent/JPH01276915A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011147165A (ja) * | 2001-06-30 | 2011-07-28 | Hynix Semiconductor Inc | レジスタ制御ディレイロックループを備えた半導体デバイス |
| JP2006287906A (ja) * | 2005-03-31 | 2006-10-19 | Hynix Semiconductor Inc | 半導体装置のデータラッチ回路 |
| JP2007184925A (ja) * | 2005-12-30 | 2007-07-19 | Infineon Technologies Ag | パルス・スタティック・フリップフロップ |
| US8188780B2 (en) | 2005-12-30 | 2012-05-29 | Infineon Technologies Ag | Pulsed static flip-flop |
| JP2009206760A (ja) * | 2008-02-27 | 2009-09-10 | Seiko Instruments Inc | 遅延回路 |
| JP2012257188A (ja) * | 2010-08-25 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | ラッチ回路及び半導体装置 |
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