JP2009253149A - 光電変換装置及びそれを用いた撮像システム - Google Patents

光電変換装置及びそれを用いた撮像システム Download PDF

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Abstract

【課題】 電荷保持部への電荷の混入を低減する。
【解決手段】 電荷保持部を有する光電変換装置において、電荷保持部を構成する半導体領域に比べて、その半導体領域と接する一部の素子分離領域が、光電変換素子の受光面を含む基準面から半導体基板に、その半導体領域と等しい深さまで、もしくはその半導体領域より深くまで設けられている。
【選択図】 図６

Description

本件は電荷保持部を有する光電変換装置の電荷保持部の構成に関する。
近年、ＣＣＤ型やＭＯＳ型の光電変換装置は多くのデジタルスチルカメラやデジタルカムコーダに用いられている。ＭＯＳ型の光電変換装置で、光電変換素子の蓄積時間を一定に揃えるグローバルシャッタ機能を実現するための素子構造が開発されている。それは、光電変換素子に対して電荷保持部を有する構成である。この電荷保持部を有する構成において、特許文献１にはスミア減少を抑制するために、ゲート電極が埋め込まれた構成が開示されている。また、特許文献２には半導体基板の深い所で発生した電荷が電荷保持部（電荷格納部）に入るのを低減するために、電荷保持部の下部に電荷保持部とは反対導電型の半導体領域を設ける構成が開示されている。
特開２００７−２９４５３１号公報 特開２００８−００４６９２号公報
しかしながら、特許文献１においては、半導体基板の深くにおいて生じる電荷やその他の素子などからの電荷が電荷保持部へ混入する可能性があった。また、特許文献２においてもその他の素子などからの電荷が電荷保持部へ混入する可能性があった。
そこで、本発明においては、電荷の混入を低減する電荷保持部を有する光電変換装置を提供することを目的とする。
本発明の光電変換装置は、半導体基板と、前記半導体基板に配された、光電変換素子の一部を構成する第１導電型の第１の半導体領域と、前記半導体基板に配された、前記第１の半導体領域の電荷が保持される第１導電型の第２の半導体領域と、前記半導体基板の上に配された、前記第２の半導体領域から前記電荷を転送するゲート電極と、前記半導体基板に配された、前記ゲート電極によって前記電荷が転送される第１導電型の第３の半導体領域と、前記半導体基板に配され、第１の活性領域を規定する、絶縁体を有する素子分離領域と、前記半導体基板の、前記素子分離領域の側壁に配された、前記素子分離領域からの暗電流低減領域として機能しうる第４の半導体領域と、を有する光電変換装置において、前記第１の活性領域に前記第２の半導体領域が配され、少なくとも前記素子分離領域の一部が、前記第４の半導体領域を介して前記第２の半導体領域の一部と接しており、前記素子分離領域の一部が、前記光電変換素子の受光面を含む基準面から前記半導体基板に、前記第２の半導体領域と等しい深さまで、もしくは前記第２の半導体領域より深くまで設けられていることを特徴とする。
また、本発明の光電変換装置は、半導体基板と、前記半導体基板に配された、光電変換素子の一部を構成する第１導電型の第１の半導体領域と、前記半導体基板に配された、前記第１の半導体領域からの電荷が保持される第１導電型の第２の半導体領域と、前記半導体基板の上に配された、前記第２の半導体領域から前記電荷を転送するゲート電極と、前記半導体基板に配された、前記ゲート電極によって前記電荷が転送される第１導電型の第３の半導体領域と、前記半導体基板に配され、第１の活性領域を規定する、絶縁体を有する素子分離領域と、を半導体基板に有する光電変換装置において、前記第１の活性領域に前記第２の半導体領域が配され、少なくとも前記素子分離領域の一部が、前記第２の半導体領域の一部と接しており、前記素子分離領域の一部が、前記素子分離領域の一部が、前記光電変換素子の受光面を含む基準面から前記半導体基板に、前記第２の半導体領域と等しい深さまで、もしくは前記第２の半導体領域より深くまで設けられていることを特徴とする。
本発明によって、電荷保持部への電荷の混入を低減することが可能となり、低ノイズな光電変換装置を提供することが可能となる。
本発明は、撮像領域に電荷保持部を有する光電変換装置において、電荷保持部として機能する半導体領域に直接、もしくはチャネルストップとして機能する半導体領域を介して接する素子分離領域を有する。この素子分離領域は絶縁体を有する構成であり、電荷保持部の半導体領域に比べて、光電変換素子の受光面を含む基準面から等しい深さ、もしくは深くまで設けられている。このような構成を有することで、電荷保持部への電荷の混入が低減される。
次に、電荷保持部を有する光電変換装置の回路について説明する。実施形態では信号電荷を電子とし、ＭＯＳトランジスタはＮ型として説明する。
（画素回路の一例）
図１に本発明が適用されうる画素回路の一例を示す。画素とは光電変換素子を１つ含む最小の繰り返し単位であり、図１では１００で示している。光電変換装置には、この画素１００が１次元もしくは２次元状に配列し、撮像領域を構成している。図１では、２列（ｍ、ｍ＋１）２行（ｎ、ｎ＋１）の４つの画素が配列している。
画素１００について説明する。１０１は光電変換素子、１０２は電荷保持部、１０３は浮遊拡散部である。１０４は第１のゲート電極であり、光電変換素子１０１にて生じた電荷を電荷保持部１０２へ転送する。１０５は第２のゲート電極であり、電荷保持部１０２の電荷を浮遊拡散部１０３へ転送する。１０６は増幅ＭＯＳトランジスタであり、そのゲート電極のノードは浮遊拡散部１０３と接続されている。増幅ＭＯＳトランジスタ１０６は、浮遊拡散部１０３の電位に応じた信号を信号線ＯＵＴへ出力する。１０７は選択ＭＯＳトランジスタであり、増幅ＭＯＳトランジスタ１０６のドレインに供給する電圧を制御し、信号の出力を制御する。１０８はリセットＭＯＳトランジスタであり、増幅ＭＯＳトランジスタ１０６のゲート電極のノードを規定の電位（リセット電位）にリセットする。１０９は電荷の排出を制御する第３のゲート電極である。第３のゲート電極によって光電変換素子１０１の電荷を電源線１１０のノードに排出することが可能となる。このような排出動作を行う第３のゲート電極１０９と電源線のノードとを含む部分を排出部とする。１１１はリセットＭＯＳトランジスタ１０８等へ接続される電源線であり、電源線１１０と接続されていてもよい。ＲＥＳ、ＴＸ２、ＴＸ１、ＳＥＬ及びＴＸ３は、各ＭＯＳトランジスタのゲート電極に接続された、制御パルスを供給するための制御線である。ＲＥＳはリセットＭＯＳトランジスタのゲート電極に、ＴＸ１は第１のゲート電極に、ＴＸ２は第２のゲート電極に、ＴＸ３は第３のゲート電極に、ＳＥＬは選択ＭＯＳトランジスタのゲート電極に接続されている。
このような回路では、次のような動作が可能である。まず、複数の光電変換素子１０１にて生じた電荷を、複数の光電変換素子１０１から同じタイミングでそれぞれ電荷保持部１０２に転送する。そして、電荷保持部１０２にて電荷を保持している間に、光電変換素子１０１で生じた新たな電荷を得る。
また、このような回路によって、次のような動作も可能である。光電変換素子１０１にて生じた電荷を同時に電荷保持部１０２にて蓄積する。そして、リセット動作を介さずに複数の電荷保持部１０２から同じタイミングで浮遊拡散部１０３に転送する。つまり、一蓄積期間を第１のゲート電極１０４で決めず、例えば第３のゲート電極１０９によって規定する動作である。ここで、一蓄積期間とは１フレームの画像を撮影する際に、各光電変換部で共通に決定されるものであり、各フレームの露光時間と言い換えることもできる。この動作を行う構成及び動作としては、具体的に次のようなものがある。まず、光電変換素子１０１と電荷保持部１０２との間の第１のゲート電極１０４がスイッチとして動作可能な構成で、電荷を光電変換素子と電荷保持部とで蓄積する時にスイッチをオン状態にする動作である。次に、光電変換素子１０１と電荷保持部１０２との間がいわゆる埋め込みチャネルとなっており、電荷を光電変換素子と電荷保持部とが導通している構成である。ここで、埋め込みチャネルとは、埋め込みチャネル型のトランジスタのことである。例えば、ゲート電極の下部であって、ソース領域とドレイン領域の間であって、ソース領域とドレイン領域よりも浅くに信号電荷に対してポテンシャルの低くなる半導体領域を設ける構成である。
いずれにしても、電荷保持部１０２では、電荷を読み出すまでの期間、もしくは電荷が蓄積されている期間中に電荷を保持する期間を有する。特に、後者の電荷の蓄積が光電変換素子１０１及び電荷保持部１０２にてなされる場合には、前者の場合に比べて電荷保持部１０２が長時間電荷を保持することになるため、本実施形態の電荷保持部の構成を適用することが望まれる。
図１に示したような画素回路に限定されるものではなく、複数の光電変換素子で電荷保持部や読み出し回路を共有化しているような構成であってもよい。
以下、図面を用いて本発明の実施形態を説明する。
（第１の実施形態）
本実施形態の構成を図２及び図３を用いて説明する。図２は図１にて示した画素１００の４つ分の平面レイアウト図である。２０１が光電変換素子１０１を構成する半導体領域領域であり、その表面が受光面となる。２０２は電荷保持部１０２を構成する第２の半導体領域である。２０３は浮遊拡散部１０３を構成する第３の半導体領域である。２０４は第１のゲート電極であり、第２の半導体領域２０２上に延在している。２０５が第２のゲート電極である。２０６は第３の半導体領域２０３と増幅ＭＯＳトランジスタ１０６とを電気的に接続するためのコンタクトを示している。２０７は素子分離領域であり、素子同士を電気的に分離するものであり、活性領域を規定するものである。素子分離領域２０７はＳＴＩなどの絶縁体を有する構成である。２０８は、素子分離領域２０７によって規定された第１の活性領域であり、光電変換素子１０１や電荷保持部１０２を構成する半導体領域が配される。２０９は遮光体であり、電荷保持部１０２を遮光している。ここで、増幅ＭＯＳトランジスタ１０６等の画素１００のその他の素子は、領域２１０に配置されているものとして説明を省略する。
図３に光電変換装置の断面模式図を示す。図３（ａ）は図２のＡ−Ｂ線での断面模式図を、図３（ｂ）はＣ−Ｄ線での断面模式図である。図３（ｃ）及び図３（ｄ）は図３（ｂ）と同様の図面であり、変形例を示す。
図３（ａ）について説明する。図２と同様の機能を有する部分については同一の符号を付し、説明を省略する。３０１は、第１導電型（以下ｎ型）の第１の半導体領域である。３０２は第１の半導体領域３０１の表面に配された、埋め込み型の光電変換素子を構成するための第２導電型（以下ｐ型）の半導体領域である。３０３は、第１の半導体領域よりも低い濃度のｎ型の半導体領域である。これら３０１から３０３は光電変換素子２０１を構成する。また、光電変換素子２０１の受光面を２０１ａとする。更に、３０４は第２の半導体領域２０２の下部に配されたｐ型の第５の半導体領域である。３０５から３０８はｐ型の半導体領域である。３０９は絶縁膜である。３１０は半導体基板の元々の特性を有する素地部分である半導体領域であり、ｎ型の導電型を有する。ｐ型の半導体領域３０７はｎ型の半導体領域３１０と光電変換素子等とを電気的に分離する機能を有する。ｐ型の半導体領域３０８は素子分離領域２０７の下部に配され、画素１００と隣接する画素１００とを電気的に分離する。
ここで半導体基板とは、材料基板である半導体基板であり、１又は複数の半導体領域等が形成された状態の部材、一連の製造工程の途中にある部材、又は一連の製造工程を経た部材を含む。光電変換素子２０１の表面、すなわち光電変換素子２０１を構成する半導体領域と酸化膜等の絶縁膜との界面を受光面２０１ａとする。受光面２０１を含む面を基準面３１１とし、基準面３１１から半導体領域３１０へ向かう方向を下方向、また半導体基板の深さ方向とする。基準面３１１より下部がここでの半導体基板といえる。ここで、素子分離領域２０７の上部は基準面３１１を超えてしまう場合がある。しかし、素子分離領域２０７の下部は基準面３１１よりも半導体基板側に配されており、素子分離領域２０７は半導体基板に配されていると言える。
次に、図３（ｂ）について説明する。図３（ａ）と同様の機能を有する部分については同一の符号を付し、説明を省略する。絶縁膜３０９については省略する。ここで、第２の半導体領域２０２は、第２の半導体領域２０２が配置される第１の活性領域を規定する素子分離領域２０７の一部と接している。そして、第２の半導体領域２０２と接する一部の素子分離領域２０７は、基準面３１１に対して、第２の半導体領域２０２に比べて遠く、言い換えると半導体領域３１０に向かって深くまで配されている。第２の半導体領域２０２よりも半導体基板に深くまで素子分離領域２０７を有する構成によって、横方向（素子分離領域２０７のある方向）からの電荷の混入を低減することが可能となる。また、本実施形態の電荷保持部の構成を、次のような場合に適用すると特に効果的である。それは、第１のゲート電極と第１の半導体領域と第２の半導体領域とで、埋め込みチャネル型のトランジスタのような構成をなしている場合である。より具体的には、第１のゲート電極の下部で、第１の半導体領域３０１と第２の半導体領域との間であって、第１の半導体領域３０１と第２の半導体領域よりも浅くに、第１の半導体領域３０１よりも濃度の低いｎ型の半導体領域が設けられている。このｎ型の半導体領域を第６の半導体領域とする。このような構成においては、電荷保持部１０２に電荷が保持される時間が長いため、特に効果的である。なお、ここで、素子分離領域２０７が第２の半導体領域２０２と等しい深さまで設けられている構成あっても、横方向の電荷の混入を低減することは可能である。
更に、第５の半導体領域３０４が素子分離領域２０７の底面に接して第２の半導体領域２０２の下部に配されている。つまり、この断面において第２の半導体領域２０２を囲っている。このような構成によって、横方向や半導体基板深部からの電荷の混入を低減することが可能となる。
また、遮光体２０９が第２の半導体領域２０２上に設けられている。このような構成によって、電荷保持部１０２への光の入射を抑制することが可能となる。更に、遮光体２０９が素子分離領域２０７まで延在していることで、より電荷保持部１０２光の入射を低減することが可能となる。
ここで、第２の半導体領域２０２と第５の半導体領域３０４との間には間隔が設けられている。この間隔は、例えば第２の半導体領域２０２よりも低濃度のｎ型の半導体領域や第５の半導体領域３０４よりも低濃度のｐ型の半導体領域である。また、図３（ｃ）に示すように、第５の半導体領域３０４が素子分離領域２０７の底面よりも上部に配されていてもよい。更に、図３（ｄ）のように、第５の半導体領域３０４が第２の半導体領域とＰＮ接合界面を形成するように配置されていてもよい。このような構成によって、ＰＮ接合分の容量が増大するため、電荷保持部１０２の容量値を増大させることが可能となる。ここで、各半導体領域の外縁は、その周囲の半導体領域が自身の導電型と同導電型である場合には、その不純物濃度が略一致する領域を外縁とする。更に、周囲の半導体領域が自身の導電型と反対導電型の場合には、それぞれのｎｅｔ不純物濃度が略ゼロとなる領域を外縁とし、ＰＮ接合界面とする。なお、ｎｅｔ不純物濃度とは、Ｎ型不純物とＰ型不純物の濃度の差である。
また、第２の半導体領域２０２の下部のｐ型の半導体領域３０４から３０７においては、半導体基板深部へ向かってｐ型の不純物濃度が低下するように、電荷に対するポテンシャルが低下するように構成されていることが望ましい。第２の半導体領域２０２に取り込みたくない電荷を速やかに半導体領域３１０へ排出することが可能となるためである。なお、半導体領域３０４から３０７の部分において、ポテンシャルが上昇する部分があっても、電荷を半導体領域３１０へ排出することが出来ればよい。
（第２の実施形態）
本実施形態は第１の実施形態と素子分離領域２０７の配置が異なり、第２の半導体領域２０２と素子分離領域２０７との配置関係が異なる。図４を用いて説明する。図４（ａ）は平面レイアウト図であり、図４（ｂ）は断面模式図である。図４（ａ）は図２に対応し、図４（ｂ）は図３（ｄ）に対応する。第１の実施形態と同様の構成については同一の符号を付し、説明を省略する。
図４（ａ）及び図４（ｂ）において、説明のため、素子分離領域２０７の第２の半導体領域に近接する部分を２０７ａ及び２０７ｂとする。第１の活性領域２０８を規定する素子分離領域２０７の形状及び配置が異なるため、第２の半導体領域２０２が素子分離領域２０７ｂと接していない。第２の半導体領域２０２と素子分離領域２０７ｂとの間には領域４０１がある。このような構成によっても、第２の半導体領域の少なくとも１部に素子分離領域２０７ａが接しているため、横方向からの電荷の混入を低減することが可能である。
また、領域４０１にはｐ型の半導体領域３０８が延在して設けられている。第２の半導体領域２０２と素子分離領域２０７ｂとの間の領域４０１に、ｐ型の半導体領域３０８が設けられていなくてもよい。しかし、領域４０１に半導体領域３０８が設けられることによって、より電荷の混入を低減することが可能である。
本実施形態に第１の実施形態の図３（ｃ）あるいは図３（ｄ）の構成を適用することも可能である。
（第３の実施形態）
本実施形態は第１の実施形態と第２の半導体領域２０２と素子分離領域２０７との配置が異なる。図５及び図６を用いて説明する。図５は平面レイアウト図であり、図６は断面模式図である。図５は図２に対応し、図６（ａ）は図３（ｄ）に対応する。図６（ｂ）は、本実施形態の変形例を説明する図面であり、図６（ａ）に対応する。第１の実施形態と同様の構成については同一の符号を付し、説明を省略する。
図５に示されているように、第２の半導体領域２０２が第１の活性領域２０８まで配置されておらず、素子分離領域２０７と第２の半導体領域２０２との間に、領域５０１が存在している。対応する図面である図６（ａ）では領域５０１ａ及び領域５０１ｂとが第２の半導体領域２０２と素子分離領域２０７ａ及び２０７ｂとの間に存在しており、領域５０１の分だけ第２の半導体領域２０２は素子分離領域２０７からオフセットして配置される。このような構成によって、素子分離領域の絶縁体と半導体領域との界面の欠陥による暗電流を低減することが可能となる。即ち、領域５０１は暗電流低減領域とも言える。領域５０１は、ｐ型の半導体領域である。
図６（ｂ）は、その領域５０１にｐ型の第４の半導体領域５０２を設けた変形例である。第４の半導体領域５０２は、素子分離領域２０７の側壁及び底面とに配されており、素子分離領域２０７の周囲を囲って配置されていることが望ましい。第４の半導体領域５０２は第５の半導体領域３０４よりも高濃度のｐ型の半導体領域であり、素子分離領域２０７からの暗電流を低減する暗電流低減領域として機能しうる。第４の半導体領域はチャネルストップとして機能してもよい。このような第４の半導体領域５０２を有することで、図６（ａ）の構成に比べて、更に素子分離領域２０７からのノイズを低減することが可能となる。また、第２の半導体領域２０２と高濃度のｐ型である第４の半導体領域５０２とがＰＮ接合界面を有することで、第２の半導体領域２０２の容量を増大させることが可能となる。
本実施形態では、オフセットした領域５０１に第４の半導体領域５０２を配した例を示した。しかし、第４の半導体領域５０２は高濃度のｐ型の半導体領域であって、第１の実施形態のような素子分離領域２０７に接した第２の半導体領域２０２を打ち消すように配した物であってもよい。
また、本実施形態の電荷保持部の構成を、次のような場合に適用してもよい。それは、第１の実施形態にて述べたような第６の半導体領域を有し、第１のゲート電極と第１の半導体領域と第２の半導体領域とを含めて埋め込みチャネル型のトランジスタのような構成をなしている場合である。より具体的には、第１のゲート電極の下部で、第１の半導体領域３０１と第２の半導体領域との間であって、第１の半導体領域３０１と第２の半導体領域よりも浅くに、第１の半導体領域３０１よりも濃度の低いｎ型の半導体領域が設けられている。このような構成においては、電荷保持部１０２に電荷が保持される時間が長いため、特に効果的である。
本実施形態に第１の実施形態の図３（ｃ）あるいは図３（ｄ）の第５の半導体領域３０４の配置を適用することも可能である。また、第２の実施形態のように素子分離領域２０７の一部が第２の半導体領域２０２から離れている構成であってもよい。
（第４の実施形態）
本実施形態を、図７を用いて説明する。本実施形態は、第１の実施形態と比べて、ｐ型の半導体領域３０６がなく、領域３０３ａを有することが異なる。図７（ａ）は、図３（ａ）に対応する断面模式図である。また、図７（ｂ）は図７（ａ）に対応する、本実施形態の変形例を示す断面模式図である。第１の実施形態と同様の構成については同一の符号を付し、説明を省略する。
まず、図７（ａ）の構成について説明する。本実施形態では、電荷保持部となる第２の半導体領域２０２の下部に、図３（ａ）では存在したｐ型の半導体領域３０６がなく、半導体領域３０３と連続する領域３０３ａがある。領域３０３ａは半導体領域３０３が延在していてもよく、電気的に半導体領域３０３と接続されていればよい。このような構成によって、斜めに入射した光が第２の半導体領域２０２の下部にて光電変換による電荷を生じさせた場合に、半導体領域３０３を介して第１の半導体領域３０１に電荷が収集され易くなる。そして、感度の向上が望める。更に、ｐ型の半導体領域３０４や３０５が存在することで、領域３０３ａから第２の半導体領域２０２へと電荷が移動することが困難となるため、第２の半導体領域２０２への電荷の混入を低減することが可能となる。
図７（ｂ）においては、図３（ａ）では存在したｐ型の半導体領域３０６がなく、ｐ型の半導体領域３０５に近接してｐ型の半導体領域３０７が存在する。このような構成によって、第２の半導体領域２０２の下部にて生じた電荷を半導体領域３１０に排出させることが可能となり、第２の半導体領域２０２に電荷が混入することを低減することが可能となる。
また、第２の半導体領域２０２の下部のｐ型の半導体領域３０４、３０５及び３０７においては、半導体基板深部へ向かってｐ型の不純物濃度が低下するように、電荷に対するポテンシャルが低下するように構成されていることが望ましい。第２の半導体領域２０２に取り込みたくない電荷を高い確率で半導体領域３１０へ排出することが可能となるためである。なお、半導体領域３０４、３０５及び３０７の部分において、ポテンシャルが上昇する部分があっても、電荷を半導体領域３１０へ排出することが出来ればよい。
本実施形態に第１の実施形態から第３の実施形態の構成を適宜組み合わせて、適用することも可能である。
（第５の実施形態）
本実施形態を、図８を用いて説明する。本実施形態は、第１の実施形態と比べて、ｐ型の半導体領域３０８がなく、ｐ型の半導体領域３０４から３０６が素子分離領域２０７の下部まで延在していることが異なる。図８（ａ）は、図３（ａ）に対応する断面模式図であり、図８（ｂ）は図３（ｄ）に対応する断面模式図である。第１の実施形態と同様の構成については同一の符号を付し、説明を省略する。
図８（ａ）及び図８（ｂ）に示したように、本実施形態では、ｐ型の半導体領域３０４、３０５及び３０６とが素子分離領域２０７の下部まで延在して配されている。言い換えると、ｐ型の半導体領域３０４、３０５及び３０６とが光電変換素子２０１の部分を除いて半導体基板の全面に渡って配されている。このような構成によって、製造時の工程を削減することが可能となる。また、製造時の位置ばらつきによって光電変換素子２０１の特性に変化が生じてしまう可能性を低減することが出来る。
ここで、他の実施形態と同様に、第２の半導体領域２０２の下部のｐ型の半導体領域３０４から３０７については、半導体基板深部へ向かってｐ型の不純物濃度が低下するように、電荷に対するポテンシャルが低下するように構成されていることが望ましい。第２の半導体領域２０２に取り込みたくない電荷を高い確率で半導体領域３１０へ排出することが可能となるためである。なお、半導体領域３０４から３０７の部分において、ポテンシャルが上昇する部分があっても、電荷を半導体領域３１０へ排出することが出来ればよい。
また、本実施形態に第１の実施形態から第４の実施形態の構成を適宜組み合わせて、適用することも可能である。
（撮像システムへの応用）
本実施形態では、第１の実施形態から第５の実施形態までで説明してきた光電変換装置を撮像システムに適用した場合について、図９を用いて説明する。撮像システムとは、デジタルスチルカメラやデジタルビデオカメラや携帯電話用デジタルカメラである。
図９はデジタルスチルカメラの構成図である。被写体の光学像は、レンズ８０２等を含む光学系によって光電変換装置８０４の撮像面に結像される。レンズ８０２の外側には、レンズ８０２のプロテクト機能とメインスイッチを兼ねるバリア８０１が設けられうる。レンズ８０２には、それから出射される光の光量を調節するための絞り８０３が設けられうる。光電変換装置８０４から複数チャンネルで出力される撮像信号は、撮像信号処理回路８０５によって、各種の補正、クランプ等の処理が施される。撮像信号処理回路８０５から複数チャンネルで出力される撮像信号は、Ａ／Ｄ変換器８０６でアナログ−ディジタル変換される。Ａ／Ｄ変換器８０６から出力される画像データは、信号処理部（画像処理部）８０７によって各種の補正、データ圧縮などがなされる。光電変換装置８０４、撮像信号処理回路８０５、Ａ／Ｄ変換器８０６及び信号処理部８０７は、タイミング発生部８０８が発生するタイミング信号にしたがって動作する。各ブロックは、全体制御・演算部８０９によって制御される。その他、画像データを一時的に記憶するためのメモリ部８１０、記録媒体への画像の記録又は読み出しのための記録媒体制御インターフェース部８１１を備える。記録媒体８１２は、半導体メモリ等を含んで構成され、着脱が可能である。さらに、外部コンピュータ等と通信するための外部インターフェース（Ｉ／Ｆ）部８１３を備えてもよい。ここで、８０５から８０８は、光電変換装置８０４と同一チップ上に形成されてもよい。
次に、図９の動作について説明する。バリア８０１のオープンに応じて、メイン電源、コントロール系の電源、Ａ／Ｄ変換器８０６等の撮像系回路の電源が順にオンする。その後、露光量を制御するために、全体制御・演算部８０９が絞り８０３を開放にする。光電変換装置８０４から出力された信号は、撮像信号処理回路８０５をスルーしてＡ／Ｄ変換器８０６へ提供される。Ａ／Ｄ変換器８０６は、その信号をＡ／Ｄ変換して信号処理部８０７に出力する。信号処理部８０７は、そのデータを処理して全体制御・演算部８０９に提供し、全体制御・演算部８０９において露出量を決定する演算を行う。全体制御・演算部８０９は、決定した露出量に基づいて絞りを制御する。
次に、全体制御・演算部８０９は、光電変換装置８０４から出力され信号処理部８０７で処理された信号にから高周波成分を取り出して、高周波成分に基づいて被写体までの距離を演算する。その後、レンズ８０２を駆動して、合焦か否かを判断する。合焦していないと判断したときは、再びレンズ８０２を駆動し、距離を演算する。
そして、合焦が確認された後に本露光が始まる。露光が終了すると、光電変換装置８０４から出力された撮像信号は、撮像信号処理回路８０５において補正等がされ、Ａ／Ｄ変換器８０６でＡ／Ｄ変換され、信号処理部８０７で処理される。信号処理部８０７で処理された画像データは、全体制御・演算部８０９によりメモリ部８１０に蓄積される。その後、メモリ部８１０に蓄積された画像データは、全体制御・演算部８０９の制御により記録媒体制御Ｉ／Ｆ部を介して記録媒体８１２に記録される。また、画像データは、外部Ｉ／Ｆ部８１３を通してコンピュータ等に提供されて処理される。
このようにして、本発明の光電変換装置は撮像システムに適用される。本発明の光電変換装置を用いることによって、グローバルシャッタによる画像信号へのノイズを低減することが可能となるため、より高画質な画像を得ることが可能となる。また、信号処理回路等でのノイズ除去が容易となる。
以上、本発明のいくつかの実施形態について説明してきた。しかしながら、本発明は各実施形態に限定されるものではなく、適宜変更可能である。また各実施形態の構成は適宜組み合わせることが可能である。例えば、図１にして示した半導体基板に対して水平方向に電荷を排出する排出部を設けた構成に限らず、半導体基板の垂直方向に電荷を排出する構成を有していても良い。
また、第１のゲート電極２０４の構成は本実施形態にて述べてきた構成に限られない。例えば、第１のゲート電極２０４が第１の半導体領域３０１と第２の半導体領域２０２との間のポテンシャルを制御していてもよい。また、第１のゲート電極２０４が第２の半導体領域２０２上まで延在していなくても良い。また、第１のゲート電極２０４が第２の半導体領域２０２上まで延在せず第２の半導体領域２０２上に別途ゲート電極を持っていてもよい。更には、第１のゲート電極２０４の下部には、第１の半導体領域３０１よりも濃度の低いｎ型の第６の半導体領域が設けられていてもよい。そして、第１の半導体領域３０１と第２の半導体領域２０２とゲート電極と第５の半導体領域と、で埋め込みチャネル型のトランジスタを構成していてもよい。更に、半導体領域の配置は説明してきた形態に限らず、複数の領域に分割しても、１つの領域にまとめて形成してもよい。また、電荷の極性、半導体領域の極性及びトランジスタの極性についても、適宜変更可能である。
光電変換装置の画素回路の一例 第１の実施形態を説明する光電変換装置の平面レイアウト図 （ａ）図２のＡ−Ｂ線での断面模式図、（ｂ）図２のＣ−Ｄ線での断面模式図、（ｃ）変形例を示す断面模式図、（ｄ）変形例を示す断面模式図 （ａ）第２の実施形態を説明する光電変換装置の平面レイアウト図、（ｂ）図４（ａ）のＣ−Ｄ線での断面模式図 第３の実施形態を説明する光電変換装置の平面レイアウト図 （ａ）図５のＣ−Ｄ線での断面模式図、（ｂ）変形例を示す断面模式図 （ａ）第４の実施形態を説明する、図２のＡ−Ｂ線での断面模式図、（ｂ）変形例を示す断面模式図 （ａ）第５の実施形態を説明する、図２のＡ−Ｂ線での断面模式図、（ｂ）図２のＣ−Ｄ線での断面模式図 撮像システムを説明するブロック図
符号の説明
１０２ 電荷保持部
２０２ 第１導電型の第２の半導体領域
２０７ 素子分離領域
５０２ 第２導電型の第４の半導体領域
３０４ 第２導電型の第５の半導体領域
３０５、３０６、３０７、３０８ 第２導電型の半導体領域

Claims (11)

  1. 半導体基板と、
    前記半導体基板に配された、光電変換素子の一部を構成する第１導電型の第１の半導体領域と、
    前記半導体基板に配された、前記第１の半導体領域の電荷が保持される第１導電型の第２の半導体領域と、
    前記半導体基板の上に配された、前記第２の半導体領域から前記電荷を転送するゲート電極と、
    前記半導体基板に配された、前記ゲート電極によって前記電荷が転送される第１導電型の第３の半導体領域と、
    前記半導体基板に配され、第１の活性領域を規定する、絶縁体を有する素子分離領域と、
    前記半導体基板の、前記素子分離領域の側壁に配された、前記素子分離領域からの暗電流低減領域として機能しうる第４の半導体領域と、を有する光電変換装置において、
    前記第１の活性領域に前記第２の半導体領域が配され、
    前記素子分離領域の一部が、前記第４の半導体領域を介して前記第２の半導体領域の一部と接しており、
    前記素子分離領域の一部が、前記光電変換素子の受光面を含む基準面から前記半導体基板に、前記第２の半導体領域と等しい深さまで、もしくは前記第２の半導体領域より深くまで設けられていることを特徴とする光電変換装置。
  2. 前記第４の半導体領域は、前記第１導電型と反対導電型の第２導電型であることを特徴とする請求項１に記載の光電変換装置。
  3. 前記光電変換素子の受光面を含む基準面として、前記素子分離領域の一部の底面と同一の深さに、少なくとも一部が配された、前記第１導電型と反対導電型の第２導電型の第５の半導体領域を有することを特徴とする請求項１あるいは２に記載の光電変換装置。
  4. 前記第１導電型と反対導電型の第２導電型の第５の半導体領域を有し、
    前記第５の半導体領域は、前記光電変換素子の受光面を含む基準面に対して、前記素子分離領域の一部に比べて近くに配され、前記第２の半導体領域とのＰＮ接合界面を有することを特徴とする請求項１あるいは２に記載の光電変換装置。
  5. 前記第２の半導体領域の上には遮光体が配されていることを特徴とする請求項１乃至４のいずれか１項に記載の光電変換装置。
  6. 前記遮光体は前記素子分離領域の一部の上に延在して配されていることを特徴とする請求項５に記載の光電変換装置。
  7. 前記第１の半導体領域と前記第２の半導体領域との間にゲート電極が配されていることを特徴とする請求項１乃至６のいずれか１項に記載の光電変換装置。
  8. 前記第１の半導体領域と前記第２の半導体領域との間に配されたゲート電極の下部に、前記第１導電型の第６の半導体領域が配され、
    前記第１の半導体領域と、前記第２の半導体領域と、前記第１の半導体領域と前記第２の半導体領域との間に配されたゲート電極とがトランジスタを構成し、前記トランジスタは埋め込みチャネルを有することを特徴とする請求項７に記載の光電変換装置。
  9. 前記第１の半導体領域と前記第２の半導体領域との間に配されたゲート電極が、前記第２の半導体領域の上まで延在していることを特徴とする請求項７あるいは８に記載の光電変換装置。
  10. 半導体基板と、
    前記半導体基板に配された、光電変換素子の一部を構成する第１導電型の第１の半導体領域と、
    前記半導体基板に配された、前記第１の半導体領域からの電荷が保持される第１導電型の第２の半導体領域と、
    前記半導体基板の上に配された、前記第２の半導体領域から前記電荷を転送するゲート電極と、
    前記半導体基板に配された、前記ゲート電極によって前記電荷が転送される第１導電型の第３の半導体領域と、
    前記半導体基板に配され、第１の活性領域を規定する、絶縁体を有する素子分離領域と、を半導体基板に有する光電変換装置において、
    前記第１の活性領域に前記第２の半導体領域が配され、
    前記素子分離領域の一部が、前記第２の半導体領域の一部と接しており、
    前記素子分離領域の一部が、前記光電変換素子の受光面を含む基準面から前記半導体基板に、前記第２の半導体領域と等しい深さまで、もしくは前記第２の半導体領域より深くまで設けられていることを特徴とする光電変換装置。
  11. 請求項１乃至１０のいずれか１項に記載の光電変換装置と、
    前記光電変換装置から出力される信号を処理する信号処理回路と、を有する撮像システム。
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