JP3779199B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、固体撮像素子を備えた半導体装置に関する。
【０００２】
【従来の技術】
近年、固体撮像素子の１つとして、増幅型センサを用いたものが提案されている。この素子は、光電変換蓄積部で検出した光の信号を、光電変換蓄積部のごく近傍で増幅するという特徴を有している。
【０００３】
図９は、固体撮像素子としてＣＭＯＳ（Complementary Metal Oxide Semiconductor）型のイメージセンサを備えた半導体装置の回路構成を示す図である。図９に示すように、単位画素あるいは単位セルＣがマトリックス状に配置され、各セルＣの各々が垂直シフトレジスタＶＳおよび水平シフトレジスタＨＳに接続されている。
【０００４】
各単位セルＣは、フォトダイオードＰＤと、転送スイッチＭ１と、リセットスイッチＭ２と、アンプＭ３と、選択スイッチＭ４とを有している。フォトダイオードＰＤは、入射光を電気信号に変換し、生成された電荷を蓄積する光電変換蓄積部たる役割を有している。転送スイッチＭ１は、この変換された電気信号をアンプＭ３へと転送する役割を有し、その制御は垂直シフトレジスタＶＳからの信号により行われる。リセットスイッチＭ２は、信号電荷をリセットする役割を有しており、アンプＭ３は電気信号を増幅する役割を有している。
【０００５】
なお、転送スイッチＭ１、リセットスイッチＭ２、アンプＭ３および選択スイッチＭ４の各々は、ＭＯＳトランジスタで構成されている。
【０００６】
図１０は、図９のうち領域Ｒの具体的構成を示す上面図である。また、図１１は、図１０における切断線XI−XIにおける断面図である。
【０００７】
図１０および図１１に示すように、Ｐ型半導体基板１０２の表面には、ＬＯＣＯＳ（Local Oxidation of Silicon）法により形成された素子分離絶縁層１０３が形成されている。さらに、Ｐ型半導体基板１０２の表面には、フォトダイオードＰＤと転送スイッチＭ１とリセットスイッチＭ２とが並んで配置されている。
【０００８】
フォトダイオードＰＤは、Ｐ型半導体基板１０２とＮ型不純物領域（Ｎ型活性領域）１０４とのＰＮ接合により構成されている。そして、Ｎ型不純物領域１０４の上部（Ｐ型半導体基板１０２の表面近傍）にはＰ型不純物領域（Ｐ型活性領域）１０５が形成されている。このＰ型不純物領域１０５は、Ｐ型半導体基板１０２とＮ型不純物領域１０４とのＰＮ接合の空乏層が到達しないような深さに形成されている。Ｐ型不純物領域１０５の存在理由については後述する。
【０００９】
転送スイッチＭ１は、Ｎ型ソース領域１０４、Ｎ型ドレイン領域（Ｎ型活性領域、なお動作中、浮遊状態となるときがあるのでＦＤ：Floating Diffusionと表示される）１０６ａ、およびゲート電極層１０８ａを有している。Ｎ型ソース領域１０４とＮ型ドレイン領域１０６ａとは、所定の距離だけ離隔してＰ型半導体基板１０２内の表面に形成されている。ゲート電極層１０８ａは、Ｐ型半導体基板１０２内のＮ型ソース領域１０４とＮ型ドレイン領域１０６ａとに挟まれる部分の表面上にゲート絶縁層１０７を介して形成されている。なお、フォトダイオードＰＤのＮ型不純物領域１０４と転送スイッチＭ１のＮ型ソース領域１０４とは同一の領域であり、各素子の観点から別個に呼称しているにすぎない。
【００１０】
リセットスイッチＭ２は、一対のＮ型ソース／ドレイン領域１０６ａと、ゲート電極層１０８ｂとを有している。一対のＮ型ソース／ドレイン領域１０６ａは、互いに所定の距離を隔てるように半導体基板１０２の表面に形成されている。ゲート電極層１０８ｂは、一対のＮ型ソース／ドレイン領域１０６ａに挟まれる領域上にゲート絶縁層（図示せず）を介して形成されている。なお、転送スイッチＭ１のＮ型ドレイン領域１０６ａとリセットスイッチＭ２のＮ型ソース／ドレイン領域１０６ａの一方とも同一の領域であり、各素子の観点から別個に呼称しているにすぎない。
【００１１】
【発明が解決しようとする課題】
図１０および図１１に示したＣＭＯＳ型イメージセンサでは、フォトダイオードＰＤで発生した電荷が、転送スイッチＭ１のゲート絶縁層１０７直下のＰ型半導体基板１０２表面に形成されるチャネルを介してＮ型ドレイン領域１０６ａへと伝えられる。
【００１２】
Ｐ型半導体基板１０２の表面のうち素子分離絶縁層１０３のエッジの近傍では、素子分離絶縁層１０３を形成した際に生じる応力に起因して欠陥が発生しやすい。また、ゲート電極層１０８ａをエッチングにより形成した際にも、Ｐ型半導体基板１０２の表面はエッチングダメージを受け、欠陥が生じやすい。さらに、Ｎ型ドレイン領域１０６ａ等の活性領域の形成に伴う不純物注入によっても、Ｐ型半導体基板１０２の表面は注入ダメージを受け、欠陥が生じやすい。
【００１３】
よって、フォトダイオードＰＤで発生した信号電荷のうち一部がこれらの欠陥を介して流れ、リーク電流を生じさせてしまう。リーク電流が生じるとＮ型ドレイン領域１０６ａへと転送される電荷量が減少し、固体撮像素子としての感度が低下して画素の特性が悪化する。
【００１４】
Ｐ型不純物領域１０５は、このようなリーク電流の抑制を目的として設けられている。すなわち、Ｐ型半導体基板１０２の表面近傍に欠陥が生じていたとしても、Ｐ型不純物領域１０５の存在によりＰ型不純物領域１０５とＮ型不純物領域１０４との間にＰＮ接合空乏層が形成されてＮ型不純物領域１０４内の電荷蓄積領域が欠陥から遮断され、フォトダイオードＰＤで発生した電荷が欠陥に取り込まれることが防止される。そのため、欠陥に起因するリーク電流を抑制することができる。
【００１５】
しかしながら、Ｐ型不純物領域１０５を設けるだけでは、充分にリーク電流を抑制できたとはいえない。上述のように、欠陥は、フォトダイオードＰＤの部分だけでなく、Ｐ型半導体基板１０２の表面のうち素子分離絶縁層１０３のエッジの近傍やチャネル層付近などにも生じやすい。よって、これらの部分の欠陥を介してリーク電流が発生する可能性が残る。
【００１６】
そこで、この発明の課題は、リーク電流のより発生しにくい、固体撮像素子を備えた半導体装置を提供することにある。
【００１７】
【課題を解決するための手段】
請求項１に記載の発明は、第１導電型の半導体基板と、前記半導体基板内の表面に設けられた、前記第１導電型とは異なる第２導電型の第１活性領域と、前記半導体基板内の表面に前記第１活性領域とは離隔して設けられた、前記第２導電型の第２活性領域と、前記半導体基板内の前記第１および第２活性領域に挟まれた部分の表面上に設けられた制御電極と、前記制御電極下の前記半導体基板内に設けられた、前記第１および第２活性領域の両方に接する前記第２導電型の埋め込みチャネル層とを備え、前記半導体基板と前記第１活性領域とは、固体撮像素子の一部たるフォトダイオードを構成し、前記制御電極と前記第１および第２活性領域とは、固体撮像素子の一部たるトランジスタを構成し、前記埋め込みチャネル層の不純物濃度は、前記第１および第２活性領域の不純物濃度よりも低く、前記埋め込みチャネル層は、前記第１活性領域の設けられた部分にまで延在するよう前記第１活性領域に重ねて設けられ、前記第１活性領域およびその近傍において、前記半導体基板の表面からの前記埋め込みチャネル層の深さは少なくとも、前記半導体基板の表面からの前記第１活性領域の深さに達する半導体装置である。
【００１８】
請求項２に記載の発明は、請求項１に記載の半導体装置であって、前記第１活性領域内の表面に設けられた、前記第１導電型の第３活性領域をさらに備え、前記半導体基板の表面からの前記埋め込みチャネル層の深さは、前記半導体基板の表面からの前記第３活性領域の深さよりも大きい半導体装置である。
【００１９】
請求項３に記載の発明は、請求項１に記載の半導体装置であって、前記第２活性領域を設けず、その代わりに、前記第２活性領域の設けられるべき領域にまで前記埋め込みチャネル層を延在させた半導体装置である。
【００２０】
請求項４に記載の発明は、請求項１に記載の半導体装置であって、前記半導体基板表面に設けられた、前記第２活性領域の外縁に沿ったエッジを有する素子分離絶縁層をさらに備え、前記第２活性領域は、その前記外縁が前記素子分離絶縁層の前記エッジから所定の距離だけ離れて前記半導体基板内に設けられた半導体装置である。
【００２２】
請求項５に記載の発明は、請求項１に記載の半導体装置であって、前記埋め込みチャネル層は、前記第２活性領域の設けられた部分にまでさらに延在するよう前記第２活性領域に重ねて設けられ、前記第２活性領域およびその近傍においては、前記半導体基板の表面からの前記埋め込みチャネル層の深さは、前記第１活性領域およびその近傍における前記埋め込みチャネル層の深さよりも小さい半導体装置である。
【００２３】
【発明の実施の形態】
＜実施の形態１＞
本実施の形態は、埋め込みチャネル層を設けることで、欠陥が生じやすい半導体基板表面を避けてチャネル形成を行い、リーク電流のより発生しにくい、固体撮像素子を備えた半導体装置を実現するものである。
【００２４】
図１は、本実施の形態に係る半導体装置を示す断面図である。図１に示すように、本実施の形態に係る半導体装置は、埋め込みチャネル層７ａが設けられている点以外は、図１０および図１１に示した半導体装置と同様の構成を有している。すなわち、本実施の形態に係る半導体装置はＰ型半導体基板１を備え、Ｐ型半導体基板１の表面には、ＬＯＣＯＳ法により形成された素子分離絶縁層２が形成されている。さらに、Ｐ型半導体基板１の表面には、フォトダイオードＰＤと転送スイッチＭ１とリセットスイッチＭ２（図１では図示せず）とが並んで配置されている。
【００２５】
フォトダイオードＰＤは、Ｐ型半導体基板１とＮ型不純物領域（Ｎ型活性領域）４ａとのＰＮ接合により構成されている。そして、Ｎ型不純物領域４ａの上部（Ｐ型半導体基板１の表面近傍）にはＰ型不純物領域（Ｐ型活性領域）４ｂが形成されている。このＰ型不純物領域４ｂは、Ｐ型半導体基板１とＮ型不純物領域４ａとのＰＮ接合の空乏層が到達しないような深さに形成されている。
【００２６】
転送スイッチＭ１は、Ｎ型ソース領域４ａ、Ｎ型ドレイン領域（Ｎ型活性領域、ＦＤ領域）５、およびゲート電極層３を有している。Ｎ型ソース領域４ａとＮ型ドレイン領域５とは、所定の距離だけ離隔してＰ型半導体基板１内の表面に形成されている。ゲート電極層３は、Ｐ型半導体基板１内のＮ型ソース領域４ａとＮ型ドレイン領域５とに挟まれる部分の表面上にゲート絶縁層６を介して形成されている。なお、フォトダイオードＰＤのＮ型不純物領域４ａと転送スイッチＭ１のＮ型ソース領域４ａとは同一の領域であり、各素子の観点から別個に呼称しているにすぎない。
【００２７】
そして、本実施の形態に係る半導体装置では、ゲート電極層３下のＰ型半導体基板１内チャネル領域、Ｎ型ソース領域４ａおよびＮ型ドレイン領域５にわたって、Ｎ型ソース領域４ａおよびＮ型ドレイン領域５よりも不純物濃度の低いＮ型埋め込みチャネル層７ａが形成されている。
【００２８】
図１１に示した半導体装置の構造に加えて、Ｎ型埋め込みチャネル層７ａをさらに形成した理由は以下のとおりである。
【００２９】
図１１に示した半導体装置の場合、転送スイッチＭ１たるＭＯＳトランジスタのチャネルが形成されるのは、Ｐ型半導体基板１０２内の表面部分である。しかし、先述のようにＰ型半導体基板１０２内の表面部分には、種々の欠陥が生じやすく、リーク電流を発生させやすい。そこで、チャネルをＰ型半導体基板１０２の表面よりも深い部分に形成させることで、それら欠陥の影響を排除することが考えられる。
【００３０】
Ｎ型埋め込みチャネル層７ａをＰ型半導体基板１内に設けておけば、欠陥の存在するＰ型半導体基板１の表面付近はポテンシャルが高いが、Ｎ型埋め込みチャネル層７ａとＰ型半導体基板１とで構成されるＰＮ接合面付近はポテンシャルが極小となる。よって、転送スイッチＭ１を動作させたときには、このＰＮ接合面付近にＮ型ソース領域４ａとＮ型ドレイン領域５とを導通させるチャネルが形成され、リーク電流を発生させることなくＮ型ソース領域４ａに蓄積された電荷をＮ型ドレイン領域５に伝達することが可能となる。
【００３１】
ここで、各領域の不純物種とその濃度の一例を挙げると、Ｐ型半導体基板１には、例えばボロンが１×１０15〜１×１０16atoms／cm3程度、Ｎ型ソース領域４ａおよびＮ型ドレイン領域５には、例えばリンや砒素が１×１０20〜１×１０21atoms／cm3程度、Ｐ型不純物領域４ｂには、例えばボロンが１×１０17〜１×１０18atoms／cm3程度、Ｎ型埋め込みチャネル層７ａには、例えばリンや砒素が１×１０16〜１×１０17atoms／cm3程度、それぞれ注入されればよい。
【００３２】
なお、上記のような不純物濃度にすることで、Ｎ型埋め込みチャネル層７ａを設けた場合であっても、転送スイッチＭ１をエンハンスメント型（ノーマリーオフ型）に保つことができる。
【００３３】
また、図１ではＮ型埋め込みチャネル層７ａが、Ｎ型ソース領域４ａおよびＮ型ドレイン領域５にまで延在して形成されている。このような構造は、例えばゲート絶縁層６の形成に先立って、素子分離絶縁層２形成済みのＰ型半導体基板１の表面にリンや砒素等のＮ型不純物をイオン注入することにより得られる。
【００３４】
しかし、Ｎ型埋め込みチャネル層７ａは、Ｎ型ソース領域４ａに蓄積された電荷をＮ型ドレイン領域５に転送するチャネルの機能を有しておればよいので、Ｎ型埋め込みチャネル層７ａがＮ型ソース領域４ａおよびＮ型ドレイン領域５にまで延在していることは必ずしも必須ではない。すなわち、Ｎ型埋め込みチャネル層７ａは、Ｎ型ソース領域４ａおよびＮ型ドレイン領域５に接するようにさえ形成されておればよい。
【００３５】
本実施の形態によれば、Ｎ型ソース領域４ａおよびＮ型ドレイン領域５の両方に接するＮ型埋め込みチャネル層７ａを備える。よって、フォトダイオードＰＤで発生した電荷を伝達するためのチャネルが、Ｎ型埋め込みチャネル層７ａとＰ型半導体基板１との界面付近に形成できる。すなわち、欠陥が生じやすいＰ型半導体基板１の表面を避けてチャネル形成が行え、リーク電流のより発生しにくい、固体撮像素子を備えた半導体装置を実現できる。
【００３６】
＜実施の形態２＞
本実施の形態は、実施の形態１に係る半導体装置の変形例であり、Ｎ型埋め込みチャネル層７ａに代わって、ゲート電極層３下における埋め込み層が浅い構造のＮ型埋め込みチャネル層を備える半導体装置である。
【００３７】
図２は、本実施の形態に係る半導体装置を示す断面図である。なお、図２では実施の形態１に係る半導体装置と同様の機能を有する要素については同一符号を付している。図２に示すように、本実施の形態においては、Ｎ型埋め込みチャネル層７ａに代わって、ゲート電極層３下における埋め込み層７ｂ１が浅い構造のＮ型埋め込みチャネル層７ｂが形成されている。その他の構成は実施の形態１に係る半導体装置と同様のため、説明を省略する。
【００３８】
このような構造は、埋め込みチャネル層の形成をゲート絶縁層６の形成前ではなく、ゲート絶縁層６およびゲート電極層３の形成後に行うことで得られる。すなわち、素子分離絶縁層２、ゲート絶縁層６およびゲート電極層３形成済みのＰ型半導体基板１の表面にリンや砒素等のＮ型不純物をイオン注入することによってＮ型埋め込みチャネル層７ｂを形成することができる。
【００３９】
このように、プロセス上、埋め込みチャネル層の形成がゲート絶縁層６およびゲート電極層３の形成に前後したとしても、結果的に得られる半導体装置の構造は、ゲート電極層３下における埋め込み層の深浅が異なるだけであるので、本実施の形態に係る半導体装置も実施の形態１に係る半導体装置と同様の効果がある。
【００４０】
＜実施の形態３＞
本実施の形態も、実施の形態１に係る半導体装置の変形例であり、Ｐ型不純物領域４ｂの深さよりもＮ型埋め込みチャネル層７ａの深さを大きくしておくことによって、Ｐ型不純物領域４ｂの端部とＮ型不純物領域４ａの端部とを意図的にずらして形成する必要をなくした半導体装置を実現するものである。
【００４１】
図１１に示した半導体装置の場合、Ｎ型不純物領域１０４に蓄積された電荷をチャネルを介してＮ型ドレイン領域１０６ａに転送するためには、ゲート電極層１０８ａのエッジ近傍でＮ型不純物領域１０４が、その端部がＰ型不純物領域１０５の端部よりもチャネル側に突出したゲートオーバーラップ部分１０４ａを有している必要があった。
【００４２】
仮に、Ｎ型不純物領域１０４がゲートオーバーラップ部分１０４ａを有さずに、例えばＮ型不純物領域１０４の端部とＰ型不純物領域１０５の端部とが同じ位置にあった場合を考えると、ゲート電極層１０８ａ下に形成されるチャネルにＮ型不純物領域１０４が導通しないことがあり得る。チャネルとＮ型不純物領域１０４との間にＰ型不純物領域１０５が介在することになるからである。
【００４３】
その場合、転送スイッチＭ１としての機能が阻害されてしまうので、ゲートオーバーラップ部分１０４ａをＮ型不純物領域１０４に設けることで、チャネルとＮ型不純物領域１０４との間のパスを確保しているのである。
【００４４】
しかし、ゲートオーバーラップ部分１０４ａを設けるためには、Ｎ型不純物領域１０４およびＰ型不純物領域１０５形成時に不純物注入量や注入角度等を細かく制御する必要があり、製造に困難が伴っていた。
【００４５】
また、ゲートオーバーラップ部分１０４ａを設けることができたとしても、Ｐ型半導体基板１の表面の欠陥の状態に応じてリーク電流が流れやすかったため、製品間で固体撮像素子としての特性に変動が生じやすかった。
【００４６】
そこで、本実施の形態においては、Ｐ型不純物領域４ｂの深さよりもＮ型埋め込みチャネル層７ａの深さを大きくしておくことによって、Ｎ型ソース領域４ａとチャネルとの安定的なパスを確保する。
【００４７】
図３は本実施の形態に係る半導体装置を示す断面図である。なお、図３でも実施の形態１に係る半導体装置と同様の機能を有する要素については同一符号を付している。この半導体装置においては、Ｐ型不純物領域４ｂよりもＮ型埋め込みチャネル層７ａの方が深くなるよう形成されている。また、Ｐ型不純物領域４ｂの端部４ｂ１とＮ型不純物領域４ａの端部４ａ１とが一致している。その他の構成は実施の形態１に係る半導体装置と同様のため、説明を省略する。
【００４８】
このように、Ｎ型埋め込みチャネル層７ａの方がＰ型不純物領域４ｂよりも深く形成されておれば、Ｎ型ドレイン領域５側においてＰ型不純物領域４ｂの端部４ｂ１がＮ型不純物領域４ａの端部４ａ１に重なっていたとしても、Ｎ型不純物領域４ａからＮ型埋め込みチャネル層７ａへと電荷が流れ得る。このため、Ｎ型ドレイン領域５側においてＰ型不純物領域４ｂの端部４ｂ１とＮ型不純物領域４ａの端部４ａ１とを意図的にずらして形成する必要はなく、製造が容易な半導体装置が得られる。
【００４９】
また、リーク電流が流れやすいＰ型半導体基板１の表面にＮ型不純物領域４ａからチャネルへのパスを設けるのではないため、Ｎ型不純物領域４ａからＮ型埋め込みチャネル層７ａへと電荷を安定供給できる。よって、製品間で特性変動の少ない固体撮像素子を備えた半導体装置を実現できる。
【００５０】
なお、図１の実施の形態１に係る半導体装置においても、Ｐ型不純物領域４ｂよりもＮ型埋め込みチャネル層７ａの方が深くなるよう形成されていたので、実施の形態１に係る半導体装置も、本実施の形態に係る半導体装置と同様の効果を有している。
【００５１】
＜実施の形態４＞
本実施の形態も、実施の形態１に係る半導体装置の変形例であり、Ｎ型ドレイン領域５を設けず、その代わりに、Ｎ型ドレイン領域５の領域にまで延在したＮ型埋め込みチャネル層７ａをドレイン領域に利用する半導体装置である。
【００５２】
図４は本実施の形態に係る半導体装置を示す断面図である。なお、図４でも実施の形態１に係る半導体装置と同様の機能を有する要素については同一符号を付している。この半導体装置においては、Ｎ型ドレイン領域５が省略されている。その他の構成は実施の形態１に係る半導体装置と同様のため、説明を省略する。
【００５３】
このように、不純物濃度の高いＮ型ドレイン領域５を設けないようにすれば、Ｎ型ドレイン領域５の形成に伴う不純物注入を行わないで済み、Ｐ型半導体基板１の表面に欠陥が生じにくい。よって、リーク電流がより発生しにくくなる。
【００５４】
＜実施の形態５＞
本実施の形態も、実施の形態１に係る半導体装置の変形例であり、Ｎ型ドレイン領域５の外縁を、素子分離絶縁層２のエッジから所定の距離だけ離して形成するようにした半導体装置である。
【００５５】
図５は本実施の形態に係る半導体装置を示す上面図であり、図６は図５における切断線VI−VIにおける断面図である。なお、図５および図６でも実施の形態１に係る半導体装置と同様の機能を有する要素については同一符号を付している。
【００５６】
図５および図６に示すように、本実施の形態においては、素子分離絶縁層２のエッジから所定の距離だけその外縁を離して形成したＮ型ドレイン領域５ａが設けられている。その他の構成は実施の形態１に係る半導体装置と同様のため、説明を省略する。
【００５７】
このように、Ｎ型ドレイン領域５ａの外縁に沿ったエッジを有する素子分離絶縁層２を設けたときに、Ｎ型ドレイン領域５ａの外縁を、その周囲を取り囲む素子分離絶縁層２のエッジから所定の距離だけ離すことによって、欠陥の生じやすい素子分離絶縁層２のエッジ付近にＮ型ドレイン領域５ａを設けずに済む。よって、リーク電流がより発生しにくくなる。
【００５８】
なお、このような構造は、例えばＮ型ドレイン領域５ａをイオン注入により形成する際に、素子分離絶縁層２のエッジよりもより内側にフォトレジストの開口部を形成することで容易に得られる。
【００５９】
＜実施の形態６＞
本実施の形態も実施の形態１に係る半導体装置の変形例であり、Ｐ型半導体基板１の表面からのＮ型埋め込みチャネル層の深さを、少なくともＮ型不純物領域４ａの深さに達するようにした半導体装置である。
【００６０】
図７は、本実施の形態に係る半導体装置を示す断面図である。なお、図７でも実施の形態１に係る半導体装置と同様の機能を有する要素については同一符号を付している。
【００６１】
図７に示すように、本実施の形態においては、Ｎ型埋め込みチャネル層７ａをＰ型半導体基板１の表面からの深さがより大きいＮ型埋め込みチャネル層７ｃとして形成している。このＮ型埋め込みチャネル層７ｃの深さは、少なくともＮ型不純物領域４ａの深さに達するよう形成されている。その他の構成は実施の形態１に係る半導体装置と同様のため、説明を省略する。
【００６２】
このように、Ｎ型埋め込みチャネル層７ｃが少なくともＮ型不純物領域４ａの深さに達しておれば、Ｎ型埋め込みチャネル層７ｃがＮ型不純物領域４ａと一体となって、Ｎ型不純物領域４ａの不純物濃度、およびＮ型不純物領域４ａのＰ型半導体基板１との界面の表面積を増加させて、Ｐ型半導体基板１とＮ型不純物領域４ａとの間の接合容量を増加させることができる。その結果、フォトダイオードＰＤで発生する電荷の蓄積量を増やすことができ、信号強度を増加させて画素の特性を向上させることができる。
【００６３】
なお、Ｎ型埋め込みチャネル層７ｃを深くする目的は、Ｐ型半導体基板１とＮ型不純物領域４ａとの間の接合容量を増加させることにあるので、少なくともＮ型埋め込みチャネル層７ｃがＮ型不純物領域４ａにまで延在し、Ｎ型不純物領域４ａとその近傍においてＮ型埋め込みチャネル層７ｃがより深く形成されていることが必要となる。
【００６４】
すなわち逆に言えば、Ｎ型ドレイン領域５側においてはＮ型埋め込みチャネル層７ｃがより深く形成されている必要はない。このことは、次の実施の形態において述べる。
【００６５】
＜実施の形態７＞
本実施の形態は実施の形態６に係る半導体装置の変形例であり、Ｐ型半導体基板１の表面からのＮ型埋め込みチャネル層の深さを、Ｎ型ドレイン領域５とその近傍においては、Ｎ型不純物領域４ａ側での深さよりも小さくした半導体装置である。
【００６６】
図８は、本実施の形態に係る半導体装置を示す断面図である。なお、図８でも実施の形態６に係る半導体装置と同様の機能を有する要素については同一符号を付している。
【００６７】
図８に示すように、本実施の形態においては、Ｎ型埋め込みチャネル層７ｃに代わって、チャネル部分で段差７ｄ１を有するＮ型埋め込みチャネル層７ｄが形成されている。このＮ型埋め込みチャネル層７ｄのＮ型不純物領域５およびその近傍での深さは、Ｎ型不純物領域４ａおよびその近傍でのＮ型埋め込みチャネル層７ｄの深さよりも小さくなるよう形成されている。その他の構成は実施の形態６に係る半導体装置と同様のため、説明を省略する。
【００６８】
このように、Ｎ型ドレイン領域５とその近傍においては、Ｎ型埋め込みチャネル層７ｄの深さをＮ型不純物領域４ａ側での深さよりも小さくしておけば、Ｎ型埋め込みチャネル層７ｄと一体化したＮ型不純物領域４ａとＰ型半導体基板１との界面の表面積より、Ｎ型埋め込みチャネル層７ｄと一体化したＮ型ドレイン領域５とＰ型半導体基板１との界面の表面積が大きくなることはなく、Ｎ型ドレイン領域５とＰ型半導体基板１との接合容量をＮ型不純物領域４ａとＰ型半導体基板１との接合容量よりも小さくすることができる。
【００６９】
Ｎ型ドレイン領域５とＰ型半導体基板１との接合容量が小さければ、Ｑ＝ＣＶ（ただし、Ｑ：フォトダイオードＰＤで発生した電荷量、Ｃ：Ｎ型ドレイン領域５とＰ型半導体基板１との接合容量、Ｖ：Ｎ型ドレイン領域５にて出力される電圧信号）の関係より、同じ電荷量であっても電圧信号が大きく出力されることになる。これにより、Ｎ型ドレイン領域５から出力される電圧信号を強化することができる。
【００７０】
なお、上記のようなチャネル部分で段差７ｄ１を有するＮ型埋め込みチャネル層７ｄは、その形成を行なう際に例えば、段差７ｄ１よりもＮ型ドレイン領域５側の領域を形成するフォトマスクと、段差７ｄ１よりもＮ型不純物領域４ａ側の領域を形成するフォトマスクとをそれぞれ用意して、イオン注入の深さを変えることにより形成することができる。
【００７１】
【発明の効果】
請求項１に記載の発明によれば、第１および第２活性領域の両方に接する埋め込みチャネル層を備える。よって、フォトダイオードで発生した電荷を伝達するためのチャネルが、埋め込みチャネル層と半導体基板との界面付近に形成できる。すなわち、欠陥が生じやすい半導体基板表面を避けてチャネル形成が行え、リーク電流のより発生しにくい、固体撮像素子を備えた半導体装置を実現できる。また、本発明によれば、埋め込みチャネル層は、第１活性領域の設けられた部分にまで延在するよう第１活性領域に重ねて設けられ、第１活性領域およびその近傍において、埋め込みチャネル層は少なくとも第１活性領域の深さに達する。よって、埋め込みチャネル層が第１活性領域と一体となって、第１活性領域の不純物濃度および半導体基板との界面の表面積を増加させて、半導体基板と第１活性領域との間の接合容量を増加させることができる。その結果、フォトダイオードで発生する電荷の蓄積量を増やすことができ、信号強度を増加させて画素の特性を向上させることができる。
【００７２】
請求項２に記載の発明によれば、埋め込みチャネル層の方が第３活性領域よりも深い。よって、第２活性領域側において第３活性領域の端部が第１活性領域の端部に重なっていたとしても、第１活性領域から埋め込みチャネル層へと電荷が流れ得る。このため、第２活性領域側において第３活性領域の端部と第１活性領域の端部とを意図的にずらして形成する必要はなく、製造が容易な半導体装置が得られる。また、リーク電流が流れやすい半導体基板の表面に第１活性領域からチャネルへのパスを設けるのではないため、第１活性領域から埋め込みチャネル層へと電荷を安定供給できる。その結果、製品間で特性変動の少ない固体撮像素子を備えた半導体装置を実現できる。
【００７３】
請求項３に記載の発明によれば、第２活性領域を設けず、その代わりに、第２活性領域の設けられるべき領域にまで埋め込みチャネル層を延在させている。不純物濃度の高い第２活性領域を設けないことから、第２活性領域の形成に伴う不純物注入を行わないで済み、半導体基板表面に欠陥が生じにくい。よって、リーク電流がより発生しにくくなる。
【００７４】
請求項４に記載の発明によれば、第２活性領域は、その外縁が素子分離絶縁層のエッジから所定の距離だけ離れて半導体基板内に設けられる。よって、欠陥の生じやすい素子分離絶縁層のエッジ付近に第２活性領域が設けられることがなく、リーク電流がより発生しにくくなる。
【００７６】
請求項５に記載の発明によれば、第２活性領域およびその近傍においては、埋め込みチャネル層の深さは、第１活性領域およびその近傍における埋め込みチャネル層の深さよりも小さい。よって、埋め込みチャネル層と一体化した第１活性領域と半導体基板との界面の表面積より、埋め込みチャネル層と一体化した第２活性領域と半導体基板との界面の表面積が大きくなることはなく、第２活性領域と半導体基板との接合容量を第１活性領域と半導体基板との接合容量よりも小さくすることができる。これにより、第２活性領域から出力される電圧信号を強化することができる。
【図面の簡単な説明】
【図１】 実施の形態１に係る半導体装置を示す断面図である。
【図２】 実施の形態２に係る半導体装置を示す断面図である。
【図３】 実施の形態３に係る半導体装置を示す断面図である。
【図４】 実施の形態４に係る半導体装置を示す断面図である。
【図５】 実施の形態５に係る半導体装置を示す上面図である。
【図６】 実施の形態５に係る半導体装置を示す断面図である。
【図７】 実施の形態６に係る半導体装置を示す断面図である。
【図８】 実施の形態７に係る半導体装置を示す断面図である。
【図９】 ＣＭＯＳ型のイメージセンサを備えた半導体装置の回路構成を示す図である。
【図１０】 従来の半導体装置を示す上面図である。
【図１１】 従来の半導体装置を示す断面図である。
【符号の説明】
１ Ｐ型半導体基板、２ 素子分離絶縁層、３ ゲート電極層、４ａ Ｎ型不純物領域（Ｎ型ソース領域）、４ｂ Ｐ型不純物領域、５，５ａ Ｎ型ドレイン領域、６ ゲート絶縁層、７ａ〜７ｄ Ｎ型埋め込みチャネル層。
【発明の属する技術分野】
この発明は、固体撮像素子を備えた半導体装置に関する。
【０００２】
【従来の技術】
近年、固体撮像素子の１つとして、増幅型センサを用いたものが提案されている。この素子は、光電変換蓄積部で検出した光の信号を、光電変換蓄積部のごく近傍で増幅するという特徴を有している。
【０００３】
図９は、固体撮像素子としてＣＭＯＳ（Complementary Metal Oxide Semiconductor）型のイメージセンサを備えた半導体装置の回路構成を示す図である。図９に示すように、単位画素あるいは単位セルＣがマトリックス状に配置され、各セルＣの各々が垂直シフトレジスタＶＳおよび水平シフトレジスタＨＳに接続されている。
【０００４】
各単位セルＣは、フォトダイオードＰＤと、転送スイッチＭ１と、リセットスイッチＭ２と、アンプＭ３と、選択スイッチＭ４とを有している。フォトダイオードＰＤは、入射光を電気信号に変換し、生成された電荷を蓄積する光電変換蓄積部たる役割を有している。転送スイッチＭ１は、この変換された電気信号をアンプＭ３へと転送する役割を有し、その制御は垂直シフトレジスタＶＳからの信号により行われる。リセットスイッチＭ２は、信号電荷をリセットする役割を有しており、アンプＭ３は電気信号を増幅する役割を有している。
【０００５】
なお、転送スイッチＭ１、リセットスイッチＭ２、アンプＭ３および選択スイッチＭ４の各々は、ＭＯＳトランジスタで構成されている。
【０００６】
図１０は、図９のうち領域Ｒの具体的構成を示す上面図である。また、図１１は、図１０における切断線XI−XIにおける断面図である。
【０００７】
図１０および図１１に示すように、Ｐ型半導体基板１０２の表面には、ＬＯＣＯＳ（Local Oxidation of Silicon）法により形成された素子分離絶縁層１０３が形成されている。さらに、Ｐ型半導体基板１０２の表面には、フォトダイオードＰＤと転送スイッチＭ１とリセットスイッチＭ２とが並んで配置されている。
【０００８】
フォトダイオードＰＤは、Ｐ型半導体基板１０２とＮ型不純物領域（Ｎ型活性領域）１０４とのＰＮ接合により構成されている。そして、Ｎ型不純物領域１０４の上部（Ｐ型半導体基板１０２の表面近傍）にはＰ型不純物領域（Ｐ型活性領域）１０５が形成されている。このＰ型不純物領域１０５は、Ｐ型半導体基板１０２とＮ型不純物領域１０４とのＰＮ接合の空乏層が到達しないような深さに形成されている。Ｐ型不純物領域１０５の存在理由については後述する。
【０００９】
転送スイッチＭ１は、Ｎ型ソース領域１０４、Ｎ型ドレイン領域（Ｎ型活性領域、なお動作中、浮遊状態となるときがあるのでＦＤ：Floating Diffusionと表示される）１０６ａ、およびゲート電極層１０８ａを有している。Ｎ型ソース領域１０４とＮ型ドレイン領域１０６ａとは、所定の距離だけ離隔してＰ型半導体基板１０２内の表面に形成されている。ゲート電極層１０８ａは、Ｐ型半導体基板１０２内のＮ型ソース領域１０４とＮ型ドレイン領域１０６ａとに挟まれる部分の表面上にゲート絶縁層１０７を介して形成されている。なお、フォトダイオードＰＤのＮ型不純物領域１０４と転送スイッチＭ１のＮ型ソース領域１０４とは同一の領域であり、各素子の観点から別個に呼称しているにすぎない。
【００１０】
リセットスイッチＭ２は、一対のＮ型ソース／ドレイン領域１０６ａと、ゲート電極層１０８ｂとを有している。一対のＮ型ソース／ドレイン領域１０６ａは、互いに所定の距離を隔てるように半導体基板１０２の表面に形成されている。ゲート電極層１０８ｂは、一対のＮ型ソース／ドレイン領域１０６ａに挟まれる領域上にゲート絶縁層（図示せず）を介して形成されている。なお、転送スイッチＭ１のＮ型ドレイン領域１０６ａとリセットスイッチＭ２のＮ型ソース／ドレイン領域１０６ａの一方とも同一の領域であり、各素子の観点から別個に呼称しているにすぎない。
【００１１】
【発明が解決しようとする課題】
図１０および図１１に示したＣＭＯＳ型イメージセンサでは、フォトダイオードＰＤで発生した電荷が、転送スイッチＭ１のゲート絶縁層１０７直下のＰ型半導体基板１０２表面に形成されるチャネルを介してＮ型ドレイン領域１０６ａへと伝えられる。
【００１２】
Ｐ型半導体基板１０２の表面のうち素子分離絶縁層１０３のエッジの近傍では、素子分離絶縁層１０３を形成した際に生じる応力に起因して欠陥が発生しやすい。また、ゲート電極層１０８ａをエッチングにより形成した際にも、Ｐ型半導体基板１０２の表面はエッチングダメージを受け、欠陥が生じやすい。さらに、Ｎ型ドレイン領域１０６ａ等の活性領域の形成に伴う不純物注入によっても、Ｐ型半導体基板１０２の表面は注入ダメージを受け、欠陥が生じやすい。
【００１３】
よって、フォトダイオードＰＤで発生した信号電荷のうち一部がこれらの欠陥を介して流れ、リーク電流を生じさせてしまう。リーク電流が生じるとＮ型ドレイン領域１０６ａへと転送される電荷量が減少し、固体撮像素子としての感度が低下して画素の特性が悪化する。
【００１４】
Ｐ型不純物領域１０５は、このようなリーク電流の抑制を目的として設けられている。すなわち、Ｐ型半導体基板１０２の表面近傍に欠陥が生じていたとしても、Ｐ型不純物領域１０５の存在によりＰ型不純物領域１０５とＮ型不純物領域１０４との間にＰＮ接合空乏層が形成されてＮ型不純物領域１０４内の電荷蓄積領域が欠陥から遮断され、フォトダイオードＰＤで発生した電荷が欠陥に取り込まれることが防止される。そのため、欠陥に起因するリーク電流を抑制することができる。
【００１５】
しかしながら、Ｐ型不純物領域１０５を設けるだけでは、充分にリーク電流を抑制できたとはいえない。上述のように、欠陥は、フォトダイオードＰＤの部分だけでなく、Ｐ型半導体基板１０２の表面のうち素子分離絶縁層１０３のエッジの近傍やチャネル層付近などにも生じやすい。よって、これらの部分の欠陥を介してリーク電流が発生する可能性が残る。
【００１６】
そこで、この発明の課題は、リーク電流のより発生しにくい、固体撮像素子を備えた半導体装置を提供することにある。
【００１７】
【課題を解決するための手段】
請求項１に記載の発明は、第１導電型の半導体基板と、前記半導体基板内の表面に設けられた、前記第１導電型とは異なる第２導電型の第１活性領域と、前記半導体基板内の表面に前記第１活性領域とは離隔して設けられた、前記第２導電型の第２活性領域と、前記半導体基板内の前記第１および第２活性領域に挟まれた部分の表面上に設けられた制御電極と、前記制御電極下の前記半導体基板内に設けられた、前記第１および第２活性領域の両方に接する前記第２導電型の埋め込みチャネル層とを備え、前記半導体基板と前記第１活性領域とは、固体撮像素子の一部たるフォトダイオードを構成し、前記制御電極と前記第１および第２活性領域とは、固体撮像素子の一部たるトランジスタを構成し、前記埋め込みチャネル層の不純物濃度は、前記第１および第２活性領域の不純物濃度よりも低く、前記埋め込みチャネル層は、前記第１活性領域の設けられた部分にまで延在するよう前記第１活性領域に重ねて設けられ、前記第１活性領域およびその近傍において、前記半導体基板の表面からの前記埋め込みチャネル層の深さは少なくとも、前記半導体基板の表面からの前記第１活性領域の深さに達する半導体装置である。
【００１８】
請求項２に記載の発明は、請求項１に記載の半導体装置であって、前記第１活性領域内の表面に設けられた、前記第１導電型の第３活性領域をさらに備え、前記半導体基板の表面からの前記埋め込みチャネル層の深さは、前記半導体基板の表面からの前記第３活性領域の深さよりも大きい半導体装置である。
【００１９】
請求項３に記載の発明は、請求項１に記載の半導体装置であって、前記第２活性領域を設けず、その代わりに、前記第２活性領域の設けられるべき領域にまで前記埋め込みチャネル層を延在させた半導体装置である。
【００２０】
請求項４に記載の発明は、請求項１に記載の半導体装置であって、前記半導体基板表面に設けられた、前記第２活性領域の外縁に沿ったエッジを有する素子分離絶縁層をさらに備え、前記第２活性領域は、その前記外縁が前記素子分離絶縁層の前記エッジから所定の距離だけ離れて前記半導体基板内に設けられた半導体装置である。
【００２２】
請求項５に記載の発明は、請求項１に記載の半導体装置であって、前記埋め込みチャネル層は、前記第２活性領域の設けられた部分にまでさらに延在するよう前記第２活性領域に重ねて設けられ、前記第２活性領域およびその近傍においては、前記半導体基板の表面からの前記埋め込みチャネル層の深さは、前記第１活性領域およびその近傍における前記埋め込みチャネル層の深さよりも小さい半導体装置である。
【００２３】
【発明の実施の形態】
＜実施の形態１＞
本実施の形態は、埋め込みチャネル層を設けることで、欠陥が生じやすい半導体基板表面を避けてチャネル形成を行い、リーク電流のより発生しにくい、固体撮像素子を備えた半導体装置を実現するものである。
【００２４】
図１は、本実施の形態に係る半導体装置を示す断面図である。図１に示すように、本実施の形態に係る半導体装置は、埋め込みチャネル層７ａが設けられている点以外は、図１０および図１１に示した半導体装置と同様の構成を有している。すなわち、本実施の形態に係る半導体装置はＰ型半導体基板１を備え、Ｐ型半導体基板１の表面には、ＬＯＣＯＳ法により形成された素子分離絶縁層２が形成されている。さらに、Ｐ型半導体基板１の表面には、フォトダイオードＰＤと転送スイッチＭ１とリセットスイッチＭ２（図１では図示せず）とが並んで配置されている。
【００２５】
フォトダイオードＰＤは、Ｐ型半導体基板１とＮ型不純物領域（Ｎ型活性領域）４ａとのＰＮ接合により構成されている。そして、Ｎ型不純物領域４ａの上部（Ｐ型半導体基板１の表面近傍）にはＰ型不純物領域（Ｐ型活性領域）４ｂが形成されている。このＰ型不純物領域４ｂは、Ｐ型半導体基板１とＮ型不純物領域４ａとのＰＮ接合の空乏層が到達しないような深さに形成されている。
【００２６】
転送スイッチＭ１は、Ｎ型ソース領域４ａ、Ｎ型ドレイン領域（Ｎ型活性領域、ＦＤ領域）５、およびゲート電極層３を有している。Ｎ型ソース領域４ａとＮ型ドレイン領域５とは、所定の距離だけ離隔してＰ型半導体基板１内の表面に形成されている。ゲート電極層３は、Ｐ型半導体基板１内のＮ型ソース領域４ａとＮ型ドレイン領域５とに挟まれる部分の表面上にゲート絶縁層６を介して形成されている。なお、フォトダイオードＰＤのＮ型不純物領域４ａと転送スイッチＭ１のＮ型ソース領域４ａとは同一の領域であり、各素子の観点から別個に呼称しているにすぎない。
【００２７】
そして、本実施の形態に係る半導体装置では、ゲート電極層３下のＰ型半導体基板１内チャネル領域、Ｎ型ソース領域４ａおよびＮ型ドレイン領域５にわたって、Ｎ型ソース領域４ａおよびＮ型ドレイン領域５よりも不純物濃度の低いＮ型埋め込みチャネル層７ａが形成されている。
【００２８】
図１１に示した半導体装置の構造に加えて、Ｎ型埋め込みチャネル層７ａをさらに形成した理由は以下のとおりである。
【００２９】
図１１に示した半導体装置の場合、転送スイッチＭ１たるＭＯＳトランジスタのチャネルが形成されるのは、Ｐ型半導体基板１０２内の表面部分である。しかし、先述のようにＰ型半導体基板１０２内の表面部分には、種々の欠陥が生じやすく、リーク電流を発生させやすい。そこで、チャネルをＰ型半導体基板１０２の表面よりも深い部分に形成させることで、それら欠陥の影響を排除することが考えられる。
【００３０】
Ｎ型埋め込みチャネル層７ａをＰ型半導体基板１内に設けておけば、欠陥の存在するＰ型半導体基板１の表面付近はポテンシャルが高いが、Ｎ型埋め込みチャネル層７ａとＰ型半導体基板１とで構成されるＰＮ接合面付近はポテンシャルが極小となる。よって、転送スイッチＭ１を動作させたときには、このＰＮ接合面付近にＮ型ソース領域４ａとＮ型ドレイン領域５とを導通させるチャネルが形成され、リーク電流を発生させることなくＮ型ソース領域４ａに蓄積された電荷をＮ型ドレイン領域５に伝達することが可能となる。
【００３１】
ここで、各領域の不純物種とその濃度の一例を挙げると、Ｐ型半導体基板１には、例えばボロンが１×１０15〜１×１０16atoms／cm3程度、Ｎ型ソース領域４ａおよびＮ型ドレイン領域５には、例えばリンや砒素が１×１０20〜１×１０21atoms／cm3程度、Ｐ型不純物領域４ｂには、例えばボロンが１×１０17〜１×１０18atoms／cm3程度、Ｎ型埋め込みチャネル層７ａには、例えばリンや砒素が１×１０16〜１×１０17atoms／cm3程度、それぞれ注入されればよい。
【００３２】
なお、上記のような不純物濃度にすることで、Ｎ型埋め込みチャネル層７ａを設けた場合であっても、転送スイッチＭ１をエンハンスメント型（ノーマリーオフ型）に保つことができる。
【００３３】
また、図１ではＮ型埋め込みチャネル層７ａが、Ｎ型ソース領域４ａおよびＮ型ドレイン領域５にまで延在して形成されている。このような構造は、例えばゲート絶縁層６の形成に先立って、素子分離絶縁層２形成済みのＰ型半導体基板１の表面にリンや砒素等のＮ型不純物をイオン注入することにより得られる。
【００３４】
しかし、Ｎ型埋め込みチャネル層７ａは、Ｎ型ソース領域４ａに蓄積された電荷をＮ型ドレイン領域５に転送するチャネルの機能を有しておればよいので、Ｎ型埋め込みチャネル層７ａがＮ型ソース領域４ａおよびＮ型ドレイン領域５にまで延在していることは必ずしも必須ではない。すなわち、Ｎ型埋め込みチャネル層７ａは、Ｎ型ソース領域４ａおよびＮ型ドレイン領域５に接するようにさえ形成されておればよい。
【００３５】
本実施の形態によれば、Ｎ型ソース領域４ａおよびＮ型ドレイン領域５の両方に接するＮ型埋め込みチャネル層７ａを備える。よって、フォトダイオードＰＤで発生した電荷を伝達するためのチャネルが、Ｎ型埋め込みチャネル層７ａとＰ型半導体基板１との界面付近に形成できる。すなわち、欠陥が生じやすいＰ型半導体基板１の表面を避けてチャネル形成が行え、リーク電流のより発生しにくい、固体撮像素子を備えた半導体装置を実現できる。
【００３６】
＜実施の形態２＞
本実施の形態は、実施の形態１に係る半導体装置の変形例であり、Ｎ型埋め込みチャネル層７ａに代わって、ゲート電極層３下における埋め込み層が浅い構造のＮ型埋め込みチャネル層を備える半導体装置である。
【００３７】
図２は、本実施の形態に係る半導体装置を示す断面図である。なお、図２では実施の形態１に係る半導体装置と同様の機能を有する要素については同一符号を付している。図２に示すように、本実施の形態においては、Ｎ型埋め込みチャネル層７ａに代わって、ゲート電極層３下における埋め込み層７ｂ１が浅い構造のＮ型埋め込みチャネル層７ｂが形成されている。その他の構成は実施の形態１に係る半導体装置と同様のため、説明を省略する。
【００３８】
このような構造は、埋め込みチャネル層の形成をゲート絶縁層６の形成前ではなく、ゲート絶縁層６およびゲート電極層３の形成後に行うことで得られる。すなわち、素子分離絶縁層２、ゲート絶縁層６およびゲート電極層３形成済みのＰ型半導体基板１の表面にリンや砒素等のＮ型不純物をイオン注入することによってＮ型埋め込みチャネル層７ｂを形成することができる。
【００３９】
このように、プロセス上、埋め込みチャネル層の形成がゲート絶縁層６およびゲート電極層３の形成に前後したとしても、結果的に得られる半導体装置の構造は、ゲート電極層３下における埋め込み層の深浅が異なるだけであるので、本実施の形態に係る半導体装置も実施の形態１に係る半導体装置と同様の効果がある。
【００４０】
＜実施の形態３＞
本実施の形態も、実施の形態１に係る半導体装置の変形例であり、Ｐ型不純物領域４ｂの深さよりもＮ型埋め込みチャネル層７ａの深さを大きくしておくことによって、Ｐ型不純物領域４ｂの端部とＮ型不純物領域４ａの端部とを意図的にずらして形成する必要をなくした半導体装置を実現するものである。
【００４１】
図１１に示した半導体装置の場合、Ｎ型不純物領域１０４に蓄積された電荷をチャネルを介してＮ型ドレイン領域１０６ａに転送するためには、ゲート電極層１０８ａのエッジ近傍でＮ型不純物領域１０４が、その端部がＰ型不純物領域１０５の端部よりもチャネル側に突出したゲートオーバーラップ部分１０４ａを有している必要があった。
【００４２】
仮に、Ｎ型不純物領域１０４がゲートオーバーラップ部分１０４ａを有さずに、例えばＮ型不純物領域１０４の端部とＰ型不純物領域１０５の端部とが同じ位置にあった場合を考えると、ゲート電極層１０８ａ下に形成されるチャネルにＮ型不純物領域１０４が導通しないことがあり得る。チャネルとＮ型不純物領域１０４との間にＰ型不純物領域１０５が介在することになるからである。
【００４３】
その場合、転送スイッチＭ１としての機能が阻害されてしまうので、ゲートオーバーラップ部分１０４ａをＮ型不純物領域１０４に設けることで、チャネルとＮ型不純物領域１０４との間のパスを確保しているのである。
【００４４】
しかし、ゲートオーバーラップ部分１０４ａを設けるためには、Ｎ型不純物領域１０４およびＰ型不純物領域１０５形成時に不純物注入量や注入角度等を細かく制御する必要があり、製造に困難が伴っていた。
【００４５】
また、ゲートオーバーラップ部分１０４ａを設けることができたとしても、Ｐ型半導体基板１の表面の欠陥の状態に応じてリーク電流が流れやすかったため、製品間で固体撮像素子としての特性に変動が生じやすかった。
【００４６】
そこで、本実施の形態においては、Ｐ型不純物領域４ｂの深さよりもＮ型埋め込みチャネル層７ａの深さを大きくしておくことによって、Ｎ型ソース領域４ａとチャネルとの安定的なパスを確保する。
【００４７】
図３は本実施の形態に係る半導体装置を示す断面図である。なお、図３でも実施の形態１に係る半導体装置と同様の機能を有する要素については同一符号を付している。この半導体装置においては、Ｐ型不純物領域４ｂよりもＮ型埋め込みチャネル層７ａの方が深くなるよう形成されている。また、Ｐ型不純物領域４ｂの端部４ｂ１とＮ型不純物領域４ａの端部４ａ１とが一致している。その他の構成は実施の形態１に係る半導体装置と同様のため、説明を省略する。
【００４８】
このように、Ｎ型埋め込みチャネル層７ａの方がＰ型不純物領域４ｂよりも深く形成されておれば、Ｎ型ドレイン領域５側においてＰ型不純物領域４ｂの端部４ｂ１がＮ型不純物領域４ａの端部４ａ１に重なっていたとしても、Ｎ型不純物領域４ａからＮ型埋め込みチャネル層７ａへと電荷が流れ得る。このため、Ｎ型ドレイン領域５側においてＰ型不純物領域４ｂの端部４ｂ１とＮ型不純物領域４ａの端部４ａ１とを意図的にずらして形成する必要はなく、製造が容易な半導体装置が得られる。
【００４９】
また、リーク電流が流れやすいＰ型半導体基板１の表面にＮ型不純物領域４ａからチャネルへのパスを設けるのではないため、Ｎ型不純物領域４ａからＮ型埋め込みチャネル層７ａへと電荷を安定供給できる。よって、製品間で特性変動の少ない固体撮像素子を備えた半導体装置を実現できる。
【００５０】
なお、図１の実施の形態１に係る半導体装置においても、Ｐ型不純物領域４ｂよりもＮ型埋め込みチャネル層７ａの方が深くなるよう形成されていたので、実施の形態１に係る半導体装置も、本実施の形態に係る半導体装置と同様の効果を有している。
【００５１】
＜実施の形態４＞
本実施の形態も、実施の形態１に係る半導体装置の変形例であり、Ｎ型ドレイン領域５を設けず、その代わりに、Ｎ型ドレイン領域５の領域にまで延在したＮ型埋め込みチャネル層７ａをドレイン領域に利用する半導体装置である。
【００５２】
図４は本実施の形態に係る半導体装置を示す断面図である。なお、図４でも実施の形態１に係る半導体装置と同様の機能を有する要素については同一符号を付している。この半導体装置においては、Ｎ型ドレイン領域５が省略されている。その他の構成は実施の形態１に係る半導体装置と同様のため、説明を省略する。
【００５３】
このように、不純物濃度の高いＮ型ドレイン領域５を設けないようにすれば、Ｎ型ドレイン領域５の形成に伴う不純物注入を行わないで済み、Ｐ型半導体基板１の表面に欠陥が生じにくい。よって、リーク電流がより発生しにくくなる。
【００５４】
＜実施の形態５＞
本実施の形態も、実施の形態１に係る半導体装置の変形例であり、Ｎ型ドレイン領域５の外縁を、素子分離絶縁層２のエッジから所定の距離だけ離して形成するようにした半導体装置である。
【００５５】
図５は本実施の形態に係る半導体装置を示す上面図であり、図６は図５における切断線VI−VIにおける断面図である。なお、図５および図６でも実施の形態１に係る半導体装置と同様の機能を有する要素については同一符号を付している。
【００５６】
図５および図６に示すように、本実施の形態においては、素子分離絶縁層２のエッジから所定の距離だけその外縁を離して形成したＮ型ドレイン領域５ａが設けられている。その他の構成は実施の形態１に係る半導体装置と同様のため、説明を省略する。
【００５７】
このように、Ｎ型ドレイン領域５ａの外縁に沿ったエッジを有する素子分離絶縁層２を設けたときに、Ｎ型ドレイン領域５ａの外縁を、その周囲を取り囲む素子分離絶縁層２のエッジから所定の距離だけ離すことによって、欠陥の生じやすい素子分離絶縁層２のエッジ付近にＮ型ドレイン領域５ａを設けずに済む。よって、リーク電流がより発生しにくくなる。
【００５８】
なお、このような構造は、例えばＮ型ドレイン領域５ａをイオン注入により形成する際に、素子分離絶縁層２のエッジよりもより内側にフォトレジストの開口部を形成することで容易に得られる。
【００５９】
＜実施の形態６＞
本実施の形態も実施の形態１に係る半導体装置の変形例であり、Ｐ型半導体基板１の表面からのＮ型埋め込みチャネル層の深さを、少なくともＮ型不純物領域４ａの深さに達するようにした半導体装置である。
【００６０】
図７は、本実施の形態に係る半導体装置を示す断面図である。なお、図７でも実施の形態１に係る半導体装置と同様の機能を有する要素については同一符号を付している。
【００６１】
図７に示すように、本実施の形態においては、Ｎ型埋め込みチャネル層７ａをＰ型半導体基板１の表面からの深さがより大きいＮ型埋め込みチャネル層７ｃとして形成している。このＮ型埋め込みチャネル層７ｃの深さは、少なくともＮ型不純物領域４ａの深さに達するよう形成されている。その他の構成は実施の形態１に係る半導体装置と同様のため、説明を省略する。
【００６２】
このように、Ｎ型埋め込みチャネル層７ｃが少なくともＮ型不純物領域４ａの深さに達しておれば、Ｎ型埋め込みチャネル層７ｃがＮ型不純物領域４ａと一体となって、Ｎ型不純物領域４ａの不純物濃度、およびＮ型不純物領域４ａのＰ型半導体基板１との界面の表面積を増加させて、Ｐ型半導体基板１とＮ型不純物領域４ａとの間の接合容量を増加させることができる。その結果、フォトダイオードＰＤで発生する電荷の蓄積量を増やすことができ、信号強度を増加させて画素の特性を向上させることができる。
【００６３】
なお、Ｎ型埋め込みチャネル層７ｃを深くする目的は、Ｐ型半導体基板１とＮ型不純物領域４ａとの間の接合容量を増加させることにあるので、少なくともＮ型埋め込みチャネル層７ｃがＮ型不純物領域４ａにまで延在し、Ｎ型不純物領域４ａとその近傍においてＮ型埋め込みチャネル層７ｃがより深く形成されていることが必要となる。
【００６４】
すなわち逆に言えば、Ｎ型ドレイン領域５側においてはＮ型埋め込みチャネル層７ｃがより深く形成されている必要はない。このことは、次の実施の形態において述べる。
【００６５】
＜実施の形態７＞
本実施の形態は実施の形態６に係る半導体装置の変形例であり、Ｐ型半導体基板１の表面からのＮ型埋め込みチャネル層の深さを、Ｎ型ドレイン領域５とその近傍においては、Ｎ型不純物領域４ａ側での深さよりも小さくした半導体装置である。
【００６６】
図８は、本実施の形態に係る半導体装置を示す断面図である。なお、図８でも実施の形態６に係る半導体装置と同様の機能を有する要素については同一符号を付している。
【００６７】
図８に示すように、本実施の形態においては、Ｎ型埋め込みチャネル層７ｃに代わって、チャネル部分で段差７ｄ１を有するＮ型埋め込みチャネル層７ｄが形成されている。このＮ型埋め込みチャネル層７ｄのＮ型不純物領域５およびその近傍での深さは、Ｎ型不純物領域４ａおよびその近傍でのＮ型埋め込みチャネル層７ｄの深さよりも小さくなるよう形成されている。その他の構成は実施の形態６に係る半導体装置と同様のため、説明を省略する。
【００６８】
このように、Ｎ型ドレイン領域５とその近傍においては、Ｎ型埋め込みチャネル層７ｄの深さをＮ型不純物領域４ａ側での深さよりも小さくしておけば、Ｎ型埋め込みチャネル層７ｄと一体化したＮ型不純物領域４ａとＰ型半導体基板１との界面の表面積より、Ｎ型埋め込みチャネル層７ｄと一体化したＮ型ドレイン領域５とＰ型半導体基板１との界面の表面積が大きくなることはなく、Ｎ型ドレイン領域５とＰ型半導体基板１との接合容量をＮ型不純物領域４ａとＰ型半導体基板１との接合容量よりも小さくすることができる。
【００６９】
Ｎ型ドレイン領域５とＰ型半導体基板１との接合容量が小さければ、Ｑ＝ＣＶ（ただし、Ｑ：フォトダイオードＰＤで発生した電荷量、Ｃ：Ｎ型ドレイン領域５とＰ型半導体基板１との接合容量、Ｖ：Ｎ型ドレイン領域５にて出力される電圧信号）の関係より、同じ電荷量であっても電圧信号が大きく出力されることになる。これにより、Ｎ型ドレイン領域５から出力される電圧信号を強化することができる。
【００７０】
なお、上記のようなチャネル部分で段差７ｄ１を有するＮ型埋め込みチャネル層７ｄは、その形成を行なう際に例えば、段差７ｄ１よりもＮ型ドレイン領域５側の領域を形成するフォトマスクと、段差７ｄ１よりもＮ型不純物領域４ａ側の領域を形成するフォトマスクとをそれぞれ用意して、イオン注入の深さを変えることにより形成することができる。
【００７１】
【発明の効果】
請求項１に記載の発明によれば、第１および第２活性領域の両方に接する埋め込みチャネル層を備える。よって、フォトダイオードで発生した電荷を伝達するためのチャネルが、埋め込みチャネル層と半導体基板との界面付近に形成できる。すなわち、欠陥が生じやすい半導体基板表面を避けてチャネル形成が行え、リーク電流のより発生しにくい、固体撮像素子を備えた半導体装置を実現できる。また、本発明によれば、埋め込みチャネル層は、第１活性領域の設けられた部分にまで延在するよう第１活性領域に重ねて設けられ、第１活性領域およびその近傍において、埋め込みチャネル層は少なくとも第１活性領域の深さに達する。よって、埋め込みチャネル層が第１活性領域と一体となって、第１活性領域の不純物濃度および半導体基板との界面の表面積を増加させて、半導体基板と第１活性領域との間の接合容量を増加させることができる。その結果、フォトダイオードで発生する電荷の蓄積量を増やすことができ、信号強度を増加させて画素の特性を向上させることができる。
【００７２】
請求項２に記載の発明によれば、埋め込みチャネル層の方が第３活性領域よりも深い。よって、第２活性領域側において第３活性領域の端部が第１活性領域の端部に重なっていたとしても、第１活性領域から埋め込みチャネル層へと電荷が流れ得る。このため、第２活性領域側において第３活性領域の端部と第１活性領域の端部とを意図的にずらして形成する必要はなく、製造が容易な半導体装置が得られる。また、リーク電流が流れやすい半導体基板の表面に第１活性領域からチャネルへのパスを設けるのではないため、第１活性領域から埋め込みチャネル層へと電荷を安定供給できる。その結果、製品間で特性変動の少ない固体撮像素子を備えた半導体装置を実現できる。
【００７３】
請求項３に記載の発明によれば、第２活性領域を設けず、その代わりに、第２活性領域の設けられるべき領域にまで埋め込みチャネル層を延在させている。不純物濃度の高い第２活性領域を設けないことから、第２活性領域の形成に伴う不純物注入を行わないで済み、半導体基板表面に欠陥が生じにくい。よって、リーク電流がより発生しにくくなる。
【００７４】
請求項４に記載の発明によれば、第２活性領域は、その外縁が素子分離絶縁層のエッジから所定の距離だけ離れて半導体基板内に設けられる。よって、欠陥の生じやすい素子分離絶縁層のエッジ付近に第２活性領域が設けられることがなく、リーク電流がより発生しにくくなる。
【００７６】
請求項５に記載の発明によれば、第２活性領域およびその近傍においては、埋め込みチャネル層の深さは、第１活性領域およびその近傍における埋め込みチャネル層の深さよりも小さい。よって、埋め込みチャネル層と一体化した第１活性領域と半導体基板との界面の表面積より、埋め込みチャネル層と一体化した第２活性領域と半導体基板との界面の表面積が大きくなることはなく、第２活性領域と半導体基板との接合容量を第１活性領域と半導体基板との接合容量よりも小さくすることができる。これにより、第２活性領域から出力される電圧信号を強化することができる。
【図面の簡単な説明】
【図１】 実施の形態１に係る半導体装置を示す断面図である。
【図２】 実施の形態２に係る半導体装置を示す断面図である。
【図３】 実施の形態３に係る半導体装置を示す断面図である。
【図４】 実施の形態４に係る半導体装置を示す断面図である。
【図５】 実施の形態５に係る半導体装置を示す上面図である。
【図６】 実施の形態５に係る半導体装置を示す断面図である。
【図７】 実施の形態６に係る半導体装置を示す断面図である。
【図８】 実施の形態７に係る半導体装置を示す断面図である。
【図９】 ＣＭＯＳ型のイメージセンサを備えた半導体装置の回路構成を示す図である。
【図１０】 従来の半導体装置を示す上面図である。
【図１１】 従来の半導体装置を示す断面図である。
【符号の説明】
１ Ｐ型半導体基板、２ 素子分離絶縁層、３ ゲート電極層、４ａ Ｎ型不純物領域（Ｎ型ソース領域）、４ｂ Ｐ型不純物領域、５，５ａ Ｎ型ドレイン領域、６ ゲート絶縁層、７ａ〜７ｄ Ｎ型埋め込みチャネル層。
Claims (5)
- 第１導電型の半導体基板と、
前記半導体基板内の表面に設けられた、前記第１導電型とは異なる第２導電型の第１活性領域と、
前記半導体基板内の表面に前記第１活性領域とは離隔して設けられた、前記第２導電型の第２活性領域と、
前記半導体基板内の前記第１および第２活性領域に挟まれた部分の表面上に設けられた制御電極と、
前記制御電極下の前記半導体基板内に設けられた、前記第１および第２活性領域の両方に接する前記第２導電型の埋め込みチャネル層と
を備え、
前記半導体基板と前記第１活性領域とは、固体撮像素子の一部たるフォトダイオードを構成し、
前記制御電極と前記第１および第２活性領域とは、固体撮像素子の一部たるトランジスタを構成し、
前記埋め込みチャネル層の不純物濃度は、前記第１および第２活性領域の不純物濃度よりも低く、
前記埋め込みチャネル層は、前記第１活性領域の設けられた部分にまで延在するよう前記第１活性領域に重ねて設けられ、
前記第１活性領域およびその近傍において、前記半導体基板の表面からの前記埋め込みチャネル層の深さは少なくとも、前記半導体基板の表面からの前記第１活性領域の深さに達する
半導体装置。 - 請求項１に記載の半導体装置であって、
前記第１活性領域内の表面に設けられた、前記第１導電型の第３活性領域をさらに備え、
前記半導体基板の表面からの前記埋め込みチャネル層の深さは、前記半導体基板の表面からの前記第３活性領域の深さよりも大きい
半導体装置。 - 請求項１に記載の半導体装置であって、
前記第２活性領域を設けず、その代わりに、前記第２活性領域の設けられるべき領域にまで前記埋め込みチャネル層を延在させた
半導体装置。 - 請求項１に記載の半導体装置であって、
前記半導体基板表面に設けられた、前記第２活性領域の外縁に沿ったエッジを有する素子分離絶縁層
をさらに備え、
前記第２活性領域は、その前記外縁が前記素子分離絶縁層の前記エッジから所定の距離だけ離れて前記半導体基板内に設けられた
半導体装置。 - 請求項１に記載の半導体装置であって、
前記埋め込みチャネル層は、前記第２活性領域の設けられた部分にまでさらに延在するよう前記第２活性領域に重ねて設けられ、
前記第２活性領域およびその近傍においては、前記半導体基板の表面からの前記埋め込みチャネル層の深さは、前記第１活性領域およびその近傍における前記埋め込みチャネル層の深さよりも小さい
半導体装置。
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