JP2009290874A - データ処理装置及びデータ処理方法 - Google Patents
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Abstract
【課題】連続したＯＦＤＭシンボル間でサブキャリアの数の変化に対処し、且つ必要なインタリーバメモリの量を最小にする。
【解決手段】送信すべき入力データシンボルを第１のセットと第２のセットに分割し、偶数インタリーブ処理において、第１のセットを、インタリーバメモリから偶数ＯＦＤＭシンボルのサブキャリア信号に読み出し、第２のセットを、インタリーバメモリに書き込む。また、奇数インタリーブ処理において、第１のセットを、インタリーバメモリから奇数ＯＦＤＭシンボルのサブキャリア信号に読み出し、第２のセットを、インタリーバメモリに書き込む。前回と現在のＯＦＤＭシンボルで利用可能なサブキャリアの数が異なるため、第１のセットを読み出す前に、読み出しアドレスが前のＯＦＤＭシンボルに対して有効であるか否かを判定し、第２のセットを書き込む前に、書き込みアドレスが現在のＯＦＤＭシンボルに対して有効であるか否かを判定する。
【選択図】図７
【解決手段】送信すべき入力データシンボルを第１のセットと第２のセットに分割し、偶数インタリーブ処理において、第１のセットを、インタリーバメモリから偶数ＯＦＤＭシンボルのサブキャリア信号に読み出し、第２のセットを、インタリーバメモリに書き込む。また、奇数インタリーブ処理において、第１のセットを、インタリーバメモリから奇数ＯＦＤＭシンボルのサブキャリア信号に読み出し、第２のセットを、インタリーバメモリに書き込む。前回と現在のＯＦＤＭシンボルで利用可能なサブキャリアの数が異なるため、第１のセットを読み出す前に、読み出しアドレスが前のＯＦＤＭシンボルに対して有効であるか否かを判定し、第２のセットを書き込む前に、書き込みアドレスが現在のＯＦＤＭシンボルに対して有効であるか否かを判定する。
【選択図】図７
Description
本発明は、入力シンボルを、ＯＦＤＭ（Orthogonal Frequency Division Multiplexed:直交周波数分割多重）シンボルのサブキャリア信号にマッピングするデータ処理装置及びデータ処理方法に関する。
本発明はまた、ＯＦＤＭシンボルの所定の数のサブキャリア信号から受信されたシンボルを、出力シンボルストリームにマッピングするデータ処理装置及びデータ処理方法にも関する。
本発明の実施の形態は、ＯＦＤＭ送信装置／受信装置を提供し得る。
ＤＶＢ−Ｔ（Digital Video Broadcasting-Terrestrial）規格は、直交周波数分割多重（ＯＦＤＭ）を利用して、ビデオ画像及び音声を表すデータを、放送無線通信信号を介して受信装置に送信する。ＤＶＢ−Ｔ規格には、２つの周知のモードがあり、これらは２Ｋモード及び８Ｋモードとして知られている。２Ｋモードは２０４８のサブキャリアを提供し、一方、８Ｋモードは８１９２のサブキャリアを提供する。同様に、ＤＶＢ−Ｈ（Digital Video Broadcasting-Handheld:）規格には、４Ｋモードが提供され、この４Ｋモードにおいては、サブキャリアの数は４０９６である。
ＤＶＢ−Ｔ又はＤＶＢ−Ｈを用いて送信されるデータの品位を改善するために、入力データシンボルがＯＦＤＭシンボルのサブキャリア信号にマッピングされるように、入力データシンボルをインタリーブするためのシンボルインタリーバが設けられる。このようなシンボルインタリーバは、アドレス生成部と共に、インタリーバメモリを有する。アドレス生成部は、各入力シンボルについてアドレスを生成する。各アドレスは、データシンボルがマッピングされるＯＦＤＭシンボルのサブキャリア信号のうちの１つを示す。２Ｋモード及び８Ｋモードの場合、ＤＶＢ−Ｔ規格では、マッピングのためのアドレスを生成する構成が開示されている。同様に、ＤＶＢ−Ｈ規格の４Ｋモードの場合、マッピングのためのアドレスを生成する構成が提供されており、また、このマッピングを実行するためのアドレス生成部が、下記特許文献１において開示されている。このアドレス生成部は、擬似乱数ビット列を生成する線形フィードバックシフトレジスタと、置換回路とを有する。置換回路は、アドレスを生成するために、線形フィードバックシフトレジスタの保持データの順序を置換する。アドレスは、入力データシンボルをＯＦＤＭシンボルのサブキャリアにマッピングするために、インタリーバメモリに格納された入力データシンボルを搬送するためのＯＦＤＭサブキャリアのうちの１つを示す情報を提供する。
ETSI発行、"Digital Video Broadcasting (DVB) Framing structure, channel coding and modulation for digital terrestrial television"、ETSI EN 300 744 V1.1.2、1997年8月
DVB発行、"Digital Video Broadcasting (DVB) Frame structure, channel coding and modulation for a second generation digital terrestrial television broadcasting system （DVB-T2）"; Draft of EN 302 755 V1.1.1、2008年5月
ＤＶＢ−Ｔ２として知られる、地上デジタルビデオ放送規格のさらなる発展に従い、データ送信のためのさらなるモードの提案が望まれている。
本発明は、連続したＯＦＤＭシンボル間で入力データシンボルを搬送するためのサブキャリアの数の変化に対処し、且つ必要なインタリーバメモリの量を最小にするように、周波数インタリーバを実装することができる構成を提供する。
本発明は、連続したＯＦＤＭシンボル間で入力データシンボルを搬送するためのサブキャリアの数の変化に対処し、且つ必要なインタリーバメモリの量を最小にするように、周波数インタリーバを実装することができる構成を提供する。
本発明の一態様によれば、データ処理装置が提供される。当該データ処理装置は、第１のセットの入力データシンボルと第２のセットの入力データシンボルとを有する、送信すべき入力データシンボルを、ＯＦＤＭシンボルの、複数の動作モードのうちの１つに従って規定される所定の数のサブキャリア信号にマッピングする。当該データ処理装置は、アドレス生成部と、インタリーバメモリと、制御部とを具備する。当該制御部は、偶数インタリーブ処理において、前記第１のセットの入力データシンボルを、前記アドレス生成部によって生成された読み出しアドレスを用いて前記インタリーバメモリから偶数ＯＦＤＭシンボルの前記サブキャリア信号に読み出し、前記第２のセットの入力データシンボルを、前記アドレス生成部によって生成された書き込みアドレスを用いて前記インタリーバメモリに書き込む。また、当該制御部は、奇数インタリーブ処理において、前記第１のセットの入力データシンボルを、前記第１のセットの並び順に従って決められた読み出しアドレスを用いて前記インタリーバメモリから奇数ＯＦＤＭシンボルの前記サブキャリア信号に読み出し、前記第２のセットの入力データシンボルを、前記第１のセットの並び順に従って決められた書き込みアドレスを用いて前記インタリーバメモリに書き込む。前記奇数インタリーブ処理及び偶数インタリーブ処理により、前記第１のセットの入力データシンボルが前記インタリーバメモリ内の或る場所から読み出されるとき、前記第２のセットの入力データシンボルが当該読み出された場所に書き込まれることが可能となる。現在のＯＦＤＭシンボルの前回のＯＦＤＭシンボルにおいて利用可能な前記サブキャリアの数は、前記現在のＯＦＤＭシンボルにおいて利用可能な前記サブキャリアの数と異なる。前記制御部は、前記第１の入力データシンボルを前記インタリーバメモリから読み出す前に、前記読み出しアドレスが前記前のＯＦＤＭシンボルに対して有効であるか否かを判定し、前記第２の入力データシンボルを前記インタリーバメモリに書き込む前に、前記書き込みアドレスが前記現在のＯＦＤＭシンボルに対して有効であるか否かを判定する。
ＤＶＢ−Ｔ／Ｈ（非特許文献１参照）及びＤＶＢ−Ｔ２（非特許文献２参照）に用いられるＯＦＤＭ等のマルチキャリア変調システムにおいて、特に周波数選択性チャネルにおける周波数ダイバシティを提供するために、周波数インタリーバ又はシンボルインタリーバが用いられる。双方のシステムにおいて、周波数インタリーバは、奇数シンボルと偶数シンボルとで異なる動作をする。簡潔に説明すると、奇数シンボルインタリーバ及び偶数シンボルインタリーバは、インタリーブのために用いられるメモリの量を最小にするように相補的に動作するので、メモリの量を最小にすることができる。ＤＶＢ−Ｔ／Ｈは１種類のみのＯＦＤＭシンボルを有するのに対し、ＤＶＢ−Ｔ２は少なくとも３種類のＯＦＤＭシンボルを有する。結果として、ＤＶＢ−Ｔ／Ｈにおいては、インタリーバに入力されるデータサブキャリアのベクトル長は固定であるのに対し、ＤＶＢ−Ｔ２においては、入力ベクトル長はＯＦＤＭシンボルの種類に応じて変化する。
本発明の実施形態は、連続したＯＦＤＭシンボル間で入力データシンボルを搬送するためのサブキャリアの数の変化に対処し、且つ必要なインタリーバメモリの量を最小にするように、周波数インタリーバを実装することができる構成を提供する。この周波数インタリーバは、複数の異なる動作モードにおいて用いることができ、複数の動作モードのうちのいずれか１つにおいて通信を行うために必要とされる。例えば、ＤＶＢ−Ｔ２規格に従う動作モードには、１Ｋ、２Ｋ、４Ｋ、８Ｋ、１６Ｋ及び３２Ｋモード等がある。インタリーバメモリから第１の入力データシンボルを読み出す前に、読み出しアドレスが前回のＯＦＤＭシンボルに対して有効であるか否かを判定し、インタリーバメモリに第２の入力データシンボルを書き込む前に、書き込みアドレスが現在のＯＦＤＭシンボルに対して有効であるか否かを判定することにより、インタリーバメモリのサイズを最小にすることができる。この最小量は、複数の動作モードのうちのいずれかのモードのＯＦＤＭシンボルにおいて利用可能なサブキャリアの最大数に対応する。サブキャリアの数が最大である動作モードは、インタリーバが、入力データシンボルが奇数シンボルであるか偶数シンボルであるかに応じてインタリーブを行う動作に対応する。したがって、例えば、インタリーバメモリのメモリサイズを、サブキャリアの数が最大である動作モードにおけるＯＦＤＭシンボルのサブキャリアによって搬送可能なシンボルの数と等しくしてもよい。ＤＶＢ−２の例では、これは３２Ｋモードである。
本発明の種々の態様及び特徴が、添付の特許請求の範囲において規定される。本発明のさらなる態様は、ＯＦＤＭシンボルの所定の数のサブキャリア信号から受信したシンボルを、出力シンボルストリームにマッピングするデータ処理装置及び方法、並びに送信装置及び受信装置を含む。
これより、本発明の実施形態を、添付の図面を参照して、例示としてのみ説明する。図面において、同様の部分には対応する参照符号が付される。
以下の説明は、本発明の実施形態の技術によるシンボルインタリーバの動作を説明するために提供されるが、このシンボルインタリーバは他のモード及び他のＤＶＢ規格と共に用いることができることを理解されたい。
図１は、ＤＶＢ−Ｔ２規格に従って、例えばビデオ画像及び音声信号を送信するために用いることができる符号化ＯＦＤＭ（Coded OFDM:ＣＯＦＤＭ）送信装置の例示的なブロック図を示す。図１では、プログラムソースが、ＣＯＦＤＭ送信装置によって送信されるべきデータを生成する。ビデオ符号化部２、音声符号化部４及びデータ符号化部６は、送信されるべきビデオデータ、音声データ及び他のデータを生成し、これらのデータはプログラム多重化部１０に供給される。プログラム多重化部１０の出力は、ビデオデータ、音声データ及び他のデータを送信するために必要な他の情報と多重化された多重化ストリームを形成する。多重化部１０は、接続チャネル１２上にストリームを供給する。このような多重化ストリームは、種々の異なるブランチＡ、Ｂ等に供給されるように、多数存在してもよい。簡潔にするために、ブランチＡのみを説明する。
図１に示すように、ＣＯＦＤＭ送信装置２０は、多重適応化／エネルギー拡散ブロック２２においてストリームを受信する。多重適応化／エネルギー拡散ブロック２２は、データをランダム化し、適切なデータを、ストリームの誤り訂正符号化を実行する前方誤り訂正符号化部２４に供給する。ビットインタリーバ２６は、符号化されたデータビットをインタリーブするために設けられる。この符号化されたデータビットは、ＤＶＢ−Ｔ２の例の場合、ＬＤＰＣ（Low Density Parity Check：低密度パリティチェック）／ＢＣＨ（Bose-Chaudhuri-Hocquenghem）符号化部の出力である。ビットインタリーバ２６からの出力は、ビットコンステレーションマッピング部２８に供給される。ビットコンステレーションマッピング部２８は、ビットのグループを、符号化データビットを搬送するために用いられるコンステレーションポイントにマッピングする。ビットコンステレーションマッピング部２８からの出力は、実成分及び仮想成分を表すコンステレーションポイントラベルである。コンステレーションポイントラベルは、用いられる変調方式に応じて、２つ以上のビットから形成されたデータシンボルを表す。これらはデータセルと呼ばれる。これらのデータセルは、タイムインタリーバ３０を通過する。タイムインタリーバ３０は、複数のＬＤＰＣコードワードから得られたデータセルをインタリーブする。
データセルは、図１においてブランチＢ等によって生成されたデータセルと共に、他のチャネル３１を介して、フレームビルダ３２によって受信される。その後、フレームビルダ３２は、多数のデータセルを、ＣＯＦＤＭシンボルで搬送されるべきシーケンスに形成する。ここで、ＣＯＦＤＭシンボルは、複数のデータセルを有し、各データセルはサブキャリアのうちの１つにマッピングされる。サブキャリアの数は、システムの動作モードに応じて、１Ｋ、２Ｋ、４Ｋ、８Ｋ、１６Ｋ又は３２Ｋ等があり、これらは、例えば以下の表の例に従って、それぞれ異なる数のサブキャリアを提供する。
したがって、一実施形態では、１６Ｋモードの場合のサブキャリアの数は１２０９６であり、３２Ｋモードの場合のサブキャリアの数は２４１９２である。
各フレームが、多くのこのようなＣＯＦＤＭシンボルを有する。各ＣＯＦＤＭシンボルで搬送されるべきデータセルのシーケンスは、シンボルインタリーバ３３に送られる。その後、コンステレーションデータラベルを用いてコンステレーションポイントの実成分及び仮想成分を生成し、パイロット信号及び埋込信号形成部３６から供給されたパイロット信号及び同期信号を挿入するＣＯＦＤＭシンボルビルダブロック３７によって、ＣＯＦＤＭシンボルが生成される。その後、ＯＦＤＭ変調部３８が、時間領域においてＯＦＤＭシンボルを形成し、このＯＦＤＭシンボルは、シンボル間にガードインターバルを生成するためのガード挿入処理部４０に供給され、その後、デジタル−アナログ変換部４２に供給され、最後に、ＲＦフロントエンド４４内のＲＦ増幅部に供給され、その結果、ＣＯＦＤＭ送信装置によってアンテナ４６から放送される。
［インタリーバ］
図２において、ビットコンステレーションマッピング部２８、シンボルインタリーバ３３及びフレームビルダ３２をより詳細に示す。
図２において、ビットコンステレーションマッピング部２８、シンボルインタリーバ３３及びフレームビルダ３２をより詳細に示す。
シンボルインタリーバは、ＯＦＤＭサブキャリア信号に対するデータシンボルの準最適マッピングを提供する装置を提供する。例示的な技術によれば、シミュレーション分析により検証された置換コード及び生成多項式に従って、ＣＯＦＤＭサブキャリア信号に対する入力データシンボルの最適なマッピングを達成するために、シンボルインタリーバが提供される。
図２に示すように、本発明の実施形態の技術を例示的に説明するために、ビットコンステレーションマッピング部２８及びフレームビルダ３２のより詳細な例示的な説明が提供される。ビットインタリーバ２６からチャネル６２を介して受信されたデータビットは、変調方式によって提供されるシンボル当たりのビット数に応じてグループ化され、データセルにマッピングされるビットのセットとなる。このビットのグループは、データワードを形成し、データチャネル６４を介して、並行してマッピング処理部６６に供給される。その後、マッピング処理部６６は、事前に割り当てられたマッピングに従って、データシンボルのうちの１つを選択する。コンステレーションポイントは、実成分及び仮想成分によって表現されるが、そのラベルだけがフレームビルダ３２への入力のセットのうちの１つとして出力チャネル２９に提供される。
フレームビルダ３２は、ビットコンステレーションマッピング部２８からチャネル２９を介して、他のチャネル３１からのデータセルと共にデータセルを受信する。各ＣＯＦＤＭシンボルのセルは、多数のＣＯＦＤＭセルシーケンスからなるフレームを構築した後、アドレス生成部１０２によって生成された書き込みアドレス及び読み出しアドレスに従って、インタリーバメモリ１００に書き込まれ、インタリーバメモリ１００から読み出される。適切なアドレスを生成することにより、書き込み及び読み出しの順序に従って、データセルのインタリーブが達成される。アドレス生成部１０２及びインタリーバメモリ１００の動作を、図３、図４、図５及び図６を参照して、より詳細に説明する。その後、インタリーブされたデータセルは、データシンボルの実成分と仮想成分にマッピングされ、パイロット信号／埋込信号形成部３６から受信されたパイロット信号及び同期シンボルと結合されてＯＦＤＭシンボルビルダ３７に供給され、ＣＯＦＤＭシンボルを形成し、このＣＯＦＤＭシンボルは、上述のようにＯＦＤＭ変調部３８に供給される。
図３は、シンボルをインタリーブするための本発明の実施形態の技術を説明する、シンボルインタリーバ３３の部分の一例を提供する。図３では、フレームビルダ３２からの入力データセルがインタリーバメモリ１００に書き込まれる。データセルは、アドレス生成部１０２によりチャネル１０４を介して供給された書き込みアドレスに従って、インタリーバメモリ１００に書き込まれ、アドレス生成部１０２によりチャネル１０６を介して供給された読み出しアドレスに従って、インタリーバメモリ１００から読み出される。アドレス生成部１０２は、以下に説明するように、ＣＯＦＤＭシンボルが奇数であるか偶数であるかに応じて、書き込みアドレス及び読み出しアドレスを生成する。ＣＯＦＤＭシンボルが奇数であるか偶数であるかは、チャネル１０８から供給された信号により、選択されたモードに応じて識別される。選択されたモードは、チャネル１１０から供給された信号により識別される。上述のように、モードは、１Ｋモード、２Ｋモード、４Ｋモード、８Ｋモード、１６Ｋモード、３２Ｋモードのうちの１つであり得る。インタリーバメモリ１００の例示的な実施態様を提供する図４を参照して以下に説明するように、書き込みアドレス及び読み出しアドレスは、奇数ＯＦＤＭシンボルと偶数ＯＦＤＭシンボルとについて別々に生成される。
図４に示す例では、上側部分において、送信装置におけるインタリーバ３３のインタリーバメモリ１００の動作が説明され、下側部分において、受信装置におけるデインタリーバのデインタリーバメモリ３４０の動作が説明される。インタリーバメモリ１００及びデインタリーバメモリ３４０は、動作の理解を容易にするために、共に図４に示される。図４に示すように、インタリーバメモリ１００とデインタリーバメモリ３４０との間の、他の装置及び通信チャネルを介した通信の表現は簡略化され、インタリーバメモリ１００とデインタリーバメモリ３４０との間の部分１４０として表現される。以下において、インタリーバメモリ１００の動作を説明する。
図４は、４つの入力データセルを、ＣＯＦＤＭシンボルの４つのサブキャリア信号にインタリーブする例のみを示すが、図４において説明される技術は、１Ｋモードの場合の７５６、２Ｋモードの場合の１５１２、４Ｋモードの場合の３０２４、８Ｋモードの場合の６０４８、１６Ｋモードの場合の１２０９６、及び３２Ｋモードの場合の２４１９２等、より多くの数のサブキャリアに拡大適用され得ることは理解されるであろう。
図４に示すインタリーバメモリ１００の入力アドレス及び出力アドレスの指定は、奇数シンボルの場合と、偶数シンボルの場合とについて示される。偶数ＣＯＦＤＭシンボルの場合、データセルは入力チャネルから取得され、アドレス生成部１０２によってＣＯＦＤＭシンボル毎に生成されたアドレスのシーケンス１２０に従ってインタリーバメモリ１２４．１に書き込まれる。この書き込みアドレスは、上述のように、インタリーブが書き込みアドレスのシャッフルによって達成されるように、偶数シンボルに適用される。したがって、各インタリーブされたシンボルについて、ｙ（ｈ（ｑ））＝ｙ’（ｑ）である。
奇数シンボルの場合、インタリーバメモリ１２４．１と同じインタリーバメモリ１２４．２が用いられる。しかし、図４に示すように、奇数シンボルの場合、書き込み順序１３２は、前の偶数シンボル１２６の読み出しに用いられるアドレスシーケンスと同じアドレスシーケンスである。この特徴により、奇数シンボルインタリーバ及び偶数シンボルインタリーバの実施態様は、所与のアドレスに対する読み出し動作が書き込み動作の前に行われる場合、１つのインタリーバメモリ１００のみを用いることができる。奇数シンボルの場合にインタリーバメモリ１２４に書き込まれたデータセルは、その後、次の偶数ＣＯＦＤＭシンボルの場合に、アドレス生成部１０２によって生成されたシーケンス１３４で読み出され、以下同様に処理される。したがって、シンボルにつき１つのアドレスだけが生成され、奇数／偶数ＣＯＦＤＭシンボルについての書き込み及び読み出しは並行して実行される。
要約すると、図４に表現されるように、すべてのアクティブなサブキャリアについてアドレスのセットＨ（ｑ）が計算されると、入力ベクトルＹ’＝（ｙ０’、ｙ１’、ｙ２’…ｙＮｍａｘ−１’）が処理されて、インタリーブされたベクトルＹ’＝（ｙ０、ｙ１、ｙ２…ｙＮｍａｘ−１）が生成される。このインタリーブされたベクトルＹ’＝（ｙ０、ｙ１、ｙ２…ｙＮｍａｘ−１）は、以下の方程式によって定義される。
偶数シンボルの場合：ｙＨ（ｑ）＝ｙ’ｑ（ｑ＝０，…，Ｎｍａｘ−１）
奇数シンボルの場合：ｙｑ＝ｙ’Ｈ（ｑ）（ｑ＝０，…，Ｎｍａｘ−１）
偶数シンボルの場合：ｙＨ（ｑ）＝ｙ’ｑ（ｑ＝０，…，Ｎｍａｘ−１）
奇数シンボルの場合：ｙｑ＝ｙ’Ｈ（ｑ）（ｑ＝０，…，Ｎｍａｘ−１）
言い換えれば、偶数ＯＦＤＭシンボルの場合、入力ワードは、置換された順序でメモリに書き込まれ、並び順で読み出されるが、奇数シンボルの場合、並び順で書き込まれ、置換された順序で読み出される。上記の場合、置換Ｈ（ｑ）は、以下の表によって定義される。
図４に示すように、デインタリーバメモリ３４０は、インタリーバ３３のアドレス生成部１０２と等価のアドレス生成部によって生成された、アドレス生成部１０２により生成されたアドレスのセットと同じアドレスのセットを、書き込みアドレスと読み出しアドレスとを逆転させて適用することにより、インタリーバ１００によって適用されたインタリーブを逆転させる。したがって、偶数シンボルの場合、書き込みアドレス３４２は並び順であり、読み出しアドレス３４４は、アドレス生成部によって提供される。これに対して、奇数シンボルの場合、書き込み順序３４６は、アドレス生成部によって生成されたアドレスのセットから規定され、読み出し順序３４８は並び順である。
［１６Ｋモード及び３２Ｋモードにおけるアドレス生成］
１６Ｋモードにおける置換関数Ｈ（ｑ）の生成に用いられるアルゴリズムの概略ブロック図が図５に示され、３２Ｋモードにおける置換関数Ｈ（ｑ）の生成に用いられるアルゴリズムの概略ブロック図が図６に示される。
１６Ｋモードにおける置換関数Ｈ（ｑ）の生成に用いられるアルゴリズムの概略ブロック図が図５に示され、３２Ｋモードにおける置換関数Ｈ（ｑ）の生成に用いられるアルゴリズムの概略ブロック図が図６に示される。
１６Ｋモードにおけるアドレス生成部１０２の実施態様が、図５に示されている。図５では、１３段のレジスタ段２００と、生成多項式に従ってシフトレジスタ２００の各段に接続されたｘｏｒゲート２０２とにより、線形フィードバックシフトレジスタが形成される。したがって、シフトレジスタ２００の保持データに従って、レジスタ段Ｒ［０］、Ｒ［１］、Ｒ［４］、Ｒ［５］、Ｒ［９］、Ｒ［１１］の保持データを以下の生成多項式に従ってｘｏｒ演算することにより、シフトレジスタの次のビットがｘｏｒゲート２０２の出力から提供される。
生成多項式に従って、シフトレジスタ２００の保持データから、擬似ランダムビット列が生成される。しかしながら、上述したように、１６Ｋモードについてのアドレスを生成するために、置換回路２１０が設けられ、この置換回路２１０は、その出力において、シフトレジスタ２００．１内のビットの順序を順序Ｒ’ｉ［ｎ］から順序Ｒｉ［ｎ］に効果的に置換する。その後、置換回路２１０の出力からの１３個のビットは、接続チャネル２１２に供給される。接続チャネル２１２には、チャネル２１４を介して、トグル回路２１８によって提供された最上位ビットが加えられる。したがって、チャネル２１２上では１４ビットのアドレスが生成される。しかしながら、アドレスの信頼性を保証するために、アドレスチェック回路２１６が、生成されたアドレスを分析して、アドレスが所定の最大値を超えているか否かを判断する。この所定の最大値は、用いられているモードに対して利用可能であり、ＣＯＦＤＭシンボル内のデータシンボルについて利用可能なサブキャリア信号の最大数に相当し得る。しかしながら、１６Ｋモードにおけるインタリーバは、他のモードに用いることもでき、アドレス生成部１０２は、有効アドレスの最大数に従って調整することにより、２Ｋモード、４Ｋモード、８Ｋモード、１６Ｋモード、及び３２Ｋモードに用いることもできる。
生成されたアドレスが所定の最大値を超える場合、アドレスチェック回路２１６により制御信号が生成され、接続チャネル２２０を介して制御部２２４に供給される。この場合、生成されたアドレスは廃棄され、特定のシンボルのために新たなアドレスが再生成される。
１６Ｋモードの場合、ＬＦＳＲ（Linear Feedback Shift Register：線形フィードバックシフトレジスタ）を用いて、（Ｎｒ−１）のビットワードＲ’ｉが定義される。ここで、Ｎｒ＝ｌｏｇ２Ｍｍａｘであり、Ｍｍａｘ＝１６３８４である。
このシーケンスを生成するために用いられる多項式は以下の通りである。
式中、ｉは０〜Ｍｍａｘ−１の間で変化する。
Ｒ’ｉワードが生成されると、Ｒ’ｉワードは置換されて、Ｒｉと呼ばれる別の（Ｎｒ−１）のビットワードが生成される。Ｒｉは、以下に示すビット置換によってＲ’ｉから導き出される。
すなわち、１６Ｋモードの場合、例えばＲ’ｉのビット番号１２は、Ｒｉのビット位置番号８へ移動される。
その後、アドレスＨ（ｑ）が、以下の式によりＲｉから導き出される。
上記の式のうち、
の部分は、図５において、トグルブロックＴ２１８によって示されている。
その後、生成されたアドレスが許容可能なアドレスの範囲内にあるか否かを検証するために、Ｈ（ｑ）に対してアドレスチェックが実行される。例えば、１６Ｋモードにおいて、（Ｈ（ｑ）＜Ｎｍａｘ）の場合（ここで、Ｎｍａｘ＝１２０９６）、アドレスは有効である。アドレスが有効でない場合、制御部はそれを通知され、指数ｉを増分することにより、新たなＨ（ｑ）の生成を試みる。
トグルブロックの役割は、１行内でＮｍａｘを超えるアドレスを２度生成しないことを確実にすることである。実際、Ｎｍａｘを超える値が生成された場合、これは、アドレスＨ（ｑ）の最上位ビット（Most Significant Bit：ＭＳＢ）（すなわち、トグルビット）が１であることを意味する。そこで、生成される次の値は、０に設定されたＭＳＢを有し、これにより有効なアドレスが生成されることが保証される。
以下の式は、以上の動作をまとめて、このアルゴリズムのループ構造を理解し易くするためのものである。
図３には、制御チャネル１１０における現在の動作モードの通知を受信するルックアップテーブル１０５も示される。図５及び図６に示すように、制御部２２４は、現在のシンボルの通知（奇数／偶数）を制御チャネル１０８から受信し、現在のモードの通知を制御チャネル１１０から受信し、ＯＦＤＭシンボルにおける、シンボルがインタリーブされるサブキャリア又はデータセルの現在の数を示すルックアップテーブル１０５からの通知を制御チャネル１１１から受信する。また、制御部２２４は、現在のキャリアの数Ｎｂｗｘ（ｎ）をルックアップテーブル１０５から検索するために、図３、図５及び図６に示すように、ルックアップテーブル１０５に対して制御信号を出力する。
図５及び図６には、同じ制御部２２４が示され、それに対応して同じアドレスチェック回路２１６及びトグル回路２１８が示される。したがって、入力インタリーバは複数の異なるモードで動作することができるため、各モードにおいて、同じ制御部が異なるモードの各々においてインタリーバメモリを制御するように、フィードバックシフトレジスタ及び置換コードを変更するだけでよい。
図６は、３２Ｋモードの場合のアドレス生成部の一例を提供する。このアドレス生成部は、図５に示す１６Ｋモードのアドレス生成部に対応しており、同様の部分は同様の参照符号で示される。しかしながら、３２Ｋモードでは、線形フィードバックシフトレジスタは、１３個のシフトレジスタ２００．２から形成され、シフトレジスタ２００の保持データに従って、レジスタ段Ｒ［０］、Ｒ［１］、Ｒ［４］、Ｒ［５］、Ｒ［９］、Ｒ［１１］の保持データを以下の生成多項式に従ってｘｏｒ演算することにより、シフトレジスタの次のビットがｘｏｒゲート２０２．２の出力から提供される。
式中、ｉは０〜Ｍｍａｘ−１の間で変化する。
置換回路２１０．２は、その出力において、以下に示すビット置換に従い、シフトレジスタ２００．２内のビットの順序を順序Ｒ’ｉ［ｎ］から順序Ｒｉ［ｎ］に置換する。
すなわち、３２Ｋモードの場合、例えばＲ’ｉのビット番号１２は、Ｒｉのビット位置番号５へ移動される。
その後、置換回路２１０．２の出力からの１４個のビットは、接続チャネル２１２．２に供給される。接続チャネル２１２．２には、チャネル２１４を介して、トグル回路２１８によって提供された最上位ビットが加えられる。したがって、チャネル２１２．２上では１５ビットのアドレスが生成される。３２Ｋモードにおけるインタリーバは、他のモードに用いることもでき、アドレス生成部１０２は、有効アドレスの最大数に従って調整することにより、２Ｋモード、４Ｋモード、８Ｋモード及び１６Ｋモードに用いることもできる。
生成されたアドレスが所定の最大値を超える場合、アドレスチェック回路２１６により制御信号が生成され、接続チャネル２２０を介して制御部２２４に供給される。この場合、生成されたアドレスは廃棄され、特定のシンボルのために新たなアドレスが再生成される。
［複数のモードのためのシンボルインタリーバの開発］
典型的には、各モードにおけるアドレス生成部は、［０〜Ｎｍ−１］の範囲のみにおいてアドレスを生成するように構成される。ＤＶＢ−Ｔ／Ｈは１種類のシンボルのみを有するため、モード又はＮｕを選択することでＮｍも決まる。これにより、奇数−偶数インタリーバの概念が単純になる。なぜなら、インタリーブ中、シンボル２ｎ（偶数）のための書き込みアドレスの範囲及び並びは、シンボル２ｎ−１（奇数）のための読み出しアドレスの範囲及び並びと同じとなるためである。このように動作することにより、奇数−偶数インタリーバを実装するために必要とされるメモリのロケーションは、各ＯＦＤＭシンボルにおけるサブキャリアの数Ｎｍの２倍の数ではなく、Ｎｍと同じ数になる。したがって、３２Ｋモードでは、送信装置又は（受信装置における）デインタリーバにおいて必要とされるメモリのロケーションは、２倍ではなく２４１９２個だけになる（３２Ｋモードにおけるインタリーバのアドレス生成を図６に示す）。
典型的には、各モードにおけるアドレス生成部は、［０〜Ｎｍ−１］の範囲のみにおいてアドレスを生成するように構成される。ＤＶＢ−Ｔ／Ｈは１種類のシンボルのみを有するため、モード又はＮｕを選択することでＮｍも決まる。これにより、奇数−偶数インタリーバの概念が単純になる。なぜなら、インタリーブ中、シンボル２ｎ（偶数）のための書き込みアドレスの範囲及び並びは、シンボル２ｎ−１（奇数）のための読み出しアドレスの範囲及び並びと同じとなるためである。このように動作することにより、奇数−偶数インタリーバを実装するために必要とされるメモリのロケーションは、各ＯＦＤＭシンボルにおけるサブキャリアの数Ｎｍの２倍の数ではなく、Ｎｍと同じ数になる。したがって、３２Ｋモードでは、送信装置又は（受信装置における）デインタリーバにおいて必要とされるメモリのロケーションは、２倍ではなく２４１９２個だけになる（３２Ｋモードにおけるインタリーバのアドレス生成を図６に示す）。
ＤＶＢ−Ｔ２規格は、１Ｋ、２Ｋ、４Ｋ、８Ｋ、１６Ｋ及び３２ＫのＦＦＴ（Fast Fourier Transform：高速フーリエ変換）サイズ又はモードに対応しており、この場合、Ｎｕはそれぞれ１０２４、２０４８、４０９６、８１９２、１６３８４、３２７６８である。ＤＶＢ−Ｔ２物理層は、それぞれ複数のシンボルからなる、いわゆる物理層フレームとして編成される。各フレームは、プリアンブル（Ｐ１）シンボルから開始し、次に１つ又は複数の第２のプリアンブル（Ｐ２）シンボルが続く。次に、複数のデータ搬送（Ｐｄ）シンボルが続き、その後、任意選択で、フレームはフレーム終結（ＦＣ）シンボルによって終結される。Ｐ１シンボルはペイロードデータを搬送しないので、周波数インタリーブの必要がないのに対し、その他の種類のシンボルはペイロードデータを搬送するので、インタリーブを必要とする。所与のシンボルについて、そのシンボルが搬送するデータセルの数は、散乱パイロットパターン、ＳＩＳＯ／ＭＩＳＯ（Single-Input, Single-Output/Multiple-Input, Multiple-Output）、及び一般に、送信装置のために選択されたパラメータ（システム構成）の特定の組み合わせの選択に応じて決まる。しかし、所与の構成において、任意の１つのＯＦＤＭシンボルによって搬送されるセルの数は、そのシンボルの種類に応じて決まる。したがって、典型的には、Ｐ２シンボルが搬送するデータセルは、Ｐｄシンボルが搬送するデータセルよりも少なく、ＦＣシンボルが搬送するデータセルは、Ｐ２シンボルが搬送するデータセルよりもさらに少ない。
例えば、上述した３２Ｋシステムにおけるシンボル２ｎ（偶数）及びその次のシンボル２ｎ−１（奇数）を送信する場合を考える。シンボル２ｎ−１はＰ２シンボルであり、シンボル２ｎはＰｄシンボルであると仮定する。Ｐｄシンボルは、Ｐ２シンボルよりも多くのデータセル容量を有するため、シンボル２ｎについての書き込みアドレスの範囲は、シンボル２ｎ−１についての読み出しアドレスの範囲よりも大きくなる。アドレスは擬似ランダムに生成されるため、シンボルの種類が異なる結果、書き込みアドレス及び読み出しアドレスの並びも異なる。これは、１つのメモリで奇数−偶数インタリーブを実行することがもはや些細な課題ではないことを意味する。それぞれサイズがＮｍａｘロケーションである２つの別々のメモリを用いてインタリーブを実行することも可能である（ここで、Ｎｍａｘは、帯域幅拡大モードにおける任意のタイプのシンボルによって搬送することができるデータセルの最大数である）。しかし、この場合、２倍のメモリ２Ｎｍａｘが必要になる。なお、Ｎｍａｘは、選択されたＦＦＴサイズ又はＯＦＤＭモードによって決まる。
以下に簡潔に説明するように、本発明の実施形態は、サイズがＮｍａｘロケーションである１つのメモリのみによって周波数インタリーブを実行できる構成を提供する。
［奇数インタリーバの最適な使用］
図４に示すように、２つのシンボルインタリーブ処理により、インタリーブ中に用いられるメモリの量を低減することができる。２つのシンボルインタリーブ処理のうち１つは偶数ＣＯＦＤＭシンボルのための処理であり、もう１つは奇数ＣＯＦＤＭシンボルのための処理である。図４に示す例において、奇数シンボルの書き込み順序は、偶数シンボルの読み出し順序と同じである。したがって、奇数シンボルがメモリから読み出されるときに、偶数シンボルを当該読み出された場所に書き込むことができ、その後、偶数シンボルがメモリから読み出されると、奇数シンボルを当該読み出された場所に書き込むことができる。
図４に示すように、２つのシンボルインタリーブ処理により、インタリーブ中に用いられるメモリの量を低減することができる。２つのシンボルインタリーブ処理のうち１つは偶数ＣＯＦＤＭシンボルのための処理であり、もう１つは奇数ＣＯＦＤＭシンボルのための処理である。図４に示す例において、奇数シンボルの書き込み順序は、偶数シンボルの読み出し順序と同じである。したがって、奇数シンボルがメモリから読み出されるときに、偶数シンボルを当該読み出された場所に書き込むことができ、その後、偶数シンボルがメモリから読み出されると、奇数シンボルを当該読み出された場所に書き込むことができる。
係属中の英国特許出願第０７２２７２８．３号に開示されるように、ＤＶＢ−Ｔの２Ｋシンボルインタリーバ及び８Ｋシンボルインタリーバ、並びにＤＶＢ−Ｈの４Ｋシンボルインタリーバのために設計されたインタリーブ方式は、偶数シンボルよりも奇数シンボルに対して良好に動作することが発見された。これは、インタリーバの入力において隣接していた複数のサブキャリアの、インタリーバの出力においての平均距離が、偶数シンボルのインタリーバの場合よりも、奇数シンボルのインタリーバの場合に大きいためである。
当然のことながら、シンボルインタリーバを実装するために必要とされるインタリーバメモリの量は、ＣＯＦＤＭキャリアシンボルにマッピングされるデータシンボルの数に応じて決まる。したがって、１６Ｋモードのシンボルインタリーバは、３２Ｋモードのシンボルインタリーバを実装するのに必要なメモリの半分を必要とする。同様に、８Ｋモードのシンボルインタリーバを実装するのに必要とされるメモリの量は、１６Ｋモードのインタリーバを実装するのに必要なメモリの量の半分である。したがって、ＯＦＤＭシンボル当たりの搬送可能なデータシンボルの最大数を設定する或るモードのシンボルインタリーバを実装するように構成された送信装置又は受信装置は、その所与の最大モードにおけるＯＦＤＭシンボル当たりのサブキャリアの最大数の半数以下のサブキャリアを提供する任意の他のモードにおいて、２つの奇数インタリーブ処理を実行するのに十分なメモリを有する。例えば、３２Ｋインタリーバを有する受信装置又は送信装置は、各自の１６Ｋメモリをそれぞれ有する２つの１６Ｋ奇数インタリーブ処理に対応するのに十分なメモリを有する。
したがって、偶数インタリーブ処理は奇数インタリーブ処理ほど良好に動作しないという事実に対処するために、複数の動作モードに対応可能なシンボルインタリーバを構成することができるので、最大モードにおけるサブキャリアの数、つまりＯＦＤＭシンボル当たりのサブキャリアの最大数の半数以下のサブキャリアを有するモードにおいては、奇数シンボルインタリーブ処理だけが用いられる。例えば、３２Ｋモードが可能な送信装置／受信装置において、よりキャリアの少ない（すなわち、１６Ｋ、８Ｋ、４Ｋ又は１Ｋ）モードで動作するとき、別個の奇数シンボルインタリーブ処理及び偶数シンボルインタリーブ処理を用いるのではなく、２つの奇数インタリーブ処理を用いる。英国特許出願第０７２２７２８．３号に開示されるように、１つの奇数インタリーバのみを用いるのではなく、奇数インタリーバのシーケンスを用いることにより、２つの奇数インタリーブ処理を用いるインタリーバの性能をさらに改善することができるので、インタリーバに入力されるあらゆるデータビットが、常に同じＯＦＤＭシンボルのサブキャリアを変調してしまうことがなくなる。これは、データキャリアの数を法としてインタリーバアドレスにオフセットを追加するか、又はインタリーバにおける置換シーケンスを用いるかによって実現することができる。データキャリアの数を法としてインタリーバアドレスにオフセットを追加することにより、ＯＦＤＭシンボルが効果的にシフト及びラップラウンドされるので、インタリーバに入力されるあらゆるデータビットが、常に同じＯＦＤＭシンボルにおいてサブキャリアを変調してしまうことがなくなる。
さらに、オフセットはランダムシーケンスであってもよい。このランダムシーケンスは、類似のＯＦＤＭシンボルインタリーバの別のアドレス生成部、又は何らかの他の手段によって生成されてもよい。上記に加え、係属中の英国特許出願第０７２２７２８．３号には、インタリーバにおいて置換シーケンスを用いて、インタリーバに入力されるあらゆるデータビットが常に同じＯＦＤＭシンボルのサブキャリアを変調してしまうことがなくなる可能性を増加させることが開示されている。
上述のように、ＤＶＢ−Ｔ２においては、周波数インタリーバに関して２つの動作方式がある。どちらの形式を選択するかは、ＦＦＴサイズ又はＯＦＤＭモードの選択によって決定される。したがって、１Ｋ、２Ｋ、４Ｋ、８Ｋ及び１６Ｋモードにおいては、周波数インタリーバは、奇数オンリー方式で動作することができ、３２Ｋモードにおいては、上述のような奇数−偶数方式で動作することができる。奇数オンリー方式においては、インタリーバの方程式を以下のように変形することができる。
偶数シンボルの場合：ｙｑ＝ｘＨ０（ｑ）（ｑ＝０，…，Ｎｍ−１）
奇数シンボルの場合：ｙｑ＝ｘＨ１（ｑ）（ｑ＝０，…，Ｎｍ−１）
ここで、Ｈ０（ｑ）は、偶数シンボルのキャリアｑについて生成される擬似ランダムアドレスであり、Ｈ１（ｑ）は、奇数シンボルのキャリアｑについて生成される擬似ランダムアドレスである。実際には、奇数シンボル及び偶数シンボルについて別個のアドレス生成部が存在する。各ＦＦＴサイズについてのこれらのアドレス生成回路の対については、ＤＶＢ−Ｔ２勧告書の草稿（非特許文献２参照）に記載されている。奇数オンリーのインタリーバが、それぞれサイズがＮｂｗｘロケーションである２つの別個のメモリを概念的に必要とするのに対し、実際に実装されるＤＶＢ−Ｔ２送信装置及び／又は受信装置は、すべてのＦＦＴサイズに対応する必要があると考えられる。したがって、このような実施の態様では、３２Ｋモードの奇数−偶数インタリーブを実行するのに十分なメモリが存在する。このようなメモリは、２つの１６Ｋモード、４つの８Ｋモード、１６の２Ｋモード、及び３２の１Ｋモードの周波数インタリーバに対応するのに十分な容量を既に有する。結果として、３２Ｋの奇数−偶数インタリーブのために既に利用可能な大容量のメモリを、奇数オンリーのインタリーブにおける最小のＦＦＴサイズに必要な２つのメモリブロックに分割することができるため、奇数オンリーのインタリーブのための追加のメモリは必要ない。したがって、この技術により、３２Ｋの奇数−偶数インタリーブを最小のメモリで実行する方法が提供される。
偶数シンボルの場合：ｙｑ＝ｘＨ０（ｑ）（ｑ＝０，…，Ｎｍ−１）
奇数シンボルの場合：ｙｑ＝ｘＨ１（ｑ）（ｑ＝０，…，Ｎｍ−１）
ここで、Ｈ０（ｑ）は、偶数シンボルのキャリアｑについて生成される擬似ランダムアドレスであり、Ｈ１（ｑ）は、奇数シンボルのキャリアｑについて生成される擬似ランダムアドレスである。実際には、奇数シンボル及び偶数シンボルについて別個のアドレス生成部が存在する。各ＦＦＴサイズについてのこれらのアドレス生成回路の対については、ＤＶＢ−Ｔ２勧告書の草稿（非特許文献２参照）に記載されている。奇数オンリーのインタリーバが、それぞれサイズがＮｂｗｘロケーションである２つの別個のメモリを概念的に必要とするのに対し、実際に実装されるＤＶＢ−Ｔ２送信装置及び／又は受信装置は、すべてのＦＦＴサイズに対応する必要があると考えられる。したがって、このような実施の態様では、３２Ｋモードの奇数−偶数インタリーブを実行するのに十分なメモリが存在する。このようなメモリは、２つの１６Ｋモード、４つの８Ｋモード、１６の２Ｋモード、及び３２の１Ｋモードの周波数インタリーバに対応するのに十分な容量を既に有する。結果として、３２Ｋの奇数−偶数インタリーブのために既に利用可能な大容量のメモリを、奇数オンリーのインタリーブにおける最小のＦＦＴサイズに必要な２つのメモリブロックに分割することができるため、奇数オンリーのインタリーブのための追加のメモリは必要ない。したがって、この技術により、３２Ｋの奇数−偶数インタリーブを最小のメモリで実行する方法が提供される。
［最小メモリの要件］
本実施形態の手法により、３２Ｋモードで用いられるメモリの量を最小にすることができる構成が提供される。上述のように、本実施形態の手法によれば、メモリサイズが最大である動作モード（本実施形態では３２Ｋモード）のために、メモリ量が最小である奇数−偶数インタリーブ方式が必要とされる。さらに、上述のように、データセル又はサブキャリアの数はシンボル毎に異なるので、シンボル単位の３２Ｋモードにおいて、必要とされるメモリの量を低減するために、本実施形態の手法により、１つのメモリだけを用いて、最大３２Ｋモードにおいてシンボルをインタリーブすることが可能になる。この場合、書き込みアドレス及び読み出しアドレスの範囲は、連続した奇数シンボル及び偶数シンボル毎に変化する。
本実施形態の手法により、３２Ｋモードで用いられるメモリの量を最小にすることができる構成が提供される。上述のように、本実施形態の手法によれば、メモリサイズが最大である動作モード（本実施形態では３２Ｋモード）のために、メモリ量が最小である奇数−偶数インタリーブ方式が必要とされる。さらに、上述のように、データセル又はサブキャリアの数はシンボル毎に異なるので、シンボル単位の３２Ｋモードにおいて、必要とされるメモリの量を低減するために、本実施形態の手法により、１つのメモリだけを用いて、最大３２Ｋモードにおいてシンボルをインタリーブすることが可能になる。この場合、書き込みアドレス及び読み出しアドレスの範囲は、連続した奇数シンボル及び偶数シンボル毎に変化する。
図７は、本実施形態の手法の例を説明するためのフローチャートである。同図では、奇数／偶数動作モードにおける、利用可能な最大メモリサイズ（本実施形態では３２Ｋモード）の場合の制御部２２４の動作を示す。同図のフローチャートに示す３２Ｋの奇数−偶数周波数インタリーバでは、以下の用語を用いる：
・「Ｎｂｗｘ（ｎ）」は、シンボルｎにおけるデータキャリアの数を表す。
・「Ａｄｄｒ」は、図１に示す符号化ＯＦＤＭ送信装置と同様の３２Ｋモード用の符号化ＯＦＤＭ送信装置によって生成された擬似ランダムアドレスである。
・「Ｉｎｐｕｔ」は、周波数インタリーバに入力され、「ＩｎＣｅｌｌ」に格納されたデータセルである。
・「Ｃｅｌｌｏｕｔ」は、周波数インタリーバから出力されたデータセルである。
・「ＲＡＭ」は、Ｎｍａｘロケーションの周波数インタリーバメモリである。ここで、Ｎｍａｘは、拡大された帯域幅、すなわちＮｍａｘ＝ｍａｘ（Ｎｂｗｘ）を含む、すべての種類のシンボルを通じてのデータセルの最大数である。
・「ｍ」は、ＯＦＤＭシンボル当たりのデータセルのカウンタである。
・関数Ｃａｌｃ（Ｎｂｗｘ）は、テーブルルックアップである。ＤＶＢ−Ｔ２物理層フレーム内のシンボル数がｎである場合、シンボルｎの種類は、他のシステム構成パラメータとの関連で決定することができる。シンボルの種類が分かれば、Ｎｂｗｘを、ＤＶＢ−Ｔ２仕様書（非特許文献２参照）における適切なテーブルからルックアップすることができる。
・「Ｎｂｗｘ（ｎ）」は、シンボルｎにおけるデータキャリアの数を表す。
・「Ａｄｄｒ」は、図１に示す符号化ＯＦＤＭ送信装置と同様の３２Ｋモード用の符号化ＯＦＤＭ送信装置によって生成された擬似ランダムアドレスである。
・「Ｉｎｐｕｔ」は、周波数インタリーバに入力され、「ＩｎＣｅｌｌ」に格納されたデータセルである。
・「Ｃｅｌｌｏｕｔ」は、周波数インタリーバから出力されたデータセルである。
・「ＲＡＭ」は、Ｎｍａｘロケーションの周波数インタリーバメモリである。ここで、Ｎｍａｘは、拡大された帯域幅、すなわちＮｍａｘ＝ｍａｘ（Ｎｂｗｘ）を含む、すべての種類のシンボルを通じてのデータセルの最大数である。
・「ｍ」は、ＯＦＤＭシンボル当たりのデータセルのカウンタである。
・関数Ｃａｌｃ（Ｎｂｗｘ）は、テーブルルックアップである。ＤＶＢ−Ｔ２物理層フレーム内のシンボル数がｎである場合、シンボルｎの種類は、他のシステム構成パラメータとの関連で決定することができる。シンボルの種類が分かれば、Ｎｂｗｘを、ＤＶＢ−Ｔ２仕様書（非特許文献２参照）における適切なテーブルからルックアップすることができる。
本実施形態の手法によれば、図７に示すように、データセルは、生成されたアドレスが現在のシンボルに対して有効であるときにのみ、入力データから読み出され、そうでなければ読み出されない。同様に、データセルは、生成されたアドレスが前のシンボルに対して有効であるときにのみ、インタリーバの出力データに書き込まれる。以下に、図７に示すフロー図によって表現される制御部２２４の動作を説明する。
ステップＳ１において、フロー図に示される変数が初期化される。したがって、ＯＦＤＭシンボル当たりのデータセルの数のカウンタｍが初期化され（ｍ＝０）、シンボルｎのカウントが初期化され（ｎ＝０）、偶数シンボルフラグが初期化されて真とされ（偶数＝１）、シンボルｎにおけるキャリアの数（Ｎｂｗｘ（ｎ））及びシンボルｎ−１におけるキャリアの数（Ｎｂｗｘ（ｎ−１））が互いに等しくなるように初期化され、Ｉｎ−ｅｎａｂｌｅフラグが１（真）に設定される。
Ｓ２：ステップＳ２において、アドレス生成部１０２により、アドレスバス２１２．２の出力からアドレスが生成され、アドレスチェック回路２１６から制御部２２０に読み出される。
Ｓ４：決定点Ｓ４において、Ｉｎ−ｅｎａｂｌｅフラグがチェックされ、真であれば、データセルは周波数インタリーバに入力され、バッファＩｎＣｅｌｌに格納される。フラグが偽であれば、ステップＳ８に進む。
Ｓ８：ステップＳ８において、偶数シンボルフラグが真に設定されていた場合、すなわち現在のシンボルが偶数シンボルである場合、ステップＳ１０において、関数（Ｎｂｗｘ（ｎ−１）を用いてルックアップテーブル１０５にアクセスすることにより、生成されたアドレスが、（ｎ−１）番目のＯＦＤＭシンボル、つまり前回のＯＦＤＭシンボルのデータキャリアの総数未満であるか否かに応じて、Ｏｕｔ−ｅｎａｂｌｅフラグが設定される。シンボルが奇数である場合、ステップＳ１２に進み、関数（Ｎｂｗｘ（ｎ−１）を用いて、偶数シンボルの場合と同様に、ＯＦＤＭシンボルにおけるデータセルの現在のカウンタが、前のＯＦＤＭシンボル（ｎ−１）において利用可能なデータキャリアの総数未満であるか否かに応じて、出力フラグが設定される。
Ｓ１４、Ｓ１６：出力イネーブルフラグ（Ｏｕｔ−ｅｎａｂｌｅ）がテストされ、真であるか偽であるかを判定された後、処理は奇数シンボル処理と偶数シンボル処理とに分岐する。出力イネーブルフラグが真（ｙｅｓ）である場合、偶数シンボルの場合はステップＳ１８に進み、奇数シンボルの場合はステップＳ２０に進む。
Ｓ１８：ステップＳ１４からの出力イネーブルフラグが真である場合、データシンボルは、生成されたアドレスによってメモリから読み出され、インタリーバメモリから出力される（Ｃｅｌｌｏｕｔ）。
Ｓ２０：出力イネーブルフラグが真である場合、データシンボルは、現在のシンボルにおけるカウンタｍのメモリアドレスによってインタリーバから出力される（Ｃｅｌｌｏｕｔ）。
決定点Ｓ１４及びＳ１６からの出力イネーブルフラグが偽である場合、偶数シンボルならばステップＳ２２に進み、奇数シンボルならばＳ２４に進む。
Ｓ２２：ステップＳ２２において、（ステップＳ２において）生成されたアドレスが、現在のシンボルにおいて利用可能なサブキャリアの数未満であるか否かを、ルックアップテーブル関数Ｎｂｗｘ（ｎ）から判定し、それに応じて、Ｉｎ−ｅｎａｂｌｅフラグが設定される。
Ｓ２４：ＯＦＤＭシンボルにおけるデータキャリアの現在のカウンタｍが、現在のＯＦＤＭシンボルにおけるキャリアの総数Ｎｂｗｘ（ｎ）未満であるか否かに応じて、Ｉｎ−ｅｎａｂｌｅフラグが設定される。
偶数シンボルの場合、処理は決定点Ｓ２６に進み、奇数シンボルの場合、処理は決定点Ｓ２８に進む。
Ｓ２６：Ｉｎ−ｅｎａｂｌｅフラグが真に設定された場合、受信されたデータセル（Ｉｎｃｅｌｌ）は、（ステップＳ２において）アドレス生成部１０２により生成されたアドレスにより、インタリーバメモリに書き込まれる。
Ｓ２８：入力イネーブルフラグが真である場合、受信されたデータセルは、データセルの現在のカウンタｍによって示されるアドレスによりメモリに書き込まれる。
ステップＳ２６及びＳ２８においてＩｎ−ｅｎａｂｌｅフラグが偽である場合、ステップＳ３４に進み、カウンタｍがインクリメントされる。そして、処理はステップＳ３６に進む。
Ｓ３６：決定点Ｓ３６において、現在のＯＦＤＭシンボルにおけるデータセルの現在のカウント数がテストされ、そのカウント数が、現在のＯＦＤＭシンボルにおける搬送可能なデータセルの最大数（サブキャリアの数）に現時点で等しいか否かが判定される。テストの結果が真である場合、処理はステップＳ３８に進む。テストの結果が偽である場合、処理はループしてステップＳ２に戻り、ステップＳ２において、図５に示すアドレス生成回路に対して次のアドレスが生成される。
Ｓ３８：決定点Ｓ３６において、現在のＯＦＤＭシンボルにおけるサブキャリアの数のカウンタｍに達していると判定された場合、偶数シンボルフラグはトグルされ、現在のＯＦＤＭシンボルにおけるサブキャリアの数のカウンタはゼロにリセットされ（ｍ＝０）、シンボルの数はインクリメントされる。また、Ｉｎ−ｅｎａｂｌｅフラグは真にセットされ、ルックアップテーブルを用いて、現在のＯＦＤＭシンボルにマッピングできるデータセルの数が、ルックアップテーブル１０５から検索される。
Ｓ２：ステップＳ２において、アドレス生成部１０２により、アドレスバス２１２．２の出力からアドレスが生成され、アドレスチェック回路２１６から制御部２２０に読み出される。
Ｓ４：決定点Ｓ４において、Ｉｎ−ｅｎａｂｌｅフラグがチェックされ、真であれば、データセルは周波数インタリーバに入力され、バッファＩｎＣｅｌｌに格納される。フラグが偽であれば、ステップＳ８に進む。
Ｓ８：ステップＳ８において、偶数シンボルフラグが真に設定されていた場合、すなわち現在のシンボルが偶数シンボルである場合、ステップＳ１０において、関数（Ｎｂｗｘ（ｎ−１）を用いてルックアップテーブル１０５にアクセスすることにより、生成されたアドレスが、（ｎ−１）番目のＯＦＤＭシンボル、つまり前回のＯＦＤＭシンボルのデータキャリアの総数未満であるか否かに応じて、Ｏｕｔ−ｅｎａｂｌｅフラグが設定される。シンボルが奇数である場合、ステップＳ１２に進み、関数（Ｎｂｗｘ（ｎ−１）を用いて、偶数シンボルの場合と同様に、ＯＦＤＭシンボルにおけるデータセルの現在のカウンタが、前のＯＦＤＭシンボル（ｎ−１）において利用可能なデータキャリアの総数未満であるか否かに応じて、出力フラグが設定される。
Ｓ１４、Ｓ１６：出力イネーブルフラグ（Ｏｕｔ−ｅｎａｂｌｅ）がテストされ、真であるか偽であるかを判定された後、処理は奇数シンボル処理と偶数シンボル処理とに分岐する。出力イネーブルフラグが真（ｙｅｓ）である場合、偶数シンボルの場合はステップＳ１８に進み、奇数シンボルの場合はステップＳ２０に進む。
Ｓ１８：ステップＳ１４からの出力イネーブルフラグが真である場合、データシンボルは、生成されたアドレスによってメモリから読み出され、インタリーバメモリから出力される（Ｃｅｌｌｏｕｔ）。
Ｓ２０：出力イネーブルフラグが真である場合、データシンボルは、現在のシンボルにおけるカウンタｍのメモリアドレスによってインタリーバから出力される（Ｃｅｌｌｏｕｔ）。
決定点Ｓ１４及びＳ１６からの出力イネーブルフラグが偽である場合、偶数シンボルならばステップＳ２２に進み、奇数シンボルならばＳ２４に進む。
Ｓ２２：ステップＳ２２において、（ステップＳ２において）生成されたアドレスが、現在のシンボルにおいて利用可能なサブキャリアの数未満であるか否かを、ルックアップテーブル関数Ｎｂｗｘ（ｎ）から判定し、それに応じて、Ｉｎ−ｅｎａｂｌｅフラグが設定される。
Ｓ２４：ＯＦＤＭシンボルにおけるデータキャリアの現在のカウンタｍが、現在のＯＦＤＭシンボルにおけるキャリアの総数Ｎｂｗｘ（ｎ）未満であるか否かに応じて、Ｉｎ−ｅｎａｂｌｅフラグが設定される。
偶数シンボルの場合、処理は決定点Ｓ２６に進み、奇数シンボルの場合、処理は決定点Ｓ２８に進む。
Ｓ２６：Ｉｎ−ｅｎａｂｌｅフラグが真に設定された場合、受信されたデータセル（Ｉｎｃｅｌｌ）は、（ステップＳ２において）アドレス生成部１０２により生成されたアドレスにより、インタリーバメモリに書き込まれる。
Ｓ２８：入力イネーブルフラグが真である場合、受信されたデータセルは、データセルの現在のカウンタｍによって示されるアドレスによりメモリに書き込まれる。
ステップＳ２６及びＳ２８においてＩｎ−ｅｎａｂｌｅフラグが偽である場合、ステップＳ３４に進み、カウンタｍがインクリメントされる。そして、処理はステップＳ３６に進む。
Ｓ３６：決定点Ｓ３６において、現在のＯＦＤＭシンボルにおけるデータセルの現在のカウント数がテストされ、そのカウント数が、現在のＯＦＤＭシンボルにおける搬送可能なデータセルの最大数（サブキャリアの数）に現時点で等しいか否かが判定される。テストの結果が真である場合、処理はステップＳ３８に進む。テストの結果が偽である場合、処理はループしてステップＳ２に戻り、ステップＳ２において、図５に示すアドレス生成回路に対して次のアドレスが生成される。
Ｓ３８：決定点Ｓ３６において、現在のＯＦＤＭシンボルにおけるサブキャリアの数のカウンタｍに達していると判定された場合、偶数シンボルフラグはトグルされ、現在のＯＦＤＭシンボルにおけるサブキャリアの数のカウンタはゼロにリセットされ（ｍ＝０）、シンボルの数はインクリメントされる。また、Ｉｎ−ｅｎａｂｌｅフラグは真にセットされ、ルックアップテーブルを用いて、現在のＯＦＤＭシンボルにマッピングできるデータセルの数が、ルックアップテーブル１０５から検索される。
３２Ｋ以外のＦＦＴサイズ用の、奇数オンリーの周波数インタリーバの実装方法が、図８のフロー図において示される。奇数−偶数の場合に定義した変数に加えて、さらに以下の変数が用いられる。
・「Ａｄｄｒ０」は、擬似ランダムアドレスＨ０（ｑ）である。
・「Ａｄｄｒ１」は、擬似ランダムアドレスＨ１（ｑ）である（非特許文献２参照）。
・「Ａｄｄｒ０」は、擬似ランダムアドレスＨ０（ｑ）である。
・「Ａｄｄｒ１」は、擬似ランダムアドレスＨ１（ｑ）である（非特許文献２参照）。
インタリーバの出力からのデータセルの読み出し及びインタリーバの入力に対する書き込みも、生成されたアドレスの有効性によってゲート制御される。インタリーバメモリに書き込まれたデータセルは、以下のように格納される。偶数シンボルからのデータセルは、ロケーション０〜Ｎｍａｘ−１に格納され、奇数シンボルからのデータセルは、ロケーションＮｍａｘ〜２Ｎｍａｘ−１に格納される。
図８に示すフロー図は、以下のように要約される。
Ｓ５０：ステップＳ５０において、現在のＯＦＤＭシンボルのデータセルのカウンタｍがゼロに初期化され（ｍ＝０）、ＯＦＤＭシンボルの現在のカウントｎがゼロに初期化されるように、処理のための変数が初期化される。偶数シンボルフラグは、１（真）に設定され、現在の動作モードに対する、生成されたアドレスの最大数Ｃａｌｃ（Ｎｂｗｘ（ｎ））が、ルックアップテーブル１０５から検索することによって確定される。前回のＯＦＤＭシンボル（ｎ−１）にマッピングできるデータセルの最大数は、現在のＯＦＤＭシンボルにおける最大数に等しくなるように設定される。入力イネーブルフラグも、真に設定される。
Ｓ５２：決定点Ｓ５２において、入力イネーブルフラグがテストされて、真であるか否かを判定される。入力イネーブルフラグが真である場合、処理はステップＳ５４に進み、現在のデータシンボルが入力され、変数バッファＩｎＣｅｌｌに格納される。入力イネーブルフラグが真ではない場合、処理はステップＳ５６に進む。
Ｓ５６：ステップＳ５６において、図６に示すようなアドレス生成回路１０２により、現在のシンボルが偶数ＯＦＤＭシンボルであるか奇数ＯＦＤＭシンボルであるかに応じてアドレスが生成される（それぞれ、Ａｄｄｒ１、Ａｄｄｒ０）。
Ｓ５８：決定点Ｓ５８において、現在のＯＦＤＭシンボルが奇数シンボルであるか偶数シンボルであるかが判定される。現在のシンボルが偶数シンボルである場合、処理はステップＳ６０に進み、現在のシンボルが奇数シンボルである場合、処理はステップＳ６２に進む。
Ｓ６０：出力イネーブルフラグは、偶数アドレス（Ａｄｄｒ１）が、前のＯＦＤＭシンボルにおいて利用可能なサブキャリアの最大数Ｎｂｗｘ（ｎ−１）未満であるか否かに応じて、真又は偽に設定される。
Ｓ６２：現在のシンボルが奇数シンボルである場合、出力イネーブルフラグは、生成された奇数アドレス（Ａｄｄｒ０）が、前のＯＦＤＭシンボルにおいて利用可能なサブキャリアの最大数Ｎｂｗｘ（ｎ−１）未満であるか否かに応じて、真又は偽に設定される。
その後、偶数シンボルの場合は決定点Ｓ６４に進み、奇数シンボルの場合は決定点Ｓ６６に進む。
決定点Ｓ６４において、出力イネーブルフラグが真であるか否かが判定される。真である場合、処理はステップＳ６８に進み、データシンボルは、生成された偶数アドレス（Ａｄｄｒ１）をＮｍａｘに足した位置においてインタリーバメモリから検索され、出力セルバッファ（ＣｅｌｌＯｕｔ）に格納されて、他のインタリーバから出力される。
Ｓ７０：奇数ＯＦＤＭシンボルについて、出力イネーブルフラグが真である場合、データシンボルは、生成された奇数アドレス（Ａｄｄｒ０）において検索され、出力セルバッファ（ＣｅｌｌＯｕｔ）に格納されて、他のインタリーバから出力される。
決定点Ｓ６４及びＳ６６における結果が両方とも偽である場合、出力はイネーブルされず、処理は、偶数シンボルの場合はステップＳ７２に、奇数シンボルの場合はＳ７４に進む。
Ｓ７２：ステップＳ７２において、入力イネーブルフラグは、現在のＯＦＤＭシンボルにおけるデータセルの現在のカウンタが、現在のＯＦＤＭシンボルにより搬送できるキャリアの最大数Ｎｂｗｘ（ｎ）未満であるか否かに応じて、真又は偽に設定される。
Ｓ７４：奇数ＯＦＤＭシンボルの場合の対応する動作として、入力イネーブルフラグは、現在のＯＦＤＭシンボルｎにおけるデータセルの現在のカウンタｍが、現在のＯＦＤＭシンボルにおいて利用可能なサブキャリアの数Ｎｂｗｘ（ｎ）未満であるか否かに応じて、真又は偽に設定される。これは、ステップＳ７２において行われる動作と対応している。
その後、偶数ＯＦＤＭシンボルの場合、処理は決定点Ｓ７６に進み、奇数ＯＦＤＭシンボルの場合、処理は決定点Ｓ７８に進む。
Ｓ７６：決定点Ｓ７８において、入力イネーブルフラグＩｎ−ｅｎａｂｌｅが分析され、真である場合、ステップＳ８０において、入力バッファ（ＩｎＣｅｌｌ）内のデータシンボルが、カウンタｎによって特定されるメモリアドレスによりインタリーバメモリに書き込まれる。
Ｓ７８：奇数ＯＦＤＭシンボルの場合の対応する動作として、入力バッファ（ＩｎＣｅｌｌ）内の受信されたデータシンボルは、ステップＳ８２において、アドレスＮｍａｘ＋ｎにおいてインタリーバメモリに書き込まれる。
決定点Ｓ７６及びＳ７８において入力イネーブルフラグが真ではない場合、ステップＳ８４においてＯＦＤＭシンボルにおけるキャリアの数のカウンタがインクリメントされ、プロセスは決定点ステップＳ８６に進む。
Ｓ８６：決定点Ｓ８６において、現在のＯＦＤＭシンボルにおいて受信されたデータセルの数の現在のカウンタが、ルックアップテーブル１０５から検索された現在のＯＦＤＭシンボルにマッピングできるサブキャリアの最大数Ｎｂｗｘ（ｎ）に等しいか否かが判定される。現在のＯＦＤＭシンボルに既に最大数のサブキャリアがマッピングされている場合、処理はステップＳ８８に進む。そうでなければ、処理はステップＳ５２に戻る。
Ｓ８８：現在のＯＦＤＭシンボルのサブキャリアの数が既に搬送できる最大数に達している場合、偶数シンボルフラグがトグルされ、ＯＦＤＭシンボルの数がインクリメントされ、現在のＯＦＤＭシンボルにおけるデータセルの数のカウンタがゼロにリセットされ（ｍ＝０）、入力イネーブルフラグは真に設定される。その後、ルックアップテーブル１０５は、後続のＯＦＤＭシンボルｎにマッピングできるデータシンボルの最大数Ｎｂｗｘ（ｎ）について問い合わせを受ける。
Ｓ５０：ステップＳ５０において、現在のＯＦＤＭシンボルのデータセルのカウンタｍがゼロに初期化され（ｍ＝０）、ＯＦＤＭシンボルの現在のカウントｎがゼロに初期化されるように、処理のための変数が初期化される。偶数シンボルフラグは、１（真）に設定され、現在の動作モードに対する、生成されたアドレスの最大数Ｃａｌｃ（Ｎｂｗｘ（ｎ））が、ルックアップテーブル１０５から検索することによって確定される。前回のＯＦＤＭシンボル（ｎ−１）にマッピングできるデータセルの最大数は、現在のＯＦＤＭシンボルにおける最大数に等しくなるように設定される。入力イネーブルフラグも、真に設定される。
Ｓ５２：決定点Ｓ５２において、入力イネーブルフラグがテストされて、真であるか否かを判定される。入力イネーブルフラグが真である場合、処理はステップＳ５４に進み、現在のデータシンボルが入力され、変数バッファＩｎＣｅｌｌに格納される。入力イネーブルフラグが真ではない場合、処理はステップＳ５６に進む。
Ｓ５６：ステップＳ５６において、図６に示すようなアドレス生成回路１０２により、現在のシンボルが偶数ＯＦＤＭシンボルであるか奇数ＯＦＤＭシンボルであるかに応じてアドレスが生成される（それぞれ、Ａｄｄｒ１、Ａｄｄｒ０）。
Ｓ５８：決定点Ｓ５８において、現在のＯＦＤＭシンボルが奇数シンボルであるか偶数シンボルであるかが判定される。現在のシンボルが偶数シンボルである場合、処理はステップＳ６０に進み、現在のシンボルが奇数シンボルである場合、処理はステップＳ６２に進む。
Ｓ６０：出力イネーブルフラグは、偶数アドレス（Ａｄｄｒ１）が、前のＯＦＤＭシンボルにおいて利用可能なサブキャリアの最大数Ｎｂｗｘ（ｎ−１）未満であるか否かに応じて、真又は偽に設定される。
Ｓ６２：現在のシンボルが奇数シンボルである場合、出力イネーブルフラグは、生成された奇数アドレス（Ａｄｄｒ０）が、前のＯＦＤＭシンボルにおいて利用可能なサブキャリアの最大数Ｎｂｗｘ（ｎ−１）未満であるか否かに応じて、真又は偽に設定される。
その後、偶数シンボルの場合は決定点Ｓ６４に進み、奇数シンボルの場合は決定点Ｓ６６に進む。
決定点Ｓ６４において、出力イネーブルフラグが真であるか否かが判定される。真である場合、処理はステップＳ６８に進み、データシンボルは、生成された偶数アドレス（Ａｄｄｒ１）をＮｍａｘに足した位置においてインタリーバメモリから検索され、出力セルバッファ（ＣｅｌｌＯｕｔ）に格納されて、他のインタリーバから出力される。
Ｓ７０：奇数ＯＦＤＭシンボルについて、出力イネーブルフラグが真である場合、データシンボルは、生成された奇数アドレス（Ａｄｄｒ０）において検索され、出力セルバッファ（ＣｅｌｌＯｕｔ）に格納されて、他のインタリーバから出力される。
決定点Ｓ６４及びＳ６６における結果が両方とも偽である場合、出力はイネーブルされず、処理は、偶数シンボルの場合はステップＳ７２に、奇数シンボルの場合はＳ７４に進む。
Ｓ７２：ステップＳ７２において、入力イネーブルフラグは、現在のＯＦＤＭシンボルにおけるデータセルの現在のカウンタが、現在のＯＦＤＭシンボルにより搬送できるキャリアの最大数Ｎｂｗｘ（ｎ）未満であるか否かに応じて、真又は偽に設定される。
Ｓ７４：奇数ＯＦＤＭシンボルの場合の対応する動作として、入力イネーブルフラグは、現在のＯＦＤＭシンボルｎにおけるデータセルの現在のカウンタｍが、現在のＯＦＤＭシンボルにおいて利用可能なサブキャリアの数Ｎｂｗｘ（ｎ）未満であるか否かに応じて、真又は偽に設定される。これは、ステップＳ７２において行われる動作と対応している。
その後、偶数ＯＦＤＭシンボルの場合、処理は決定点Ｓ７６に進み、奇数ＯＦＤＭシンボルの場合、処理は決定点Ｓ７８に進む。
Ｓ７６：決定点Ｓ７８において、入力イネーブルフラグＩｎ−ｅｎａｂｌｅが分析され、真である場合、ステップＳ８０において、入力バッファ（ＩｎＣｅｌｌ）内のデータシンボルが、カウンタｎによって特定されるメモリアドレスによりインタリーバメモリに書き込まれる。
Ｓ７８：奇数ＯＦＤＭシンボルの場合の対応する動作として、入力バッファ（ＩｎＣｅｌｌ）内の受信されたデータシンボルは、ステップＳ８２において、アドレスＮｍａｘ＋ｎにおいてインタリーバメモリに書き込まれる。
決定点Ｓ７６及びＳ７８において入力イネーブルフラグが真ではない場合、ステップＳ８４においてＯＦＤＭシンボルにおけるキャリアの数のカウンタがインクリメントされ、プロセスは決定点ステップＳ８６に進む。
Ｓ８６：決定点Ｓ８６において、現在のＯＦＤＭシンボルにおいて受信されたデータセルの数の現在のカウンタが、ルックアップテーブル１０５から検索された現在のＯＦＤＭシンボルにマッピングできるサブキャリアの最大数Ｎｂｗｘ（ｎ）に等しいか否かが判定される。現在のＯＦＤＭシンボルに既に最大数のサブキャリアがマッピングされている場合、処理はステップＳ８８に進む。そうでなければ、処理はステップＳ５２に戻る。
Ｓ８８：現在のＯＦＤＭシンボルのサブキャリアの数が既に搬送できる最大数に達している場合、偶数シンボルフラグがトグルされ、ＯＦＤＭシンボルの数がインクリメントされ、現在のＯＦＤＭシンボルにおけるデータセルの数のカウンタがゼロにリセットされ（ｍ＝０）、入力イネーブルフラグは真に設定される。その後、ルックアップテーブル１０５は、後続のＯＦＤＭシンボルｎにマッピングできるデータシンボルの最大数Ｎｂｗｘ（ｎ）について問い合わせを受ける。
［受信装置］
図９は、本発明の実施形態の技術と共に用いることができる受信装置の例を説明するための図である。図９に示すように、ＣＯＦＤＭ信号は、アンテナ３００によって受信され、チューナ３０２によって復調され、アナログ−デジタル変換部３０４によってデジタル形式に変換される。ガードインターバル除去処理部３０６は、周知の技術により、高速フーリエ変換処理部３０８をチャネル推定／補正処理部３１０と共に用いて、埋込−信号復号部３１１と協働して、受信されたＣＯＦＤＭシンボルからデータが再生される前に、ＣＯＦＤＭシンボルからガードインターバルを除去する。復調されたデータは、マッピング部３１２から再生され、シンボルデインタリーバ３１４に供給される。シンボルデインタリーバ３１４は、受信したデータシンボルを逆マッピングして、デインタリーブされたデータを有する出力データストリームを再生成するように動作する。
図９は、本発明の実施形態の技術と共に用いることができる受信装置の例を説明するための図である。図９に示すように、ＣＯＦＤＭ信号は、アンテナ３００によって受信され、チューナ３０２によって復調され、アナログ−デジタル変換部３０４によってデジタル形式に変換される。ガードインターバル除去処理部３０６は、周知の技術により、高速フーリエ変換処理部３０８をチャネル推定／補正処理部３１０と共に用いて、埋込−信号復号部３１１と協働して、受信されたＣＯＦＤＭシンボルからデータが再生される前に、ＣＯＦＤＭシンボルからガードインターバルを除去する。復調されたデータは、マッピング部３１２から再生され、シンボルデインタリーバ３１４に供給される。シンボルデインタリーバ３１４は、受信したデータシンボルを逆マッピングして、デインタリーブされたデータを有する出力データストリームを再生成するように動作する。
シンボルデインタリーバ３１４は、図９に示すようなデータ処理装置に設けられ、インタリーバメモリ３４０及びアドレス生成部３４２を有する。インタリーバメモリ３４０は、図４に示したものと同様であり、上述したように、アドレス生成部３４２により生成されたアドレスのセットを利用することによってデインタリーブするように動作する。アドレス生成部３４２は、図１０に示すように形成され、各ＣＯＦＤＭサブキャリア信号から再生されたデータシンボルを出力データストリームにマッピングするために、対応するアドレスを生成するように構成される。
図９に示すＣＯＦＤＭ受信装置の残りの部分には、誤りを訂正し、ソースデータの推定値を再生するための誤り訂正符号化部３１８が設けられる。
本発明の実施形態の技術によって提供される、受信装置及び送信装置両方にとっての利点の１つは、受信装置及び送信装置において動作するシンボルインタリーバ及びシンボルデインタリーバは、生成多項式及び置換順序を変更することにより、１Ｋモード、２Ｋモード、４Ｋモード、８Ｋモード、１６Ｋモード、及び３２Ｋモードの間で切り替わることができることである。したがって、図１０に示すアドレス生成部３４２は、モードを示す情報が供給される入力３４４と、奇数ＣＯＦＤＭシンボル／偶数ＣＯＦＤＭシンボルが存在するか否かを示す情報が供給される入力３４６とを有する。これにより、図５又は図６に示すようなアドレス生成部を有する、図３及び図４に示すようなシンボルインタリーバ及びデインタリーバを形成することができるため、柔軟性のある実施態様が提供される。したがって、アドレス生成部は、各モードについて指示される生成多項式及び置換順序を変更することにより、種々の異なるモードに適応することができる。例えば、これは、ソフトウェアの変更を用いることにより達成される。或いは、一実施形態では、受信装置は、埋込−信号処理部３１１においてＤＶＢ−Ｔ２のモードを示す埋込信号を検出することができ、この信号を用いて、検出されたモードに従うシンボルデインタリーバを自動的に構成することができる。
２Ｋ、４Ｋ及び８Ｋモードでのアドレス生成部及び対応するインタリーバの例が、欧州特許出願第０４２５１６６７．４号に開示されており、その内容は参照として本明細書に援用される。０．５Ｋモードのためのアドレス生成部は、係属中の英国特許出願第０７２２５５３．５号に開示されている。
本発明の範囲から逸脱することなく、上述した実施形態に対して種々の変更が行われてもよい。特に、本発明の態様を表すために用いられた生成多項式及び置換順序の例示的な表現は、限定を意図しておらず、等価な形式の生成多項式及び置換順序に拡大適用される。
当然のことながら、図１に示す送信装置及び図９に示す受信装置は、例示の目的のみで提供され、限定を意図していない。例えば、ビットインタリーバ及びマッピング部及びデマッピング部に対するシンボルインタリーバ及びデインタリーバの位置は変更されてもよい。当然のことながら、インタリーバはｖ−ビットベクトルの代わりにＩ／Ｑシンボルをインタリーブしてもよいが、インタリーバ及びデインタリーバは、その相対位置を変更しても同様の効果を達成することができる。受信装置において、同様の変更を行ってもよい。したがって、インタリーバ及びデインタリーバは異なるデータタイプに対して動作してもよく、例示的な上記実施形態において記載した位置とは異なる位置に配置してもよい。
上述したように、特定のモードの実施態様を参照して説明したインタリーバの置換コード及び生成多項式を、そのモードでのキャリアの数に従って所定の許容されるアドレスの最大数を変更することにより、他のモードに等しく適用することができる。
上述のように、本発明の実施形態は、ＤＶＢ−Ｔ、ＤＶＢ−Ｔ２及びＤＶＢ−Ｈ等のＤＶＢ規格で用いられ、これらは本明細書に参照として援用される。例えば、本発明の実施形態は、ＤＶＢ−Ｈ規格に従って、ハンドヘルド端末において動作する送信装置又は受信装置において用いられてもよい。このハンドヘルド端末は、例えば、携帯電話（第２世代、第３世代又はより高次の世代のいずれか）又は個人情報端末又はタブレット型パーソナルコンピュータに組み込まれてもよい。このようなハンドヘルド端末は、建物の中、又は例えば自動車若しくは電車での高速移動中に、ＤＶＢ−Ｈ又はＤＶＢ−Ｔに互換性のある信号を受信可能であってもよい。このハンドヘルド端末は、電池、電気の幹線、又は低圧直流電源によって電力供給されてもよく、又は自動車のバッテリによって電力供給されてもよい。ＤＶＢ−Ｈによって提供されるサービスは、音声、メッセージ、インターネットの閲覧、ラジオ、静止画及び／又は動画、テレビジョンサービス、双方向サービス、ビデオオンデマンド又はニアビデオオンデマンド及びオプション等であり得る。これらのサービスは、互いに組み合わさって動作してもよい。しかしながら、本明細書はＤＶＢでの利用に限定されず、他の固定及び移動体の両方の送信又は受信用の規格に拡大適用されてもよいことは理解されるであろう。
Claims (14)
- 第１のセットの入力データシンボルと第２のセットの入力データシンボルとを有する、送信すべき入力データシンボルを、直交周波数分割多重（Orthogonal Frequency Division Multiplexed: ＯＦＤＭ）シンボルの、複数の動作モードのうちの１つに従って規定される所定の数のサブキャリア信号にマッピングするデータ処理装置であって、
アドレス生成部と、
インタリーバメモリと、
制御部とを具備し、
前記制御部は、
偶数インタリーブ処理において、
前記第１のセットの入力データシンボルを、前記アドレス生成部によって生成された読み出しアドレスを用いて前記インタリーバメモリから偶数ＯＦＤＭシンボルの前記サブキャリア信号に読み出し、
前記第２のセットの入力データシンボルを、前記アドレス生成部によって生成された書き込みアドレスを用いて前記インタリーバメモリに書き込み、
奇数インタリーブ処理において、
前記第１のセットの入力データシンボルを、前記第１のセットの並び順に従って決められた読み出しアドレスを用いて前記インタリーバメモリから奇数ＯＦＤＭシンボルの前記サブキャリア信号に読み出し、
前記第２のセットの入力データシンボルを、前記第１のセットの並び順に従って決められた書き込みアドレスを用いて前記インタリーバメモリに書き込み、
前記奇数インタリーブ処理及び偶数インタリーブ処理により、前記第１のセットの入力データシンボルが前記インタリーバメモリ内の或る場所から読み出されるとき、前記第２のセットの入力データシンボルが当該読み出された場所に書き込まれることが可能となり、
現在のＯＦＤＭシンボルの前回のＯＦＤＭシンボルにおいて利用可能な前記サブキャリアの数は、前記現在のＯＦＤＭシンボルにおいて利用可能な前記サブキャリアの数と異なり、
前記制御部は、
前記第１の入力データシンボルを前記インタリーバメモリから読み出す前に、前記読み出しアドレスが前記前回のＯＦＤＭシンボルに対して有効であるか否かを判定し、
前記第２の入力データシンボルを前記インタリーバメモリに書き込む前に、前記書き込みアドレスが前記現在のＯＦＤＭシンボルに対して有効であるか否かを判定する
データ処理装置。 - 請求項１に記載のデータ処理装置であって、
前記インタリーバメモリの最小サイズは、前記複数の動作モードのうち任意の動作モードにおける、前記入力データシンボルの搬送のために利用可能な前記サブキャリアの最大数に応じて定まる
データ処理装置。 - 請求項１に記載のデータ処理装置であって、
前記制御部は、
前記第１の入力データシンボルを前記インタリーバメモリから読み出す前に、前記読み出しアドレスと、前記前回のＯＦＤＭシンボルにおいて利用可能な前記サブキャリアの最大数とを比較することにより、前記読み出しアドレスが有効か否かを判定し、前記読み出しアドレスが前記利用可能な前記サブキャリアの最大数よりも大きい場合、前記読み出しアドレスは有効でないと判定し、当該読み出しアドレスによっては前記第１の入力データシンボルの前記インタリーバメモリからの読み出しを行わず、
前記第２の入力データシンボルを前記インタリーバメモリに書き込む前に、前記書き込みアドレスと、前記現在のＯＦＤＭシンボルにおいて利用可能な前記サブキャリアの最大数とを比較することにより、前記書き込みアドレスが有効か否かを判定し、前記書き込みアドレスが前記利用可能な前記サブキャリアの最大数よりも大きい場合、前記書き込みアドレスは有効でないと判定し、当該書き込みアドレスによっては前記第２の入力データシンボルの前記インタリーバメモリに対する書き込みを行わない
データ処理装置。 - 第１のセットの入力データシンボルと第２のセットの入力データシンボルとを有する、送信すべき入力データシンボルを、直交周波数分割多重（Orthogonal Frequency Division Multiplexed: ＯＦＤＭ）シンボルの、複数の動作モードのうちの１つに従って規定される所定の数のサブキャリア信号にマッピングするデータ処理方法であって、
偶数インタリーブ処理において、前記第１のセットの入力データシンボルを、アドレス生成部によって生成された読み出しアドレスを用いてインタリーバメモリから偶数ＯＦＤＭシンボルの前記サブキャリア信号に読み出し、前記第２のセットの入力データシンボルを、前記アドレス生成部によって生成された書き込みアドレスを用いて前記インタリーバメモリに書き込み、
奇数インタリーブ処理において、前記第１のセットの入力データシンボルを、前記第１のセットの並び順に従って決められた読み出しアドレスを用いて前記インタリーバメモリから奇数ＯＦＤＭシンボルの前記サブキャリア信号に読み出し、前記第２のセットの入力データシンボルを、前記第１のセットの並び順に従って決められた書き込みアドレスを用いて前記インタリーバメモリに書き込み、
前記奇数インタリーブ処理及び偶数インタリーブ処理により、前記第１のセットの入力データシンボルが前記インタリーバメモリ内の或る場所から読み出されるとき、前記第２のセットの入力データシンボルが当該読み出された場所に書き込まれることが可能となり、
現在のＯＦＤＭシンボルの前回のＯＦＤＭシンボルにおいて利用可能な前記サブキャリアの数は、前記現在のＯＦＤＭシンボルにおいて利用可能な前記サブキャリアの数と異なり、
前記奇数インタリーブ処理又は前記偶数インタリーブ処理において前記第１の入力データシンボルを前記インタリーバメモリから読み出すステップは、前記第１の入力データシンボルを前記インタリーバメモリから読み出す前に、前記読み出しアドレスが前記前のＯＦＤＭシンボルに対して有効であるか否かを判定するステップを含み、
前記奇数インタリーブ処理又は前記偶数インタリーブ処理において前記第２のデータシンボルを前記インタリーバメモリに書き込むステップは、前記第２の入力データシンボルを前記インタリーバメモリに書き込む前に、前記書き込みアドレスが前記現在のＯＦＤＭシンボルに対して有効であるか否かを判定するステップを含む
データ処理方法。 - 請求項４に記載のデータ処理方法であって、
前記インタリーバメモリの最小サイズは、前記複数の動作モードのうち任意の動作モードにおける、前記入力データシンボルの搬送のために利用可能な前記サブキャリアの最大数に応じて定まる
データ処理方法。 - 請求項４に記載のデータ処理方法であって、
前記第１の入力データシンボルを前記インタリーバメモリから読み出す前に判定するステップは、前記読み出しアドレスと、前記前回のＯＦＤＭシンボルにおいて利用可能な前記サブキャリアの最大数とを比較することにより、前記読み出しアドレスが有効か否かを判定するステップを含み、前記読み出しアドレスが前記利用可能な前記サブキャリアの最大数よりも大きい場合、前記読み出しアドレスは有効でないと判定し、当該読み出しアドレスによっては前記第１の入力データシンボルの前記インタリーバメモリからの読み出しを行わず、
前記第２の入力データシンボルを前記インタリーバメモリに書き込む前に判定するステップは、前記書き込みアドレスと、前記現在のＯＦＤＭシンボルにおいて利用可能な前記サブキャリアの最大数とを比較することにより、前記書き込みアドレスが有効か否かを判定するステップを含み、前記書き込みアドレスが前記利用可能な前記サブキャリアの最大数よりも大きい場合、前記書き込みアドレスは有効でないと判定し、当該書き込みアドレスによっては前記第２の入力データシンボルの前記インタリーバメモリに対する書き込みを行わない
データ処理方法。 - 直交周波数分割多重（Orthogonal Frequency Division Multiplexed: ＯＦＤＭ）シンボルの、複数の動作モードのうちの１つに従って規定される所定の数のサブキャリア信号から受信され、第１のセットのデータシンボルと第２のセットのデータシンボルとに分割されたデータシンボルを、出力データストリームにマッピングするデータ処理装置であって、
アドレス生成部と、
インタリーバメモリと、
制御部とを具備し、
前記制御部は、
偶数インタリーブ処理において、
前記第１のセットのデータシンボルを、前記アドレス生成部により生成された読み出しアドレスを用いて前記インタリーバメモリから前記出力データストリームに読み出し、
偶数ＯＦＤＭシンボルの前記サブキャリア信号から受信した前記第２のセットのデータシンボルを、前記アドレス生成部により生成された書き込みアドレスを用いて前記インタリーバメモリに書き込み、
奇数インタリーブ処理において、
前記第１のセットのデータシンボルを、前記第１のセットの入力データシンボルの並び順に従って決められた読み出しアドレスを用いて前記インタリーバメモリから前記出力データストリームに読み出し、
奇数ＯＦＤＭシンボルの前記サブキャリア信号から受信した前記第２のセットのデータシンボルを、前記第１のセットの入力データシンボルの並び順に従って決められた書き込みアドレスを用いて前記インタリーバメモリに書き込み、
前記奇数インタリーブ処理及び偶数インタリーブ処理により、前記第１のセットのデータシンボルが前記インタリーバメモリ内の或る場所から読み出されるとき、前記第２のセットのデータシンボルが当該読み出された場所に書き込まれることが可能となり、
現在のＯＦＤＭシンボルの前回のＯＦＤＭシンボルにおいて利用可能な前記サブキャリアの数は、前記現在のＯＦＤＭシンボルにおいて利用可能な前記サブキャリアの数と異なり、
前記制御部は、
前記第１のデータシンボルを前記インタリーバメモリから読み出す前に、前記読み出しアドレスが前記前回のＯＦＤＭシンボルに対して有効であるか否かを判定し、
前記第２のデータシンボルを前記インタリーバメモリに書き込む前に、前記書き込みアドレスが前記現在のＯＦＤＭシンボルに対して有効であるか否かを判定する
データ処理装置。 - 請求項７に記載のデータ処理装置であって、
前記インタリーバメモリの最小サイズは、前記複数の動作モードのうち任意の動作モードにおける、前記データシンボルの搬送のために利用可能な前記サブキャリアの最大数に応じて定まる
データ処理装置。 - 請求項７に記載のデータ処理装置であって、
前記制御部は、
前記第１のデータシンボルを前記インタリーバメモリから読み出す前に、前記読み出しアドレスと、前記前のＯＦＤＭシンボルにおいて利用可能な前記サブキャリアの最大数とを比較することにより、前記読み出しアドレスが有効か否かを判定し、前記読み出しアドレスが前記利用可能な前記サブキャリアの最大数よりも大きい場合、前記読み出しアドレスは有効でないと判定し、当該読み出しアドレスによっては前記第１のデータシンボルの前記インタリーバメモリからの読み出しを行わず、
前記第２のデータシンボルを前記インタリーバメモリに書き込む前に、前記書き込みアドレスと、前記現在のＯＦＤＭシンボルにおいて利用可能な前記サブキャリアの最大数とを比較することにより、前記書き込みアドレスが有効か否かを判定し、前記書き込みアドレスが前記利用可能な前記サブキャリアの最大数よりも大きい場合、前記書き込みアドレスは有効でないと判定し、当該書き込みアドレスによっては前記第２のデータシンボルの前記インタリーバメモリに対する書き込みを行わない
データ処理装置。 - 直交周波数分割多重（Orthogonal Frequency Division Multiplexed: ＯＦＤＭ）シンボルの、複数の動作モードのうちの１つに従って規定される所定の数のサブキャリア信号から受信され、第１のセットのデータシンボルと第２のセットのデータシンボルとに分割されたデータシンボルを、出力データストリームにマッピングするデータ処理方法であって、
偶数インタリーブ処理において、前記第１のセットのデータシンボルを、アドレス生成部によって生成された読み出しアドレスを用いてインタリーバメモリから前記出力データストリームに読み出し、偶数ＯＦＤＭシンボルの前記サブキャリア信号から受信した前記第２のセットのデータシンボルを、前記アドレス生成部によって生成された書き込みアドレスを用いて前記インタリーバメモリに書き込み、
奇数インタリーブ処理において、前記第１のセットのデータシンボルを、前記第１のセットの並び順に従って決められた読み出しアドレスを用いて前記インタリーバメモリから奇数ＯＦＤＭシンボルの前記サブキャリア信号に読み出し、奇数ＯＦＤＭシンボルの前記サブキャリア信号から受信した前記第２のセットのデータシンボルを、前記第１のセットの並び順に従って決められた書き込みアドレスを用いて前記インタリーバメモリに書き込み、
前記奇数インタリーブ処理及び偶数インタリーブ処理により、前記第１のセットのデータシンボルが前記インタリーバメモリ内の或る場所から読み出されるとき、前記第２のセットのデータシンボルが当該読み出された場所に書き込まれることが可能となり、
現在のＯＦＤＭシンボルの前回のＯＦＤＭシンボルにおいて利用可能な前記サブキャリアの数は、前記現在のＯＦＤＭシンボルにおいて利用可能な前記サブキャリアの数と異なり、
前記奇数インタリーブ処理又は前記偶数インタリーブ処理において前記第１のデータシンボルを前記インタリーバメモリから読み出すステップは、前記第１のデータシンボルを前記インタリーバメモリから読み出す前に、前記読み出しアドレスが前記前のＯＦＤＭシンボルに対して有効であるか否かを判定するステップを含み、
前記奇数インタリーブ処理又は前記偶数インタリーブ処理において前記第２のデータシンボルを前記インタリーバメモリに書き込むステップは、前記第２のデータシンボルを前記インタリーバメモリに書き込む前に、前記書き込みアドレスが前記現在のＯＦＤＭシンボルに対して有効であるか否かを判定するステップを含む
データ処理方法。 - 請求項１０に記載のデータ処理方法であって、
前記インタリーバメモリの最小サイズは、前記複数の動作モードのうち任意の動作モードにおける、前記データシンボルの搬送のために利用可能な前記サブキャリアの最大数に応じて定まる
データ処理方法。 - 請求項１０に記載のデータ処理方法であって、
前記第１のデータシンボルを前記インタリーバメモリから読み出す前に、前記読み出しアドレスが前記前回のＯＦＤＭシンボルに対して有効であるか否かを判定するステップは、前記読み出しアドレスと、前記前回のＯＦＤＭシンボルにおいて利用可能な前記サブキャリアの最大数とを比較して、前記読み出しアドレスが前記利用可能な前記サブキャリアの最大数よりも大きい場合、前記読み出しアドレスは有効でないと判定するステップを含み、当該読み出しアドレスによっては前記第１のデータシンボルの前記インタリーバメモリからの読み出しを行わず、
前記第２のデータシンボルを前記インタリーバメモリに書き込む前に、前記書き込みアドレスが前記現在のＯＦＤＭシンボルに対して有効であるか否かを判定するステップは、前記書き込みアドレスと、前記現在のＯＦＤＭシンボルにおいて利用可能な前記サブキャリアの最大数とを比較して、前記書き込みアドレスが前記利用可能な前記サブキャリアの最大数よりも大きい場合、前記書き込みアドレスは有効でないと判定するステップを含み、当該書き込みアドレスによっては前記第２のデータシンボルの前記インタリーバメモリに対する書き込みを行わない
データ処理方法。 - 請求項１に記載のデータ処理装置を具備する送信装置。
- 請求項７に記載のデータ処理装置を具備する受信装置。
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