JP2009503902A - 半導体金属合金への完全変換により得られる金属ゲートｍｏｓｆｅｔ及びその製造方法 - Google Patents

半導体金属合金への完全変換により得られる金属ゲートｍｏｓｆｅｔ及びその製造方法 Download PDF

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Abstract

【課題】 ＭＯＳＦＥＴ構造及びその製造方法を提供する。
【解決手段】 本方法は、第一ＭＯＳＦＥＴ型領域（４０）では半導体層（２２）を完全に半導体金属合金に変換するのに十分な厚さで、第二ＭＯＳＦＥＴ型領域（３０）では半導体層（２０）を部分的に半導体金属合金に変換するのに十分な厚さで金属含有層（５６）を形成する。第一の実施態様では、第一ＭＯＳＦＥＴ型領域（４０）のゲートスタックは金属含有層（５６）を形成する前に凹化しておくので第一ＭＯＳＦＥＴ半導体スタックの高さは第二ＭＯＳＦＥＴ半導体スタックの高さ未満である。もう一つの実施態様では、変換プロセスの前に第一ＭＯＳＦＥＴ領域（４０）よりも第二ＭＯＳＦＥＴ領域（３０）の金属含有層（５６）を薄く形成する。
【選択図】 図１５

Description

本発明は一般的には集積回路の製造に関し、特に金属ゲートを有するＭＯＳＦＥＴ素子の構造及び製造方法に関する。
金属ゲート技術によりゲートの空乏層がなくなることによって、半導体ＭＯＳＦＥＴ素子の性能は半導体ゲート電極を用いた従来の半導体ＭＯＳＦＥＴ素子の性能より向上したので、ゲート酸化物リーク電流のさしたる増加を引き起こさずに電気的反転による酸化物の膜厚ｔｉｎｖを約３〜５Å減らすことが可能である。通常、半導体ゲート電極はポリシリコン（ポリ又はポリＳｉ、非晶質Ｓｉ、ＳｉＧｅ等）から形成される。完全シリサイド化ゲート電極（ＦＵＳＩゲート）を有するＭＯＳＦＥＴ素子は電気的反転由来の酸化膜厚を薄くすることを可能にし、その結果チャネルのキャリア密度が増加して素子性能が向上し短チャネル効果の制御性が向上した。ドーパント原子を誘電体境界面へ導入するためにシリサイド化反応の前に行われるポリシリコンゲート電極のプレドーピング及び高温アニールが、それにより形成される金属電極の仕事関数を調整することが最近明らかになってきた。その結果、チャネル注入の補償による閾値電圧の削減の必要がなくなり表面チャネルＭＯＳＦＥＴの操作が可能となった。具体的には、ｎ型ドーパントとして周知のアンチモン（Ｓｂ）を用いて、標準のポリシリコンゲートプレドーピングステップと同様に約４×１０１５ｃｍ-３に達する高ドープ量でプレドーピングし、次に高温で適切にアニールを行ない、最後にＮｉを出発材料として完全シリサイド化することによって得られたポリシリコンゲートの仕事関数は、未ドープのＮｉＳｉゲートと比較した場合、中間ギャップから、伝導帯端から約１２０ｍｅＶのところに移動する。一方、ｐ型ドーパントは仕事関数を価電子帯側に著しく移動可能であることが確認されておらず、完全シリサイド化ゲートをプレドーピングする技術はｐＦＥＴ素子に対して効果が低い。現在用いられている方法で価電子帯端から２００ｍｅＶ以内の仕事関数を得ようとすれば、異なった金属シリサイド材料例えばＰｔ濃度が３０％のＮｉＰｔ合金が必要であろう。ｎＦＥＴゲート導電体及びｐＦＥＴゲート導電体のシリサイド化のためにそれぞれ異なった方法を用いると、特に高密度実装メモリセルにおいてｎＦＥＴ素子及びｐＦＥＴ素子を同時に集積することが困難になる。これ以降、便宜上シリサイド化という語は、半導体金属合金を形成するいかなる方法をも含むものとし、シリサイドという語はその結果得られるあらゆる半導体金属合金を含むものとし、シリサイド化されたという語は半導体金属合金に変換されたあらゆる適切な半導体を含むものとする。これらの使用はシリコン半導体のみを含む方法又は物質に限られない。
したがって、ＭＯＳＦＥＴの電気的特性に重大な悪影響を与えずに完全シリサイド化（ＦＵＳＩ）ゲートの向上した性能を利用して、ＦＵＳＩ−ＭＯＳＦＥＴ素子を高密度レイアウトに費用効率よく集積するための構造及び方法を提供することが望ましい。
本発明の目的は、半導体ゲートの完全シリサイド化（ＦＵＳＩ）によって得られた金属ゲートの向上した性能をトランジスタの電気的特性を損なうことなく利用する構造及びその構造を製造する方法を提供することである。
本発明の他の目的は、完全にシリサイド化したｎＦＥＴ又はｐＦＥＴいずれか一方をｎＦＥＴ又はｐＦＥＴのもう一方の電気的特性に悪影響を及ぼさずに集積するための費用効率の高い方法を提供することである。
本発明の更なる目的は、第一タイプの完全シリサイド化ＦＥＴ（例えば、ｎＦＥＴ又はｐＦＥＴ）を有する構造を製造し第二タイプの部分的シリサイド化ＦＥＴ構造と共に集積するための費用効率の高い方法を提供することである。例えばｎＦＥＴが完全シリサイド化ゲートを有する場合、ｐＦＥＴは部分的シリサイド化ゲート有するように製造されてもよい。また、必要に応じてこの逆でもよい。
本発明の更なる目的は、完全シリサイド化（ＦＵＳＩ）ｎＦＥＴ素子を提供し、このＦＵＳＩ−ｎＦＥＴ素子を製造し部分的シリサイド化ゲート電極を有するｐＦＥＴ素子と共に集積し、それによりｎＦＥＴ素子及びｐＦＥＴ素子双方とも標準ゲート電極と同程度の閾値電圧を有するようにする方法を提供することである。
本発明の更なる目的は、ｎＦＥＴ素子及びｐＦＥＴ素子の離間距離が約２００ｎｍ未満である高密度実装回路に集積可能であるＦＵＳＩ−ｎＦＥＴ素子及びｐＦＥＴ素子を提供することである。
本発明の一態様において提供される半導体構造の製造方法は次のステップを含む。ｎＦＥＴ領域のゲートスタックとｐＦＥＴ領域のゲートスタックからなる構造を準備するステップであって、これらゲートスタックはそれぞれ半導体層からなり、この構造はさらにｎＦＥＴ及びｐＦＥＴ領域の前記ゲートスタック上に形成された平坦化誘電体層からなるステップと、平坦化誘電体層の一部を除去してゲートスタックの半導体層を露出するステップと、ゲートスタックの露出した半導体層に接触するように金属含有層を形成するステップであって、この金属含有層は、ｎＦＥＴ領域及びｐＦＥＴ領域のうちの第一領域においてはゲートスタックの半導体層を完全にシリサイド化するのに十分な厚さを有するが、ｎＦＥＴ領域及びｐＦＥＴ領域のうちの第二領域においては前記半導体層を完全にシリサイド化するのに十分な厚さを有していないステップと、及びｎＦＥＴ領域及びｐＦＥＴ領域のうちの第一領域においてゲートスタックの半導体層に接触する金属含有層から完全シリサイド化ゲート導電体を形成し、ｎＦＥＴ領域及びｐＦＥＴ領域のうちの第二領域においてゲートスタックの半導体層に接触する金属含有層から部分シリサイド化ゲート導電体を形成するステップからなる。
本発明の一実施態様によると、金属含有層の形成に先立って、ｎＦＥＴ領域及びｐＦＥＴ領域のうちの第一領域のゲートスタックの半導体層を凹化させてその高さをｎＦＥＴ領域及びｐＦＥＴ領域のうちの第二領域のゲートスタックの半導体層の高さ未満にする。好ましくは、ｎＦＥＴ領域及びｐＦＥＴ領域のうちの第一領域のゲートスタックの半導体層の凹化は、平坦化誘電体層に対して半導体層を選択的にＲＩＥ等で異方エッチングすることにより達成される。
本発明の他の実施態様によると、ｎＦＥＴ領域及びｐＦＥＴ領域のうちの第一領域上の金属含有層の膜厚と比較して、ｎＦＥＴ領域及びｐＦＥＴ領域のうちの第二領域上の金属含有層は薄く形成されている。
さらに本発明の他の実施態様により説明されている半導体構造は、半導体層からなる下部ゲート導電体部及び下部ゲート導電体部上の上部シリサイドゲート導電体部を有する部分的シリサイド化ゲート導電体からなるｎＦＥＴ素子及びｐＦＥＴ素子のうちの第一素子、及びｎＦＥＴ素子及びｐＦＥＴ素子のうちの第一素子の部分的シリサイド化ゲート導電体の高さ未満の高さを有する完全シリサイド化ゲート導電体からなるｎＦＥＴ素子及びｐＦＥＴ素子のうちの第二素子からなる。好ましい実施態様においては、本発明の半導体構造は、離間距離が２００ｎｍ未満であるｐＦＥＴ素子とｎＦＥＴ素子を有する。
本発明の更なる態様によると、完全シリサイド化ゲート導電体からなるｎＰＥＴ素子と部分的シリサイド化ゲート導電体からなるｐＰＥＴ素子からなる半導体構造は次のステップを含む方法により製造される。ｎＦＥＴ領域のゲートスタックとｐＦＥＴ領域のゲートスタックからなる構造を準備するステップであって、これらゲートスタックはそれぞれ半導体層からなり、上記構造はさらにｎＦＥＴ及びｐＦＥＴ領域のゲートスタック上に形成された平坦化誘電体層からなるステップと、上記平坦化誘電体層の一部を除去してゲートスタックの半導体層を露出するステップと、ゲートスタックの露出した半導体層に接触するように金属含有層を形成するステップで、この金属含有層はｎＦＥＴ領域のゲートスタックの半導体層を完全にシリサイド化するのに十分な厚さを有するが、ｐＦＥＴ領域の半導体層を完全にシリサイド化するほど十分な厚さは有していないステップ、及びｎＦＥＴ領域のゲートスタックの半導体層に接触する金属含有層から完全シリサイド化ゲート導電体を形成し、ｐＦＥＴ領域のゲートスタックの半導体層に接触する金属含有層から部分シリサイド化ゲート導電体を形成するステップからなる。
上記及び他の特徴、態様及び効果は、下記の図を参照し、次の本発明の詳細な記載からより容易に明らかになりよりよく理解されるであろう。図において同一の符号は同一の部材を表わし、図はかならずしも一定の縮尺ではない。
次に、完全シリサイド化ゲート電極を有する第一タイプＭＯＳＦＥＴ素子（例えば、ｎＦＥＴ）と部分的シリサイド化ゲート電極を有する第二タイプ（たとえばｐＦＥＴ）ＭＯＳＦＥＴ素子を共に集積する構造および方法を提供する本発明を、添付された本出願の図を参照してより詳細に説明する。
本発明に従い提供されたプロセスフローによると、第一タイプＭＯＳＦＥＴ素子は完全シリサイド化ゲート電極を有し、第二タイプのＭＯＳＦＥＴ素子は部分的シリサイド化電極を有するので両素子の閾値電圧は標準のポリシリコンゲート電極を用いた場合得られる閾値電圧と同等である。本開示に述べられている技術は、ゲートピッチが約２００ｎｍ未満の高集積回路に適用可能である。これから述べる例示実施態様において，ｎＦＥＴは完全シリサイド化ゲート電極を有し、ｐＦＥＴは部分的シリサイド化ゲート電極を有するが、本発明はこれら実施態様に限定されることを意図したものではなく、部分的シリサイド化ｎＦＥＴゲート電極と共に集積された完全シリサイド化ｐＦＥＴゲート電極にも同様に適用可能である。ここで述べられている構造は、６５ｎｍ技術ノードに見合ったおよそ２００ｎｍのゲートピッチを有する高密度回路に適用可能であり，これからの技術世代にも応用可能である。
図１について述べると、図１は初期半導体ウェハ基板１０を示し、例えば、限定されないが、バルクシリコン含有基板、シリコン・オン・インシュレーター（ＳＯＩ）ウェハ等である。シリコン基板又はシリコン含有基板は例えば、限定されないが、Ｓｉ，ＳｉＧｅ，ＳｉＣ及びＳｉＧｅＣ半導体などの本発明で用いることができる半導体材料を有することができる。具体的には、図１の初期ウェハ１０はｎドープウェル領域１１とｐドープウェル領域１２からなる。ゲート誘電体１８は基板１０上に形成され、基板１０には分離領域１３が形成されてもよい。分離領域１３は、現在周知の或いはこれから開発されるいずれの方法で形成されてもよく、例えば従来のリソグラフィとエッチング方法により溝を形成し、次にこの溝に化学気相成長（ＣＶＤ）やプラズマＣＶＤなどの方法によりＴＥＯＳ（テトラエチルオルソシリケート）や酸化物などの誘電体を埋め、次に化学的機械的研磨（ＣＭＰ）などの平坦化方法を用いて形成してもよい。基板上に従来の熱成長法又は蒸着法によりゲート誘電体１８を形成する。ゲート誘電体１８は通常、膜厚が約１ｎｍから約１０ｎｍの薄層である。このゲート誘電体は例えばＳｉＯ２，窒化酸化物，Ａｌ２Ｏ３，ＺｒＯ２，ＨｆＯ２，Ｔａ２Ｏ３，ＴｉＯ２，ペロブスカイト系酸化物、ケイ酸塩およびこれらの組み合わせに窒素を添加したもの或いは無添加のものなどの酸化物からなるが、これらに限定されるわけではない。このゲート誘電体は熱成長法又は蒸着法を用いて形成してもよい。
この構造の露出表面上にゲート誘電体を形成した後，図２に示したようにｎドープウェル領域１１及びｐドープウェル領域１２上にゲートスタック２５及び３５をそれぞれ形成する。ｐ−ＦＥＴ素子領域３０はｎドープ領域上に形成されたゲートスタック２５からなりｎ−ＦＥＴ素子領域４０はｐドープ領域１２上に形成されたゲートスタック３５からなる。
ゲートスタック２５、３５はそれぞれ１又はまたはそれ以上の半導体層２０，２２からなり、これらの半導体層は限定されないが、例えばポリシリコン，Ｇｅ，ＳｉＧｅ，ＳｉＣ，ＳｉＧｅＣ等の半導体材料を含み、ｐＦＥＴ領域３０においては例えばｐ＋型ドーパントでドープされた半導体を含んでもよく、ｎＦＥＴ領域４０においては例えばｎ＋型ドーパントでドープされた半導体を含んでもよい。ゲートスタック２５，３５はハードマスク層２４，２６を含んでもよく、これらは一般的にはシリコン窒化物などの窒化物からなる。ゲートスタック２５，３５は、半導体層及びハードマスク層を堆積し、従来のリソグラフィとエッチング法などのパターン形成方法を用いてウェハ１０上に複数のパターン化したスタック領域を形成することによって得られる。
図３について述べると、領域２８，２９内に示したソース／ドレイン領域を従来のイオン注入を用いてドープ領域１１，１２内に形成する。例えばｎ＋型ドーパントをｐＦＥＴ領域３０のｎ型ウェル１１内のソース／ドレイン領域２８に注入し、ｎＦＥＴ領域４０のｐ型ウェル１２内のソース／ドレイン領域２９にｐ＋型ドーパントを注入する。次に、例えば約１０００から１１００℃の範囲の温度でアニールしてソース／ドレイン領域２８，２９を活性化する。窒化物や酸窒化物などの絶縁材料を堆積し、次に絶縁材料を選択的にエッチングして、パターン化したスタック領域２５，３５の露出した垂直側壁面上に絶縁スペーサ２７を形成する。スペーサ２７は複数のスペーサ及び複数の材料からなってもよく、例えばスペーサ２７は窒化物からなる内部スペーサそして酸化物からなる外部スペーサからなってもよい。図３は上記のプロセスステップが終わった後の構造を示したものである。
図４について述べると、ソース／ドレイン領域２８，２９上にシリサイド領域３２を形成する。好ましい態様においては，自己整合サリサイド法を用いてシリサイド領域３２を形成する。好ましい態様においては，例えばスパッタリング、ＰＥＣＶＤ，電子線蒸着等の適切な方法を用いてニッケル等の金属を蒸着する。この金属としては、シリコンと接触させアニーリングを施した時に金属シリサイドを形成できるいずれの金属を使用してもよい。その中でも、限定するわけではないがＣｏ，Ｎｉ，Ｔｉ，Ｗ，Ｍｏ，Ｔａ等が適しており、Ｎｉ，Ｃｏ及びＴｉが好ましくニッケルが最も好ましい。次に、用いた金属に応じた温度で瞬時熱アニール（ＲＴＡ）を行なう。例えば金属がＮｉの場合、好ましくは３００〜６００℃の温度範囲でＲＴＡを行ないニッケルシリサイド領域３２を形成する。次に未反応の金属を除去して図４に示した構造を得る。
次に図５について述べると、シリサイド領域３２を含むｎＦＥＴ領域４０及びｐＦＥＴ領域３０にわたる構造上に薄い誘電体層５２を形成する。この薄い誘電体層５２は次に行われる反応性イオンエッチング（ＲＩＥ）法の際にシリサイド領域３２を保護するように働く。好ましくは薄い誘電体層５２は膜厚約１０〜３０ｎｍの窒化物である。次に、薄い誘電体層５２上に第二誘電体層５４を形成する。好ましい態様においては，厚い誘電体層５４は酸化物である。厚い誘電体層５４はゲートスタック２５，３５の高さよりも厚く、好ましくはゲートスタックの約１．５から３倍の厚さを有し、より好ましくはゲートスタック２５，３５の高さの約２から３倍の厚さを有する。ここで得られた構造が図５に示されている。
次に、例えば化学的機械的研磨（ＣＭＰ）により図６のようにウェハを平坦化し、厚い誘電体層５４を平坦化するが、平坦化してもなおこの厚い誘電体層はゲートスタック２５，３５を覆っている。厚い誘電体層５４（通常、酸化物）、薄い誘電体層５２（通常、窒化物）、ハードマスク２４（通常、窒化物）、及びスペーサ２７（通常、酸化物と窒化物の組み合わせ）を、例えばＲＩＥ７１を用いて異方性エッチングし半導体ゲート電極２０，２２（通常はポリシリコン）を露出する。エッチングステップがポリシリコン上で停止する限り、酸化物と窒化物のエッチ率は一般的には異なるので何らかのトポロジーが存在しうる。その結果図７に示した構造が得られる。
図８について述べると、次にその技術における既存のリソグラフィレチクルを用いてフォトレジスト層６０でｐＦＥＴ領域３０をブロックする。なお本発明においてこのプロセスステップに新しいレチクルを導入する必要はない。次に、誘電体層５４，５２及びスペーサ２７（通常、窒化物及び酸化物）に対して、選択的な異方性ドライドライエッチング、例えばＲＩＥを行ない、ｎＦＥＴ半導体ゲート２２（通常は、ポリシリコン）を薄くする。ｎＦＥＴ半導体ゲート電極２２を好ましくは初期膜厚の約２分の１から約３分の１に薄くする。その結果得られたｎＦＥＴゲート電極は、好ましくは、ｎＦＥＴゲート電極２２の完全シリサイド化を可能にするほど十分に薄くなるがｐＦＥＴゲート電極２０についてはこの限りではない。ＲＩＥは好ましくは、得られる構造が横に沿ってダメージをうけないように行なうのが好ましく、これは高密度実装ゲートラインにとっては重要なことである（＜２００ｎｍピッチ）。
図９について述べると、次にフォトレジストを例えばウエットエッチングによって除去し、それから金属含有層５６を堆積して半導体ゲート電極２０，２２の露出した表面に接触させ、次にゲート電極２０，２２と反応させる。金属含有層５６の組成はｎＦＥＴ３０領域及びｐＦＥＴ４０領域両方にわたってほぼ一定しているのが好ましい。金属含有層５６は、半導体に接触した時に半導体金属合金を形成することが出来るいかなる金属を含んでもよい。半導体材料がシリコンである場合、この半導体金属合金を形成する反応を通常シリサイド化と呼ぶ。以後、シリサイド化という語はＳｉ，Ｇｅ，ＳｉＧｅ，ＳｉＣ，ＳｉＧｅＣ，ＧａＡｓ等の半導体材料とＣｏ，Ｎｉ，Ｔｉ，Ｗ，Ｍｏ，Ｔａ等の金属の反応により半導体金属合金を形成するプロセスに言及する場合に用いられる。ただし半導体材料および金属はこれらに限定されない。好ましくは、得られる半導体金属合金（以降、便宜上“シリサイド”と称する）が高濃度ドープポリシリコン等の高濃度にドープされた半導体の仕事関数と同等の仕事関数を有するようにその金属を選択する。ポリシリコンゲート電極にはＮｉ，Ｃｏ，Ｔｉなどの金属が好ましく、ニッケルが最も好ましい。金属含有層５６は、残りのｎＦＥＴゲート電極２２を完全にシリサイド化するのに十分であるがｐＦＥＴゲート電極２０は完全にシリサイド化しない厚さで堆積する。
次に、得られた構造を瞬時熱アニール（ＲＴＡ）に付して金属層５６とゲート電極２０，２２を反応させる。ＲＴＡは半導体材料及び金属に応じた温度で行われる。ポリシリコンゲート電極とニッケルの反応の場合３００から６００℃の温度範囲が好ましく、Ｃｏの場合、好ましい温度範囲は５５０から７５０℃である。この実施態様において、ｐＦＥＴポリシリコン２０はｎＦＥＴポリシリコン２２より厚いので、サリサイド法によりｐＦＥＴ電極２０は部分的に消費され一方ｎＦＥＴ電極２２は完全に消費されて、図１０に示すように完全シリサイド化ｎＦＥＴゲート電極６２が形成される。ｐＦＥＴゲートスタックは部分的にシリサイド化される。つまりシリサイド部分６４と未反応部分２０を有する。図１５に示すように、得られた構造上に、通常約４００から５００ｎｍの膜厚を有する層間誘電体（ＩＬＤ）層７０を形成し、ｎＦＥＴ素子及びｐＦＥＴ素子を通常通り完成する。
もう一つの実施態様においては、完全シリサイド化ｎＦＥＴゲートと部分的シリサイド化ｐＦＥＴゲートをドライエッチングではなくウエットエッチングを用いて得る。具体的に図１１について述べると、上述の実施態様の図７のステップのすぐ後に、半導体（例えばポリシリコン）ゲート２０、２２を完全シリサイド化するのに十分な厚さの金属含有層５６、好ましくはＮｉを含有する金属含有層をここに堆積する。次に，図１２で示したように、この技術で既存のリソグラフィレチクルを用いてｎＦＥＴ領域４０をフォトレジスト層６３でブロックする。なお本発明ではプロセスステップに新しいレチクルを導入する必要がない。次に、図１３に示すようにｐ−ＦＥＴ領域から金属を除去するための希薄ウエットエッチに暴露して金属含有層５６の膜厚を減らし、次の熱反応において最終的に得られるゲートが完全にシリサイド化されないようにする。なおウエットエッチングは等方的に起こるので横方向にエッチングが起こる。次にウエットエッチングでフォトレジストを除去し、ｎＦＥＴ領域４０に金属含有層５６を残すが、ｐＦＥＴ領域３０上の金属含有層は薄くなっている。
図１４について述べると、得られた構造を瞬時熱アニール（ＲＴＡ）に付して金属層５６とゲート電極２０，２２を反応させる。反応によってその温度は異なり、例えばポリシリコンゲート電極とＮｉの場合、ＲＴＡは好ましくは３００から６００℃の温度範囲で行われる。金属がＣｏである場合、好ましいＲＴＡ温度は５５０から７５０℃の範囲である。金属含有層５６の厚さがｐＦＥＴ領域３０上よりもｎＦＥＴ領域４０上でのほうが厚いので、得られるｎＦＥＴゲート３５は金属変換領域６６を有して完全にシリサイド化され、一方ｐＦＥＴゲート２５はポリシリコン２０導電体上に形成された金属変換領域６５を有して部分的にシリサイド化されている。
最後に、図１５で示すように、膜厚が通常約４００から５００ｎｍの範囲の層間誘電体（ＩＬＤ）層７０を得られた構造上に形成する。次に、ｎＦＥＴ素子３５及びｐＦＥＴ２５素子を通常通りに完成させる。
本発明によると、この方法はｎＦＥＴの完全シリサイド化及びｐＦＥＴの部分シリサイド化に限らず、完全シリサイド化ｐＦＥＴ及び部分的シリサイド化ｎＦＥＴの形成にも適用可能であり、適宜変更可能である。
本発明は、ｎＦＥＴとｐＦＥＴの一方に金属ゲート技術を用い、ｎＦＥＴとｐＦＥＴのもう一方に従来のポリシリコンゲート電極技術を適用して高性能ＣＭＯＳ構造を可能にした。完全シリサイド化ｎＦＥＴ及び部分シリサイド化ｐＦＥＴの場合、さまざまな周知の技術、例えば性能の向上のために応力を用いるなどして、ｐＦＥＴ性能をさらに向上させることが可能である。本発明の構造及び方法は特に、ｎＦＥＴ素子とｐＦＥＴ素子の離間距離が約２００ｎｍ未満で、６５ｎｍ以上の技術にみあう高密度回路に適用可能である。
本発明をいくつかの好ましい実施態様に従って述べたが、同業者は本発明の真の範囲及び精神から逸脱せずになされうる多くの変更及び改良を理解するであろう。これらは下記の特許請求の範囲によってのみ限定される。
本発明による構造及び方法は集積回路の製造に有用であり、ｎＦＥＴ及びｐＦＥＴのうちの一方に金属ゲート技術を用い、もう一方に従来のポリシリコンゲート電極技術を用いた高性能ＣＭＯＳ構造を可能にし、特に、ｎＦＥＴとｐＦＥＴの距離が２００ｎｍ未満である６５ｎｍ以上の技術にみあう高密度回路に適用される。
本発明の第一の実施態様の製造に用いられるプロセスステップを示したものである。 本発明の第一の実施態様の製造に用いられるプロセスステップを示したものである。 本発明の第一の実施態様の製造に用いられるプロセスステップを示したものである。 本発明の第一の実施態様の製造に用いられるプロセスステップを示したものである。 本発明の第一の実施態様の製造に用いられるプロセスステップを示したものである。 本発明の第一の実施態様の製造に用いられるプロセスステップを示したものである。 本発明の第一の実施態様の製造に用いられるプロセスステップを示したものである。 本発明の第一の実施態様の製造に用いられるプロセスステップを示したものである。 本発明の第一の実施態様の製造に用いられるプロセスステップを示したものである。 本発明の第一の実施態様の製造に用いられるプロセスステップを示したものである。 本発明の第二の実施態様の製造に用いられるプロセスステップを示したものである。 本発明の第二の実施態様の製造に用いられるプロセスステップを示したものである。 本発明の第二の実施態様の製造に用いられるプロセスステップを示したものである。 本発明の第二の実施態様の製造に用いられるプロセスステップを示したものである。 本発明の第二の実施態様の製造に用いられるプロセスステップを示したものである。

Claims (20)

  1. 第一タイプＭＯＳＦＥＴ領域（４０）のゲートスタック及び第二タイプＭＯＳＦＥＴ領域（３０）のゲートスタックからなる構造を準備するステップで、前記のゲートスタックはそれぞれ半導体層（２２，２０）からなり、前記構造はさらに前記第一タイプＭＯＳＦＥＴ及び前記第二タイプＭＯＳＦＥＴ領域の前記ゲートスタック上に形成された平坦化誘電体層（５４）からなるステップと、
    前記平坦化誘電体層（５４）の一部を除去して前記ゲートスタックの前記半導体層（２２，２０）を露出するステップと、
    前記ゲートスタックの前記露出した半導体層（２２，２０）に接触するように金属含有層（５６）を形成するステップで、前記金属含有層（５６）は、前記第一タイプＭＯＳＦＥＴ領域（４０）の前記ゲートスタックの前記半導体層（２２）を完全に半導体金属合金に変換する十分な厚さを有しているが、前記第二タイプＭＯＳＦＥＴ領域（３０）の前記半導体層（２０）を完全に半導体金属合金に変換する十分な厚さは有していないステップ、及び
    前記第一タイプＭＯＳＦＥＴ領域（４０）の前記ゲートスタックの前記半導体層（２２）に接触する前記金属含有層（５６）から完全変換半導体金属合金ゲート導電体（６２，６６）を形成し、前記第二タイプＭＯＳＦＥＴ領域（３０）の前記ゲートスタックの前記半導体層（２０）に接触する前記金属含有層（５６）から部分変換半導体金属合金ゲート導電体を形成するステップを含む半導体構造の製造方法。
  2. 前記ゲートスタックの前記半導体層（２２，２０）はシリコンからなり、前記金属含有層（５６）はシリコンと接触した場合に半導体金属シリサイドを形成しうる金属からなり、高濃度にドープされたポリシリコンとほぼ等しい仕事関数を有する請求項１記載の方法。
  3. 更に、前記金属含有層（５６）を形成する前に，前記第一タイプＭＯＳＦＥＴ領域（４０）の前記ゲートスタックの前記半導体層（２２）を凹化し、その高さを前記第二タイプＭＯＳＦＥＴ領域（３０）の前記ゲートスタックの前記半導体層（２０）の高さ未満にするステップを含む請求項１記載の方法。
  4. 前記第一タイプＭＯＳＦＥＴ領域（４０）の前記ゲートスタックの前記半導体層（２２）の凹化は、前記平坦化誘電体層（５４）に対して前記第一タイプＭＯＳＦＥＴ領域（４０）の前記ゲートスタックの前記半導体層（２２）を選択的に異方性エッチングすることからなる請求項３記載の方法。
  5. 前記金属含有層（５６）はニッケルからなり、前記ゲートスタックの前記完全変換半導体金属合金ゲート導電体および前記部分変換半導体金属合金ゲート導電体の形成は３００から６００℃の温度で瞬時熱アニーリングすることにより行なわれる請求項３記載の方法。
  6. 前記金属含有層（５６）の形成ステップはさらに、前記第二タイプのＭＯＳＦＥＴ領域（３０）上の前記金属含有層（５６）を前記第一タイプＭＯＳＦＥＴ領域（４０）上の前記金属含有層（５６）の膜厚よりも薄くするステップを含む請求項１記載の方法。
  7. 前記第二タイプＭＯＳＦＥＴ領域（３０）上の前記金属含有層（５６）の薄膜化は、さらに前記第一タイプＭＯＳＦＥＴ領域（４０）上にマスキング層（６３）を形成するステップ及び前記第二タイプＭＯＳＦＥＴ領域（３０）上の前記金属含有層（５６）をウエットエッチングするステップを含む請求項６記載の方法。
  8. 前記ウエットエッチングするステップは希薄ウエットエッチングからなる請求項７記載の方法。
  9. 前記金属含有層（５６）はニッケルからなり、前記完全変換半導体金属合金ゲート導電体及び部分変換半導体金属合金ゲート導電体の形成は、３００から６００℃の温度で瞬時熱アニールすることにより行なわれる請求項６記載の方法。
  10. 前記金属含有層（５６）はニッケルからなり、前記完全変換半導体金属合金ゲート導電体及び部分変換半導体金属合金ゲート導電体の形成は３００から６００℃の温度で瞬時熱アニールすることにより行なわれる請求項１記載の方法。
  11. 前記ゲートスタックの前記半導体層（２２，２０）はＳｉ，Ｇｅ，ＳｉＧｅ，ＳｉＣ，ＳｉＧｅＣ及びＧａＡｓからなる群から選択される半導体からなる請求項１記載の方法。
  12. 前記ゲートスタックの前記半導体層（２２，２０）はＳｉ，Ｇｅ，ＳｉＧｅ，ＳｉＣ，ＳｉＧｅＣ及びＧａＡｓからなる群から選択される半導体からなる請求項３記載の方法。
  13. 前記ゲートスタックの前記半導体層（２２，２０）はＳｉ，Ｇｅ，ＳｉＧｅ，ＳｉＣ，ＳｉＧｅＣ及びＧａＡｓからなる群から選択される半導体からなる請求項６記載の方法。
  14. 完全変換半導体金属合金ゲート導電体からなる第一タイプＭＯＳＦＥＴ素子（３５）、及び
    半導体層（２０）からなる下部ゲート導電体部及び前記下部ゲート導電体部（２０）上の上部半導体金属合金ゲート導電体部（６４，６５）を有する部分変換半導体金属合金ゲート導電体からなる第二タイプＭＯＳＦＥＴ素子（２５）を含む半導体構造であって、前記第一タイプＭＯＳＦＥＴ素子（３５）の前記完全変換半導体金属合金ゲート導電体（６２，６６）の高さは、前記第二タイプＭＯＳＦＥＴ素子（２５）の前記部分変換半導体金属合金ゲート導電体の高さ未満である半導体構造。
  15. 前記第一タイプＭＯＳＦＥＴ素子（３５）及び前記第二タイプＭＯＳＦＥＴ素子（２５）の離間距離は２００ｎｍ未満である請求項１４記載の半導体構造。
  16. 前記第一タイプＭＯＳＦＥＴ素子（３５）の前記完全変換半導体金属合金ゲート導電体及び前記第二タイプＭＯＳＦＥＴ素子（２５）の前記上部半導体金属合金ゲート導電体部（６４，６５）はニッケルシリサイドを含む請求項１４記載の半導体構造。
  17. 第一タイプＭＯＳＦＥＴ領域（４０）のゲートスタック及び第二タイプＭＯＳＦＥＴ領域（３０）のゲートスタックからなる構造を準備するステップで，前記ゲートスタックはそれぞれ半導体層（２２，２０）からなり、前記構造はさらに前記第一タイプＭＯＳＦＥＴ領域及び第二タイプＭＯＳＦＥＴ領域の前記ゲートスタック上に形成された平坦化誘電体層（５４）からなるステップと、
    前記平坦化誘電体層（５４）の一部を除去して前記ゲートスタックの前記半導体層（２２，２０）を露出するステップと、
    前記ゲートスタックの前記露出した半導体層（２２，２０）に接触するように金属含有層（５６）を形成するステップで、前記金属含有層（５６）は、前記第一タイプＭＯＳＦＥＴ領域（４０）の前記ゲートスタックの前記半導体層（２２）を完全に半導体金属合金に変換するのに十分な厚さを有するが、前記第二タイプＭＯＳＦＥＴ領域（３０）の前記ゲートスタックの前記半導体層（２０）を完全に半導体金属合金に変換するのに十分な厚さは有していないステップ、及び
    前記第一タイプＭＯＳＦＥＴ領域（４０）の前記ゲートスタックの前記半導体層（２２）に接触する前記金属含有層（５６）から完全変換ゲート導電体（６２，６６）を形成し、前記第二タイプＭＯＳＦＥＴ領域（３０）の前記ゲートスタックの前記半導体層（２０）に接触する前記金属含有層（５６）から部分変換ゲート導電体を形成するステップを含む方法によって製造される請求項１４記載の半導体構造。
  18. 前記金属含有層（５６）を形成する前に，前記第一タイプＭＯＳＦＥＴ領域（４０）の前記ゲートスタックの前記半導体層（２２）を凹化して、前記第二タイプＭＯＳＦＥＴ領域（３０）の前記ゲートスタックの前記半導体層（２０）の高さ未満にするステップを更に含む前記方法で製造される請求項１７記載の半導体構造。
  19. 前記第一タイプＭＯＳＦＥＴ領域（４０）がｎＦＥＴ領域であり、前記第二タイプのＭＯＳＦＥＴ領域（３０）がｐＦＥＴ領域である請求項１記載の方法。
  20. 前記第一タイプＭＯＳＦＥＴ素子（３５）がｎＦＥＴ素子で前記第二タイプのＭＯＳＦＥＴ素子（２５）がｐＦＥＴ素子である請求項１４記載の方法。
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