JP2010062995A - Ａ／ｄ変換器 - Google Patents

Abstract

【課題】比較器とプログラマブル回路を組み合わせることにより、Ａ／Ｄ変換器の仕様や機能をプログラマブル回路によって変更できるＡ／Ｄ変換器を提供する。
【解決手段】一方の入力端子にはアナログ信号が入力され、他方の入力端子にはそれぞれ所定の基準電圧が入力される複数の比較器を含む並列比較回路と、この並列比較回路の出力信号が入力され、プログラムに基づき設定される所定のデジタル処理を行うデジタル処理回路８、とで構成される。
【選択図】図１

Description

本発明は、Ａ／Ｄ変換器に関し、詳しくは、仕様変更に柔軟に対応できるＡ／Ｄ変換器に関するものである。

近年、家電、オーディオ、ビデオ、工業用の自動制御や測定など、各種分野の電子機器がデジタル化され、これまでアナログ信号で行われていた信号処理が、デジタル信号による処理に取って代わってきている。このようにデジタル化された電子機器では、入力されたアナログ信号をＡ／Ｄ変換器でデジタル信号に変換した後、各種の演算や補正などのデータ処理を行う。

ところで、Ａ／Ｄ変換器には、並列型（フラッシュ型）、逐次比較型、積分型、ΣΔ型などの各種方式があるが、大半はそれぞれの方式に基づき予め設定された仕様でＡ／Ｄ変換を行うＡ／Ｄ変換器としてＩＣ化されている。また、ＣＰＵに組み込まれたＡ／Ｄ変換器においても、仕様は予め設定された固定のものである。

図１３は、従来のフラッシュ型Ａ／Ｄ変換器の一例を示すブロック図である。フラッシュ型Ａ／Ｄ変換器は、量子化レベルの数に応じた複数ｎ個の比較器１を並列に接続して、すべて同時に動作させる方式であり、たとえば分解能４ビットの場合には１５個の比較器１が並列接続され、分解能８ビットの場合には２５５個の比較器１が並列接続される。これらすべての比較器１の一方の入力端子には、共通のアナログ信号入力端子２から共通のアナログ信号Ａｉｎが同時に入力される。すべての比較器１の他方の入力端子には、たとえば最小ビット（ＬＳＢ）の電圧分解能ずつ異なる複数ｎ個の基準電圧Ｖｒ1〜Ｖｒｎを出力する抵抗分圧回路３のそれぞれの出力電圧が入力される。

これにより、比較器１は、アナログ信号Ａｉｎよりも基準電圧が低い場合は’１’を出力し、アナログ信号Ａｉｎよりも基準電圧が高い場合は'０’を出力する。すべての比較器１の出力を並べると、サーモメータコードと呼ばれる棒グラフのようにアナログ信号Ａｉｎの値の大きさに応じて’１’が連続したデータパターン(１１・・・１００・・・０)が得られる。このデータパターンをクロック発生回路４から出力される共通のクロックＣＬＫに基づき出力タイミングを揃えるラッチ回路５を介してエンコーダ６に入力し、サーモメータコードの'１’と'０’の遷移点を求めることにより、デジタル信号出力端子Ｄｏｕｔ７にはバイナリコードが変換出力される。

特許文献１は、量子化幅を自由に設定できるようにしたＡ／Ｄ変換器およびこのＡ／Ｄ変換器を用いた映像表示装置に関するものである。

特開２００２−２１７７３３号公報

図１３に示すフラッシュ型Ａ／Ｄ変換器は、比較器１の比較確定時間だけで変換できるので、非常に高速であるが、比較器１を複数ｎ個使用するため、高価になるという問題がある。また、ビット数を増やそうとすると比較器１の数も増えるため、大規模になってしまうという問題もある。

また、１チップＩＣあるいは複数ＩＣやディスクリート素子とを組み合わせてプリント基板上にＡ／Ｄ変換器として構成されているため、Ａ／Ｄ変換器の仕様が固定されてしまうという問題がある。

また、可変利得アンプ（ＰＧＡ）や切替器（マルチプレクサ）を内蔵したＡ／Ｄ変換器もあるが、アナログ信号処理の機能追加であるため、Ａ／Ｄ変換器の基本性能を変えることはできないという問題がある。

さらに、Ａ／Ｄ変換器が組み込まれるシステムの構成や回路が変更になった場合、その仕様変更に合わせてＡ／Ｄ変換器へ入力するアナログ信号処理回路の再設計が必要になる場合や、Ａ／Ｄ変換器の交換が必要になるという問題もある。

本発明は、これらの問題点を解決するものであり、比較器とプログラマブル回路を組み合わせることにより、Ａ／Ｄ変換器の仕様や機能をプログラマブル回路によって変更できるＡ／Ｄ変換器を提供する。

上記のような目的を達成するために、本発明の請求項１は、
一方の入力端子にはアナログ信号が入力され、他方の入力端子にはそれぞれ所定の基準電圧が入力される複数の比較器を含む並列比較回路と、
この並列比較回路の出力信号が入力され、プログラムに基づき設定される所定のデジタル処理を行うデジタル処理回路、
とで構成されたことを特徴とするＡ／Ｄ変換器である。

請求項２では、請求項１記載のＡ／Ｄ変換器において、
前記基準電圧は、共通の所定電圧であることを特徴とする。

請求項３では、請求項１または２記載のＡ／Ｄ変換器において、
前記一方の入力端子には、それぞれ異なるアナログ電圧が入力されることを特徴とする。

請求項４では、請求項１〜３のいずれかに記載のＡ／Ｄ変換器において、
前記デジタル処理回路は、プログラマブル回路であることを特徴とする。

請求項５では、請求項１〜４のいずれかに記載のＡ／Ｄ変換器において、
前記デジタル処理回路は、少なくともコード変換、リニアリティ補正、フィルタリング処理のいずれかのデジタル処理を含むことを特徴とする。

請求項６では、請求項１〜５のいずれかに記載のＡ／Ｄ変換器において、
前記デジタル処理回路は、ＦＰＧＡで形成されていることを特徴とする。

請求項７では、請求項１〜５のいずれかに記載のＡ／Ｄ変換器において、
前記デジタル処理回路は、ＣＰＬＤで形成されていることを特徴とする。

請求項８では、請求項１〜７のいずれかに記載のＡ／Ｄ変換器において、
前記並列比較回路と前記デジタル処理回路は、共通の半導体基板に実装されていることを特徴とする。

これらにより、プログラマブル回路のデジタル処理内容を用途に応じて自由に変更できるＡ／Ｄ変換器を提供できる。

以下、図面を用いて、本発明のＡ／Ｄ変換器を説明する。図１は、本発明の一実施例を示すＡ／Ｄ変換器の構成図であり、前記図１３と共通するものには同一符号を付して示している。図１と図１３の異なる点は、図１では図１３のエンコーダ６に代えてデジタル処理回路８を用いていることである。

すなわち、量子化レベルの数に応じた複数ｎ個（たとえば分解能８ビットの場合には２５５個）の比較器１が並列に接続され、これらすべての比較器１の一方の入力端子には共通のアナログ信号入力端子２から共通のアナログ信号Ａｉｎが同時に入力され、すべての比較器１の他方の入力端子にはたとえば最小ビット（ＬＳＢ）の電圧分解能ずつ異なる複数ｎ個の基準電圧Ｖｒ1〜Ｖｒｎを出力する抵抗分圧回路３のそれぞれの出力電圧が入力される。

そして、比較器１は、アナログ信号Ａｉｎよりも基準電圧が低い場合は’１’を出力し、アナログ信号Ａｉｎよりも基準電圧が高い場合は'０’を出力する。すべての比較器１の出力を並べると、図１３と同様に、アナログ信号Ａｉｎの値の大きさに応じて’１’が連続したサーモメータコードのデータパターンが得られる。このデータパターンをクロック発生回路４から出力される共通のクロックに基づき出力タイミングを揃えるラッチ回路５を介してデジタル処理回路８に入力する。

デジタル処理回路８は、ラッチ回路５を介して入力されるデジタル信号に対し、サーモメータコードをバイナリコードに変換するコード変換や、実際のラッチ回路５の出力信号を理想的なラッチ回路の出力信号特性に補正するリニアリティ補正や、たとえばデジタルフィルタを組み込むのにあたり帯域を制限することにより周波数特性を自由に切り替えるフィルタリング処理などのデジタル信号処理を行い、Ａ／Ｄ変換データとしてデジタル信号出力端子Ｄｏｕｔ９に出力する。

デジタル処理回路８にデジタルフィルタを組み込む場合、帯域を制限することにより、周波数特性を自由に切り替えることができる。たとえばデジタル処理回路８に入力された高い周波数成分から低い周波数成分を取り出したい場合、デジタル処理回路８で低域通過フィルタをかけることによって、低い周波数成分のみを出力できる。

なお、並列に接続された比較器１の出力をラッチするラッチ回路５に入力されるクロック信号の位相をずらした複数のクロック信号によってラッチしたり、並列に接続された比較器１に入力されるアナログ信号Ａｉｎをそれぞれ所定時間遅延させることによりインターリーブ（多重化）することができ、Ａ／Ｄ変換器の高速化を実現できる。

図２は本発明に基づく高分解能変換モードの一実施例を示すＡ／Ｄ変換器の構成図であり、図１と共通する部分には同一の符号を付けている。図２において、複数ｎ個の比較器１は配列順に４個ずつグループ分けされていて、各グループ単位で他方の入力端子に入力される基準電圧が切り換えられるように構成されている。すなわち、各グループにおける下位３個の比較器１の他方の入力端子には同時に連動駆動される切換スイッチ１１が接続されていて、切換スイッチ１１の一方の固定接点には抵抗分圧回路３のそれぞれの出力電圧が入力され、他方の固定接点には各グループの最上位比較器１の基準電圧が入力されている。クロック発生回路１０は、図３の波形図に示すように互いの位相が等しいクロック信号Φ１〜Φ４を各グループのそれぞれに対応したラッチ回路５に入力している。これにより、アナログ信号Ａｉｎをデジタル化するそれぞれの比較器１の出力信号は同位相のクロック信号でラッチされる。なお、図２ではスイッチ１１の可動接点を抵抗分圧回路３のそれぞれの出力電圧側に接続しているが、各グループ単位の基準電圧側にセットすることによりインターリーブにも対応できる。

図４も本発明の高速変換モードの一実施例を示すＡ／Ｄ変換器の構成図であり、図２と共通する部分には同一の符号を付けている。図４のクロック発生回路１０は、図５の波形図に示すように互いの位相が１／４周期ずつ異なる４相のクロック信号Φ１〜Φ４を各グループのそれぞれに対応したラッチ回路５に入力している。スイッチ１１の可動接点は各グループ単位の基準電圧側に接続されている。これにより、アナログ信号Ａｉｎをデジタル化するそれぞれの比較器１の出力信号はこれら１／４周期ずつ位相が異なるクロック信号でラッチされてインターリーブが行われる。

図６も本発明の高速変換モードの一実施例を示すＡ／Ｄ変換器の構成図であり、図２と共通する部分には同一の符号を付けている。図６では、配列順に４個ずつグループ分けされている複数ｎ個の比較器１の一方の入力端子に入力されるアナログ信号Ａｉｎの位相を各グループ内の配列順に応じて１／４周期ずつ遅延させられるように、アナログ信号Ａｉｎの入力系統には同時に連動駆動される３個の切換スイッチ１２と１／４周期の遅延時間を有し直列接続された３個の遅延回路１３が設けられている。

すなわち、直列接続された３個の遅延回路１３の一端はアナログ信号Ａｉｎの入力端子２に接続されて他端は３個の切換スイッチ１２のうちの最下位スイッチの一方の固定接点に接続され、最上位と中位の遅延回路１３の接続点は最上位スイッチの一方の固定接点に接続され、中位と最下位の遅延回路１３の接続点は中位スイッチの一方の固定接点に接続されている。３個の切換スイッチ１２の他方の固定接点はアナログ信号Ａｉｎの入力端子２に接続され、最上位スイッチの可動接点は各グループにおける上位から２番目の比較器１の一方の入力端子に接続され、中位スイッチの可動接点は各グループにおける上位から３番目の比較器１の一方の入力端子に接続され、最下位スイッチの可動接点は各グループにおける最下位の比較器１の一方の入力端子に接続されている。なお、図６ではスイッチ１１の可動接点は抵抗分圧回路３のそれぞれの出力電圧側に接続され、切換スイッチ１２の可動接点はアナログ信号Ａｉｎの入力端子２側に接続されている。

クロック発生回路１０は、共通のクロック信号Φをそれぞれのラッチ回路５に入力している。これにより、図７の波形図に示すようにアナログ信号Ａｉｎ１〜Ａｉｎ４をデジタル化するそれぞれの比較器１の出力信号は、共通のクロック信号Φでラッチされる。

図８も本発明の高速変換モードの一実施例を示すＡ／Ｄ変換器の構成図であり、図６と共通する部分には同一の符号を付けている。図８では、スイッチ１１の可動接点は各グループ単位の基準電圧側に接続されに接続され、切換スイッチ１２の可動接点は遅延回路１３側に接続されている。これにより、並列に接続された比較器１に入力されるアナログ信号Ａｉｎ１〜Ａｉｎ４は遅延回路１３によりそれぞれ１／４周期ずつ（ｔ１〜ｔ３）遅延されたものになり、並列に接続された比較器１に入力される基準電圧Ｖｒは各グループ単位で同じ電圧が入力されることになる。なお、各ラッチ回路５にはクロック発生回路４から共通のクロック信号Φが入力されている。これにより、図９の波形図に示すように図４と同様なインターリーブが実現できる。

図１０は図８のアナログ信号Ａｉｎに代えて光信号Ｐｉｎを入力できるように構成されたものであり、図８と共通する部分には同一の符号を付けている。すなわち、光信号入力端子１４に入力される光信号Ｐｉｎはカプラ１５で分岐され、所定時間（ｔ１、ｔ１＋ｔ２、ｔ１＋ｔ２＋ｔ３）遅延させる光ファイバ遅延線１６を介して光信号を電気信号に変換するＯ／Ｅ変換器１７に入力され、Ｏ／Ｅ変換器１７から変換出力される電気信号Ａｉｎ１〜Ａｉｎ４はそれぞれの比較器１に入力されている。各比較器１の出力信号は、図８と同様に、クロック発生回路４から共通のクロック信号Φが入力されている各ラッチ回路５でラッチされる。これにより、図１１の波形図に示すように光信号Ｐｉｎのインターリーブが実現できる。

図１２は図１のアナログ信号Ａｉｎに代えて光信号Ｐｉｎを入力できるように構成されたものである。すなわち、光信号入力端子１４に入力される光信号Ｐｉｎは光ファイバ遅延線１６を介して光信号を電気信号に変換するＯ／Ｅ変換器１７に入力され、Ｏ／Ｅ変換器１７から変換出力される電気信号はそれぞれの比較器１に入力される。各比較器１の出力信号は、図１と同様に、クロック発生回路４から共通のクロック信号ＣＬＫが入力されている各ラッチ回路５でラッチされる。これにより、光Ａ／Ｄ変換器が実現できる。

なお、並列に接続された比較器１へ入力するクロック信号の切換回路をあらかじめ用意しておくことにより、Ａ／Ｄ変換器を低速かつ高分解能なタイプと、高速かつ低分解能タイプとに自由に切り替えることができる。この場合、デジタル処理回路８でデータの合成を行う。

また、デジタル処理回路８に、ラッチ回路５を設けてもよい。

また、デジタル処理回路８は、ＦＰＧＡ(Field Programmable Gate Array)、あるいは(Complex Programable Logic Device)ＣＰＬＤ、あるいはＣＰＵなどソフト的な手段を用いてもよい。

また、デジタル処理回路８は、エンコーダ、デジタルフィルタ、リニアリティ補正回路、クロック切り替え回路などの機能を組み合わせてもよい。

デジタル処理回路８をプログラマブル回路で構成することにより、製品出荷後の機能の切り替え（仕様変更）が容易になり、フィールドでの機能変更もできる。さらに、ＣＰＵからの制御でＡ／Ｄ変換器の特性変更もできる。

さらに、並列比較回路とデジタル処理回路８を共通の半導体基板に実装し、半導体装置として１パッケージ化してもよい。

以上説明したように、本発明によれば、比較器とプログラマブル回路を組み合わせることにより、Ａ／Ｄ変換器の仕様や機能をプログラマブル回路によって変更できるＡ／Ｄ変換器が実現でき、仕様変更にもハードウェア変更が不要となり、フィールドでの変更に対応可能なＡ／Ｄ変換器を実現できる。

本発明のＡ／Ｄ変換器の構成図である。 インターリーブの具体例を示す説明図である。 図２の波形図である。 インターリーブの他の具体例を示す説明図である。 図４の波形図である。 光Ａ／Ｄ変換器の一例を示す構成図である。 図６の波形図である。 インターリーブの他の具体例を示す説明図ある。 図８の波形図である。 インターリーブの他の具体例を示す説明図ある。 図１０の波形図である。 光Ａ／Ｄ変換器の一例を示す構成図である。 従来のＡ／Ｄ変換器の一例を示す構成図である。

符号の説明

１ 比較器
２ アナログ信号入力端子
３ 抵抗分圧回路
４，１０ クロック発生回路
５ ラッチ回路
８ デジタル処理回路
９ デジタル信号出力端子
１１，１２ スイッチ
１３ 遅延回路
１４ 光信号入力端子
１５ カプラ
１６ 光ファイバ遅延線
１７ Ｏ／Ｅ変換器

Claims (8)

1. 一方の入力端子にはアナログ信号が入力され、他方の入力端子にはそれぞれ所定の基準電圧が入力される複数の比較器を含む並列比較回路と、
   この並列比較回路の出力信号が入力され、プログラムに基づき設定される所定のデジタル処理を行うデジタル処理回路、
   とで構成されたことを特徴とするＡ／Ｄ変換器。
2. 前記基準電圧は、共通の所定電圧であることを特徴とする請求項１記載のＡ／Ｄ変換器。
3. 前記一方の入力端子には、それぞれ異なるアナログ電圧が入力されることを特徴とする請求項１または２記載のＡ／Ｄ変換器。
4. 前記デジタル処理回路は、プログラマブル回路であることを特徴とする請求項１〜３のいずれかに記載のＡ／Ｄ変換器。
5. 前記デジタル処理回路は、少なくともコード変換、リニアリティ補正、フィルタリング処理のいずれかのデジタル処理を含むことを特徴とする請求項１〜４のいずれかに記載のＡ／Ｄ変換器。
6. 前記デジタル処理回路は、ＦＰＧＡで形成されていることを特徴とする請求項１〜５のいずれかに記載のＡ／Ｄ変換器。
7. 前記デジタル処理回路は、ＣＰＬＤで形成されていることを特徴とする請求項１〜５のいずれかに記載のＡ／Ｄ変換器。
8. 前記並列比較回路と前記デジタル処理回路は、共通の半導体基板に実装されていることを特徴とする請求項１〜７のいずれかに記載のＡ／Ｄ変換器。

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