JPH06276098A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH06276098A JPH06276098A JP6390993A JP6390993A JPH06276098A JP H06276098 A JPH06276098 A JP H06276098A JP 6390993 A JP6390993 A JP 6390993A JP 6390993 A JP6390993 A JP 6390993A JP H06276098 A JPH06276098 A JP H06276098A
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Abstract
(57)【要約】
【目的】分解能以上の数の分圧抵抗を備え、比較器に接
続する分圧出力を任意に選択できるようにし、変換特性
の変更を容易化する。 【構成】８ビットのエンコーダ４のディジタル出力に対
して１０ビットの分圧出力端子を備え、入力端子６から
入力された測定電圧を基準電圧と比較するコンパレータ
Ｃ1 〜Ｃ255 のそれぞれに接続すべき分圧出力端子を、
単一の配線層に形成された配線パターンである選択スイ
ッチＳ1 〜Ｓ255 によって選択する。
続する分圧出力を任意に選択できるようにし、変換特性
の変更を容易化する。 【構成】８ビットのエンコーダ４のディジタル出力に対
して１０ビットの分圧出力端子を備え、入力端子６から
入力された測定電圧を基準電圧と比較するコンパレータ
Ｃ1 〜Ｃ255 のそれぞれに接続すべき分圧出力端子を、
単一の配線層に形成された配線パターンである選択スイ
ッチＳ1 〜Ｓ255 によって選択する。
Description
【０００１】
【産業上の利用分野】この発明は、アナログ入力信号を
ディジタル信号に変換するフラッシュ型Ａ／Ｄ変換器に
関する。
ディジタル信号に変換するフラッシュ型Ａ／Ｄ変換器に
関する。
【０００２】
【従来の技術】従来のフラッシュ型Ａ／Ｄ変換器は図３
に示すように、上点基準電圧端子３５と下点基準電圧端
子３６との間にラダー抵抗Ｒ１〜ｉ（ｉ＝２n ）を直列
に接続し、各抵抗間の分圧出力端子をコンパレータ３２
に接続する。このコンパレータ３２においてアナログ入
力端子３７から入力された測定電圧を、各分圧出力端子
から入力される分圧出力と比較する。このコンパレータ
３２の出力はエンコーダ３３に入力され、ｎビットのデ
ィジタル信号として出力端子３４から出力される。
に示すように、上点基準電圧端子３５と下点基準電圧端
子３６との間にラダー抵抗Ｒ１〜ｉ（ｉ＝２n ）を直列
に接続し、各抵抗間の分圧出力端子をコンパレータ３２
に接続する。このコンパレータ３２においてアナログ入
力端子３７から入力された測定電圧を、各分圧出力端子
から入力される分圧出力と比較する。このコンパレータ
３２の出力はエンコーダ３３に入力され、ｎビットのデ
ィジタル信号として出力端子３４から出力される。
【０００３】また、上記の構成においてラダー抵抗の抵
抗比を所定の非線形特性とすれば、図４（Ａ），（Ｂ）
に示すように、Ａ／Ｄ変換器１２の前段または後段に非
線形の電圧特性を持つアナログ増幅器１１や線型の変換
演算を行うディジタル回路２２を備えることなく非線形
のＡ／Ｄ変換を行うことができる。例えば、映像信号処
理に用いられる撮像装置のγ補正は、図３に示すＡ／Ｄ
変換器のラダー抵抗Ｒ１〜Ｒｉに、
抗比を所定の非線形特性とすれば、図４（Ａ），（Ｂ）
に示すように、Ａ／Ｄ変換器１２の前段または後段に非
線形の電圧特性を持つアナログ増幅器１１や線型の変換
演算を行うディジタル回路２２を備えることなく非線形
のＡ／Ｄ変換を行うことができる。例えば、映像信号処
理に用いられる撮像装置のγ補正は、図３に示すＡ／Ｄ
変換器のラダー抵抗Ｒ１〜Ｒｉに、
【０００４】
【数１】
【０００５】の特性を与えることにより実現できる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来のフラッシュ型Ａ／Ｄ変換器では、線型、非線形に拘
らず、各コンパレータに接続される分圧出力端子は一義
的に定められており、各コンパレータは測定電圧を一定
値に固定された分圧出力と比較していた。このため、Ａ
／Ｄ変換器の変換範囲を任意に設定することができない
ため、変換精度の補正を容易に行うことができず、一部
の電圧範囲でのみＡ／Ｄ変換が必要な場合であっても、
システム全体の電圧範囲で変換しなければならない問題
があった。
来のフラッシュ型Ａ／Ｄ変換器では、線型、非線形に拘
らず、各コンパレータに接続される分圧出力端子は一義
的に定められており、各コンパレータは測定電圧を一定
値に固定された分圧出力と比較していた。このため、Ａ
／Ｄ変換器の変換範囲を任意に設定することができない
ため、変換精度の補正を容易に行うことができず、一部
の電圧範囲でのみＡ／Ｄ変換が必要な場合であっても、
システム全体の電圧範囲で変換しなければならない問題
があった。
【０００７】また、線形のＡ／Ｄ変換器では、最も高い
分解能が要求される部分と同一の精度で電圧範囲の全域
についてＡ／Ｄ変換を行わなければならず、システム全
体のコストの上昇を招く問題があった。さらに、上述の
非線形のＡ／Ｄ変換を行うもののように、特殊な変換処
理が要求される場合には汎用のＡ／Ｄ変換器を用いるこ
とかできず、設計の煩雑化及びコストの著しい上昇を招
く問題があった。
分解能が要求される部分と同一の精度で電圧範囲の全域
についてＡ／Ｄ変換を行わなければならず、システム全
体のコストの上昇を招く問題があった。さらに、上述の
非線形のＡ／Ｄ変換を行うもののように、特殊な変換処
理が要求される場合には汎用のＡ／Ｄ変換器を用いるこ
とかできず、設計の煩雑化及びコストの著しい上昇を招
く問題があった。
【０００８】この発明の目的は、予めディジタル出力信
号の分解能以上の数の分圧抵抗を備えておき、比較器に
接続される分圧出力を容易に変更できるようにすること
により、Ａ／Ｄ変換器の変換範囲及び変換精度を任意に
変更できにようにし、特殊な変換特性による使用にも適
用することができるとともに、変換精度の補正を容易に
でき、さらに生産段階における歩留りの向上を図ること
ができるＡ／Ｄ変換器を提供することにある。
号の分解能以上の数の分圧抵抗を備えておき、比較器に
接続される分圧出力を容易に変更できるようにすること
により、Ａ／Ｄ変換器の変換範囲及び変換精度を任意に
変更できにようにし、特殊な変換特性による使用にも適
用することができるとともに、変換精度の補正を容易に
でき、さらに生産段階における歩留りの向上を図ること
ができるＡ／Ｄ変換器を提供することにある。
【０００９】
【課題を解決するための手段】この発明のＡ／Ｄ変換器
は、基準電圧間に直列接続された複数の分圧抵抗と、ア
ナログ入力電圧を各分圧抵抗の分圧出力と比較する複数
の比較器と、を備え、アナログ入力電圧をディジタル出
力信号に変換するＡ／Ｄ変換器において、ディジタル出
力信号の分解能以上の数の分圧抵抗を備え、前記複数の
比較器のそれぞれに接続する分圧出力を選択する分圧選
択手段を設けたことを特徴とする。
は、基準電圧間に直列接続された複数の分圧抵抗と、ア
ナログ入力電圧を各分圧抵抗の分圧出力と比較する複数
の比較器と、を備え、アナログ入力電圧をディジタル出
力信号に変換するＡ／Ｄ変換器において、ディジタル出
力信号の分解能以上の数の分圧抵抗を備え、前記複数の
比較器のそれぞれに接続する分圧出力を選択する分圧選
択手段を設けたことを特徴とする。
【００１０】前記分圧選択手段は、前記複数の分圧抵抗
と複数の比較器との間に交換自在に配置される配線層と
することができる。
と複数の比較器との間に交換自在に配置される配線層と
することができる。
【００１１】また、前記分圧選択手段は、前記複数の比
較器のそれぞれに入力すべき分圧抵抗値を書換自在に記
憶する抵抗値記憶手段と、抵抗値記憶手段の記憶内容に
基づいて各比較器に接続する分圧出力端子を選択するセ
レクタと、から構成してもよい。
較器のそれぞれに入力すべき分圧抵抗値を書換自在に記
憶する抵抗値記憶手段と、抵抗値記憶手段の記憶内容に
基づいて各比較器に接続する分圧出力端子を選択するセ
レクタと、から構成してもよい。
【００１２】
【作用】この発明においては、分圧選択手段により比較
器のそれぞれに接続する分圧出力を選択することができ
る。比較器に接続する分圧出力を変えると、比較器に入
力される分圧出力値が変わり、変換特性が変わる。
器のそれぞれに接続する分圧出力を選択することができ
る。比較器に接続する分圧出力を変えると、比較器に入
力される分圧出力値が変わり、変換特性が変わる。
【００１３】また、分圧選択手段を比較器のそれぞれを
所定の分圧出力に接続する単一の配線層によって構成す
ることにより、配線層における配線パターンの構成を変
えるだけで変換特性が変わる。
所定の分圧出力に接続する単一の配線層によって構成す
ることにより、配線層における配線パターンの構成を変
えるだけで変換特性が変わる。
【００１４】さらに、分圧選択手段を、比較器のそれぞ
れに接続すべき分圧出力を書換自在に記憶する抵抗値記
憶手段と、この抵抗値記憶手段の記憶内容に基づいて各
比較器に接続する分圧出力端子を選択するセレクタと、
から構成することにより、抵抗値記憶手段の記憶内容を
書き換えることによって変換特性が変わる。
れに接続すべき分圧出力を書換自在に記憶する抵抗値記
憶手段と、この抵抗値記憶手段の記憶内容に基づいて各
比較器に接続する分圧出力端子を選択するセレクタと、
から構成することにより、抵抗値記憶手段の記憶内容を
書き換えることによって変換特性が変わる。
【００１５】
【実施例】図１は、この発明の実施例であるＡ／Ｄ変換
器の構成を示す図である。本実施例は、請求項２に記載
した発明に係る非線形Ａ／Ｄ変換器の実施例であり、８
ビットのディジタル信号を出力する。Ａ／Ｄ変換器１
は、基準電圧上点２および基準電圧下点３の間にラダー
抵抗Ｒ1 〜Ｒ1025を直列に接続し、各抵抗の間から分圧
出力端子Ｔ1 〜Ｔ1024を引き出している。この分圧出力
端子Ｔ1 〜Ｔ1024は、一方の端子にアナログ入力端子６
から測定電圧が入力されるコンパレータＣ1 〜Ｃ255 の
下方の端子に選択的に接続される。コンパレータＣ1 〜
Ｃ255 の出力はエンコーダ４に入力される。エンコーダ
４はコンパレータＣ1 〜Ｃ255 の出力に応じて８ビット
のディジタル信号を出力端子５から出力する。
器の構成を示す図である。本実施例は、請求項２に記載
した発明に係る非線形Ａ／Ｄ変換器の実施例であり、８
ビットのディジタル信号を出力する。Ａ／Ｄ変換器１
は、基準電圧上点２および基準電圧下点３の間にラダー
抵抗Ｒ1 〜Ｒ1025を直列に接続し、各抵抗の間から分圧
出力端子Ｔ1 〜Ｔ1024を引き出している。この分圧出力
端子Ｔ1 〜Ｔ1024は、一方の端子にアナログ入力端子６
から測定電圧が入力されるコンパレータＣ1 〜Ｃ255 の
下方の端子に選択的に接続される。コンパレータＣ1 〜
Ｃ255 の出力はエンコーダ４に入力される。エンコーダ
４はコンパレータＣ1 〜Ｃ255 の出力に応じて８ビット
のディジタル信号を出力端子５から出力する。
【００１６】上記分圧出力端子Ｔ1 〜 Ｔ1024とコンパ
レータＣ1 〜Ｃ255 との間には、選択スイッチＳ1 〜Ｓ
255 からなる抵抗選択部７が設けられている。この抵抗
選択部７は基準電圧選択スイッチＳ1 〜Ｓ255 を一層の
配線層にパターン形成したものである。本実施例では、
最終的な８ビットの出力信号に対して１０ビット分の分
圧出力端子Ｔ1 〜Ｔ1024を備えており、抵抗選択部７を
構成する基準電圧選択スイッチＳ1 〜Ｓ255 のそれぞれ
は、コンパレータＣ1 〜Ｃ255 のそれぞれに接続すべき
分圧出力端子を固定的に選択する。
レータＣ1 〜Ｃ255 との間には、選択スイッチＳ1 〜Ｓ
255 からなる抵抗選択部７が設けられている。この抵抗
選択部７は基準電圧選択スイッチＳ1 〜Ｓ255 を一層の
配線層にパターン形成したものである。本実施例では、
最終的な８ビットの出力信号に対して１０ビット分の分
圧出力端子Ｔ1 〜Ｔ1024を備えており、抵抗選択部７を
構成する基準電圧選択スイッチＳ1 〜Ｓ255 のそれぞれ
は、コンパレータＣ1 〜Ｃ255 のそれぞれに接続すべき
分圧出力端子を固定的に選択する。
【００１７】以上のように構成されたＡ／Ｄ変換器１を
映像信号処理におけるγ補正に適合した特性を与える場
合には、抵抗Ｒ1 〜Ｒ1025のそれぞれの抵抗値が１オー
ムであるとすると、前述の数１においてＲT は１０２５
Ωとなり、γ＝０．４５として各分圧出力端子Ｔ1 〜Ｔ
1024の基準電圧下点３からの合成抵抗値Ｒi を数１より
求めると、 Ｒi Ｔ＝（ｉ／２５６）0.45・１０２５ となる。これを用いて各コンパレータＣ1 〜Ｃ255 に接
続すべき分圧出力端子を選択する。すなわち、ｉ＝１の
とき、 Ｒ1 Ｔ＝（１／２５６）0・45・１０２５＝８４ となり、コンパレータＣ1 を 分圧出力端子Ｔ84に接続
する。同様にして、ｉ＝２及びｉ＝２５５の時は、Ｒ2T
＝１１５及びＲ255T＝１０２３となり、コンパレータＣ
2 及びＣ255 を分圧出力端子Ｔ115 及びＴ1023のそれぞ
れに接続する。
映像信号処理におけるγ補正に適合した特性を与える場
合には、抵抗Ｒ1 〜Ｒ1025のそれぞれの抵抗値が１オー
ムであるとすると、前述の数１においてＲT は１０２５
Ωとなり、γ＝０．４５として各分圧出力端子Ｔ1 〜Ｔ
1024の基準電圧下点３からの合成抵抗値Ｒi を数１より
求めると、 Ｒi Ｔ＝（ｉ／２５６）0.45・１０２５ となる。これを用いて各コンパレータＣ1 〜Ｃ255 に接
続すべき分圧出力端子を選択する。すなわち、ｉ＝１の
とき、 Ｒ1 Ｔ＝（１／２５６）0・45・１０２５＝８４ となり、コンパレータＣ1 を 分圧出力端子Ｔ84に接続
する。同様にして、ｉ＝２及びｉ＝２５５の時は、Ｒ2T
＝１１５及びＲ255T＝１０２３となり、コンパレータＣ
2 及びＣ255 を分圧出力端子Ｔ115 及びＴ1023のそれぞ
れに接続する。
【００１８】実際には、フォトリソグラフィにより配線
層７を作成する際に、上述のようにして求めた接続すべ
き分圧出力端子をコンパレータＣ1 〜Ｃ255 のそれぞれ
に接続する配線パターンを作成する。
層７を作成する際に、上述のようにして求めた接続すべ
き分圧出力端子をコンパレータＣ1 〜Ｃ255 のそれぞれ
に接続する配線パターンを作成する。
【００１９】以上のようにして、所望する非線形特性に
応じた分圧出力端子を選択的にコンパレータＣ1 〜Ｃ
255 のそれぞれに接続することにより、測定電圧を非線
形のＡ／Ｄ変換したディジタル信号が出力端子５から出
力される。前述のように、基準電圧選択スイッチＳ1 〜
Ｓ255 は、単一の配線層に配線パターンとしてフォトリ
ソグラフィにより作成されるため、このフォトリソグラ
フィにおける単一のマスクパターンを変更することのみ
によって異なる非線形の変換特性のＡ／Ｄ変換器を容易
に作成することができる。
応じた分圧出力端子を選択的にコンパレータＣ1 〜Ｃ
255 のそれぞれに接続することにより、測定電圧を非線
形のＡ／Ｄ変換したディジタル信号が出力端子５から出
力される。前述のように、基準電圧選択スイッチＳ1 〜
Ｓ255 は、単一の配線層に配線パターンとしてフォトリ
ソグラフィにより作成されるため、このフォトリソグラ
フィにおける単一のマスクパターンを変更することのみ
によって異なる非線形の変換特性のＡ／Ｄ変換器を容易
に作成することができる。
【００２０】なお、基準電圧上点２と基準電圧下点３と
の間に直列接続する抵抗の数は、エンコーダ４の出力信
号のビット数より大きければよく、本実施例の１０ビッ
トに限るものではない。
の間に直列接続する抵抗の数は、エンコーダ４の出力信
号のビット数より大きければよく、本実施例の１０ビッ
トに限るものではない。
【００２１】図２は、請求項３に記載した発明に係るＡ
／Ｄ変換器の構成を示す図である。
／Ｄ変換器の構成を示す図である。
【００２２】Ａ／Ｄ変換器１１は、基準電圧端子１２を
直列接続したラダー抵抗Ｒ0 〜Ｒn を介して接地し、各
抵抗間に分圧出力端子Ｔ0 〜Ｔn を設け、エンコーダ１
４から出力されるディジタル出力信号のビット数に応じ
た数のコンパレータＣ0 〜Ｃm（ｍ＜ｎ）を備えてい
る。このコンパレータＣ0 〜Ｃm の一方の入力端子に
は、アナログ入力端子１６から測定電圧が入力され、他
方の入力端子には分圧出力端子Ｔ0 〜Ｔn が選択的に接
続される。コンパレータＣ0 〜Ｃm のそれぞれにはセレ
クタＳ0 〜Ｓm が設けられている。
直列接続したラダー抵抗Ｒ0 〜Ｒn を介して接地し、各
抵抗間に分圧出力端子Ｔ0 〜Ｔn を設け、エンコーダ１
４から出力されるディジタル出力信号のビット数に応じ
た数のコンパレータＣ0 〜Ｃm（ｍ＜ｎ）を備えてい
る。このコンパレータＣ0 〜Ｃm の一方の入力端子に
は、アナログ入力端子１６から測定電圧が入力され、他
方の入力端子には分圧出力端子Ｔ0 〜Ｔn が選択的に接
続される。コンパレータＣ0 〜Ｃm のそれぞれにはセレ
クタＳ0 〜Ｓm が設けられている。
【００２３】このセレクタＳ0 〜Ｓm のそれぞれには、
分圧出力端子Ｔ0 〜Ｔn のうち、そのセレクタが対応す
るコンパレータに接続することができる複数の分圧出力
端子が接続されており、この複数の分圧出力端子から単
一の分圧出力端子を選択してコンパレータに接続する。
また、セレクタＳ0 〜Ｓm のそれぞれにはメモリ１９か
ら選択データが供給される。セレクタＳ0 〜Ｓm のそれ
ぞれにはデコーダが設けられており、セレクタＳ0 〜Ｓ
m のそれぞれはこの選択データの内容に従ってコンパレ
ータＣ0 〜Ｃm に接続すべき分圧出力端子を選択する。
メモリ１８は、たとえばＥＥＰＲＯＭなどの書換可能な
不揮発性メモリであり、セレクタＳ0 〜Ｓm のそれぞれ
に供給する選択データを記憶する。
分圧出力端子Ｔ0 〜Ｔn のうち、そのセレクタが対応す
るコンパレータに接続することができる複数の分圧出力
端子が接続されており、この複数の分圧出力端子から単
一の分圧出力端子を選択してコンパレータに接続する。
また、セレクタＳ0 〜Ｓm のそれぞれにはメモリ１９か
ら選択データが供給される。セレクタＳ0 〜Ｓm のそれ
ぞれにはデコーダが設けられており、セレクタＳ0 〜Ｓ
m のそれぞれはこの選択データの内容に従ってコンパレ
ータＣ0 〜Ｃm に接続すべき分圧出力端子を選択する。
メモリ１８は、たとえばＥＥＰＲＯＭなどの書換可能な
不揮発性メモリであり、セレクタＳ0 〜Ｓm のそれぞれ
に供給する選択データを記憶する。
【００２４】以上の構成において、Ａ／Ｄ変換器１１は
単一のＬＳＩに一体に構成することができる。この場合
に、ラダー抵抗Ｒ0 〜Ｒn は、メタル抵抗、拡散抵抗、
ポリシリコン抵抗またはトランジスタ抵抗等の公知の構
造を用いて作成することができる。このラダー抵抗の一
部において分割数を多くすれば、部分的に分解能の高い
Ａ／Ｄ変換を行うことができる。また、基準電圧端子１
２はＬＳＩの電源と接続することができる。
単一のＬＳＩに一体に構成することができる。この場合
に、ラダー抵抗Ｒ0 〜Ｒn は、メタル抵抗、拡散抵抗、
ポリシリコン抵抗またはトランジスタ抵抗等の公知の構
造を用いて作成することができる。このラダー抵抗の一
部において分割数を多くすれば、部分的に分解能の高い
Ａ／Ｄ変換を行うことができる。また、基準電圧端子１
２はＬＳＩの電源と接続することができる。
【００２５】以上の構成により、メモリ１８が記憶する
選択データに応じてコンパレータＣ0 〜Ｃm に接続され
る分圧出力端子が選択され、コンパレータＣ0 〜Ｃm の
それぞれにおいて測定電圧と比較される分圧出力値が決
定される。したがって、メモリ１８の記憶内容を書き換
えることによりコンパレータＣ0 〜Ｃm のそれぞれにお
いて測定電圧と比較される分圧出力値を変更することが
でき、製造後における分解能の変更や変換特性の補正等
を容易に行うことかできる。
選択データに応じてコンパレータＣ0 〜Ｃm に接続され
る分圧出力端子が選択され、コンパレータＣ0 〜Ｃm の
それぞれにおいて測定電圧と比較される分圧出力値が決
定される。したがって、メモリ１８の記憶内容を書き換
えることによりコンパレータＣ0 〜Ｃm のそれぞれにお
いて測定電圧と比較される分圧出力値を変更することが
でき、製造後における分解能の変更や変換特性の補正等
を容易に行うことかできる。
【００２６】また、コンパレータＣの総数ｍを８ビット
精度分（ｍ＝２５５）とし、ラダー抵抗Ｒの総数ｎを１
０ビットの抵抗分割（ｎ＝１０２３）とすることによ
り、部分的に１０ビットの分解能を持つＡ／Ｄ変換器と
することができる。このように構成すると、一般的にＡ
／Ｄ変換用ＬＳＩはコンパレータのチップ占有率が高
く、チップサイズおよび消費電力はコンパレータの総数
によって略決定されることから、同様の分解能を持つ従
来のＡ／Ｄ変換用ＬＳＩに比較してチップコストおよび
消費電力を略１／４にすることができる。
精度分（ｍ＝２５５）とし、ラダー抵抗Ｒの総数ｎを１
０ビットの抵抗分割（ｎ＝１０２３）とすることによ
り、部分的に１０ビットの分解能を持つＡ／Ｄ変換器と
することができる。このように構成すると、一般的にＡ
／Ｄ変換用ＬＳＩはコンパレータのチップ占有率が高
く、チップサイズおよび消費電力はコンパレータの総数
によって略決定されることから、同様の分解能を持つ従
来のＡ／Ｄ変換用ＬＳＩに比較してチップコストおよび
消費電力を略１／４にすることができる。
【００２７】なお、上記の構成はフラッシュ型Ａ／Ｄ変
換器だけでなく、逐次比較型やその他の基準電圧発生回
路を有するＡ／Ｄ変換器にも実施できる。
換器だけでなく、逐次比較型やその他の基準電圧発生回
路を有するＡ／Ｄ変換器にも実施できる。
【００２８】
【発明の効果】この発明によれば、比較器においてアナ
ログ入力電圧と比較される電圧値を所望の変換特性に応
じて複数の分圧出力から選択することができ、分圧抵抗
及び比較器等の構成を変えることなく任意の変換特性に
対応ができる利点がある。
ログ入力電圧と比較される電圧値を所望の変換特性に応
じて複数の分圧出力から選択することができ、分圧抵抗
及び比較器等の構成を変えることなく任意の変換特性に
対応ができる利点がある。
【００２９】また、分圧出力端子と比較器との間の接続
状態を決定する分圧選択手段を単一の配線層において構
成することにより、任意の変換特性に適合するＡ／Ｄ変
換器を容易に作成することができる。
状態を決定する分圧選択手段を単一の配線層において構
成することにより、任意の変換特性に適合するＡ／Ｄ変
換器を容易に作成することができる。
【００３０】さらに、各比較器に接続すべき分圧出力端
子を書換可能な抵抗値記憶手段に記憶し、この抵抗値記
憶手段の記憶内容に基づいて各比較器に接続する分圧出
力端子を選択するセレクタを設けることにより、抵抗値
記憶手段の記憶内容を書き換えることによってＡ／Ｄ変
換器の製造後においてもその変換特性を容易に変更でき
る利点がある。
子を書換可能な抵抗値記憶手段に記憶し、この抵抗値記
憶手段の記憶内容に基づいて各比較器に接続する分圧出
力端子を選択するセレクタを設けることにより、抵抗値
記憶手段の記憶内容を書き換えることによってＡ／Ｄ変
換器の製造後においてもその変換特性を容易に変更でき
る利点がある。
【図１】請求項１に記載した発明の実施例であるＡ／Ｄ
変換器の構成を示す図である。
変換器の構成を示す図である。
【図２】請求項２に記載した発明の実施例であるＡ／Ｄ
変換器の構成を示す図である。
変換器の構成を示す図である。
【図３】従来のＡ／Ｄ変換器の構成を示す図である。
【図４】従来の線形Ａ／Ｄ変換器を用いて非線形のＡ／
Ｄ変換を行う場合の構成を示す図である。
Ｄ変換を行う場合の構成を示す図である。
１，１１−Ａ／Ｄ変換器 ２，１２−基準電圧 ３，１３−基準電圧 ４，１４−エンコーダ ５，１５−出力端子 ６，１６−入力端子 ７−配線層 １８−メモリ Ｒ−抵抗 Ｔ−分圧出力端子 Ｃ−コンパレータ Ｓ−セレクタ
Claims (3)
- 【請求項１】基準電圧間に直列接続された複数の分圧抵
抗と、アナログ入力電圧を各分圧抵抗間の分圧出力と比
較する複数の比較器と、を備え、アナログ入力電圧をデ
ィジタル信号に変換して出力するＡ／Ｄ変換器におい
て、 ディジタル出力信号の分解能以上の数の分圧抵抗を備
え、前記複数の比較器のそれぞれに接続する分圧出力を
選択する分圧選択手段を設けたことを特徴とするＡ／Ｄ
変換器。 - 【請求項２】前記分圧選択手段が、前記複数の分圧抵抗
と複数の比較器との間に交換自在に配置される配線層で
ある請求項１に記載のＡ／Ｄ変換器。 - 【請求項３】前記分圧選択手段が、前記複数の比較器の
それぞれに入力すべき分圧抵抗値を書換自在に記憶する
抵抗値記憶手段と、抵抗値記憶手段の記憶内容に基づい
て各比較器に接続する分圧出力端子を選択するセレクタ
と、からなる請求項１に記載のＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6390993A JPH06276098A (ja) | 1993-03-23 | 1993-03-23 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6390993A JPH06276098A (ja) | 1993-03-23 | 1993-03-23 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06276098A true JPH06276098A (ja) | 1994-09-30 |
Family
ID=13242938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6390993A Pending JPH06276098A (ja) | 1993-03-23 | 1993-03-23 | Ａ／ｄ変換器 |
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| Country | Link |
|---|---|
| JP (1) | JPH06276098A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006270726A (ja) * | 2005-03-25 | 2006-10-05 | Toshiba Corp | アナログ／ディジタル変換回路 |
| JP2008118464A (ja) * | 2006-11-06 | 2008-05-22 | Ricoh Co Ltd | Ａｄ変換器およびその調整方法 |
| JP2010062995A (ja) * | 2008-09-05 | 2010-03-18 | Yokogawa Electric Corp | Ａ／ｄ変換器 |
| JP2013081227A (ja) * | 2010-03-16 | 2013-05-02 | Nec Corp | デジタル受信機及びそれを用いた光通信システム |
| JP2023517524A (ja) * | 2020-06-30 | 2023-04-26 | チャンシン メモリー テクノロジーズ インコーポレイテッド | 半導体装置 |
-
1993
- 1993-03-23 JP JP6390993A patent/JPH06276098A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7265701B2 (en) | 2005-03-25 | 2007-09-04 | Kabushiki Kaisha Toshiba | Analog to digital conversion circuit |
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| US8681027B2 (en) | 2010-03-16 | 2014-03-25 | Nec Corporation | Digital receiver and optical communication system that uses same |
| JP5527832B2 (ja) | 2010-03-16 | 2014-06-25 | 日本電気株式会社 | デジタル受信機及びそれを用いた光通信システム |
| JP2023517524A (ja) * | 2020-06-30 | 2023-04-26 | チャンシン メモリー テクノロジーズ インコーポレイテッド | 半導体装置 |
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