JP2010135501A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2010135501A
JP2010135501A JP2008308835A JP2008308835A JP2010135501A JP 2010135501 A JP2010135501 A JP 2010135501A JP 2008308835 A JP2008308835 A JP 2008308835A JP 2008308835 A JP2008308835 A JP 2008308835A JP 2010135501 A JP2010135501 A JP 2010135501A
Authority
JP
Japan
Prior art keywords
sealing resin
semiconductor device
wiring board
semiconductor chip
sealing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008308835A
Other languages
English (en)
Inventor
Mitsuhisa Watabe
光久 渡部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2008308835A priority Critical patent/JP2010135501A/ja
Priority to US12/623,071 priority patent/US20100133722A1/en
Publication of JP2010135501A publication Critical patent/JP2010135501A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00Encapsulations, e.g. protective coatings
    • H10W74/01Manufacture or treatment
    • H10W74/014Manufacture or treatment using batch processing
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00Encapsulations, e.g. protective coatings
    • H10W74/01Manufacture or treatment
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00Encapsulations, e.g. protective coatings
    • H10W74/10Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • H10W74/114Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed by a substrate and the encapsulations
    • H10W74/117Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed by a substrate and the encapsulations the substrate having spherical bumps for external connection
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65Shapes or dispositions of interconnections
    • H10W70/654Top-view layouts
    • H10W70/656Fan-in layouts
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/01Manufacture or treatment
    • H10W72/0198Manufacture or treatment batch processes
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/50Bond wires
    • H10W72/531Shapes of wire connectors
    • H10W72/536Shapes of wire connectors the connected ends being ball-shaped
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/50Bond wires
    • H10W72/531Shapes of wire connectors
    • H10W72/5363Shapes of wire connectors the connected ends being wedge-shaped
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/851Dispositions of multiple connectors or interconnections
    • H10W72/874On different surfaces
    • H10W72/884Die-attach connectors and bond wires
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00Encapsulations, e.g. protective coatings
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/734Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

【課題】反りが防止された半導体装置を製造工程を増やさず、かつ、熱膨張係数の異なる樹脂間にボイドや剥離を発生させずに製造する半導体装置の製造方法を提供する。
【解決手段】配線基板を準備する工程と、前記配線基板の一面上に、半導体チップ8を搭載する工程と、キャビティ15に液状の封止樹脂を備えて、前記液状の封止樹脂の上部にフィラー材20を散布する工程と、前記封止樹脂に前記配線基板の一面側を浸漬する工程と、前記封止樹脂を硬化して封止体22を形成する工程と、を含むことを特徴とする。
【選択図】図2

Description

本発明は、半導体装置の製造方法に関する。
一般に、BGA(Ball Grid Array)型の半導体装置は、一面に複数の接続パッドを有し、他面に接続パッドと電気的に接続された複数のランドとを有する配線基板と、配線基板の一面に搭載された半導体チップと、半導体チップの電極パッドと配線基板の接続パッドとを電気的に接続するワイヤと、少なくとも半導体チップとワイヤを覆う絶縁性樹脂からなる封止体と、ランドに設けられた半田ボール等の外部端子とから構成されてきた。
ところで、このようなBGA型の半導体装置には、配線基板と封止樹脂との熱膨張係数の差により、半導体装置に反りが発生するという問題があった。そして半導体装置が反った結果、マザーボードへの二次実装時に、半田ボールが部分的に接続されない等の接続不良を引き起こす問題があった。
また、PoP(Package on Package)に用いるBGA型の半導体装置では、他の積層接続する半導体装置との反り方向が異なっている場合には、他の積層接続する半導体装置との電気的接続ができなくなるという問題も生じていた。
さらに、配線基板と半導体チップとの熱膨張係数の差により、配線基板に搭載された半導体チップ端部の近傍位置、特に半導体チップの4隅近傍位置に応力がかかり、その直下の半田ボールが破断するという問題があった。これにより半導体装置の二次実装の信頼性が低下していた。
このような半導体装置の反り防止を目的とした従来技術としては、以下に示すような従来技術1ないし従来技術3が知られている。
従来技術1(特許文献1及び特許文献2)の半導体装置は、下部基板(配線基板)と、下部基板の上方に位置した半導体チップと、半導体チップを封止する中間部材(封止体)と、中間部材の上面を覆う上部基板とから構成されており、上部基板の熱膨張率を下部基板の熱膨張率とほぼ同じに構成されている。
また、従来技術2(特許文献3)の半導体装置は、配線基板上に搭載された半導体チップを覆い、ボンディングワイヤの変形防止の機能或いは半導体チップとワイヤの接続部の腐蝕を防止する機能を有する第1のレジン(封止体)と、配線基板及び第1のレジン上に形成され、配線基板の反りを防止する機能を有する第2のレジン(封止体)とから構成するものである。
また、従来技術3(特許文献4及び特許文献5)の半導体装置は、配線基板上に形成した第1の封止樹脂上に、繊維部材を混入した第2の封止樹脂を設けるように構成されている。
特開2006−269861号公報 特開2007−66932号公報 特開2006−286829号公報 特開平10−112515号公報 特開2008−153601号公報
ところで、上述した従来技術1には、封止用金型に上部基板をセットして封止樹脂を注入するように構成されているため、品種やパッケージサイズが異なる度に新たな上部基板を準備する必要があり、汎用性が悪いという不都合があった。
また、通常のフェイスアップ構造のBGA型の半導体装置に適用しようとした場合、ワイヤとのクリアランスを充分にとる必要があり、半導体装置の薄型化が困難となるという不都合もあった。
加えて、封止樹脂とは別にさらに上部基板を用意する必要があり、コストアップにつながるという問題もあった。
また、上述した従来技術2には、半導体チップを覆う樹脂層の上部に異なる機能の樹脂層を設けるように構成しているため、2段階での封止作業となり、製造効率が悪くなるという問題があった。
加えて、封止樹脂を封止金型内に流し込むように構成しているため、封止樹脂内のフィラー分布にも偏りが発生し、反りの発生につながる恐れもあった。
また、上述した従来技術3では、配線基板上に第1の封止樹脂の層を形成した後、第1の封止樹脂上に第2の封止樹脂の層を形成するため、第1の封止樹脂を形成する工程、第1の封止樹脂を熱硬化する工程、第2の封止樹脂を形成する工程、第2の封止樹脂を熱硬化する工程とを有することとなり、封止工程が2倍となって製造効率が悪くなるという問題があった。その結果、コストアップになるという問題もあった。
加えて、2段階で封止樹脂を形成しているため、封止樹脂間の接合強度が低下し、場合によっては第1の封止樹脂と第2の封止樹脂の間にボイドが発生する恐れもあった。ボイドが発生すると、リフロー時にパッケージクラックが生じる恐れがある。
更に、第1の封止樹脂の熱膨張を第2の封止樹脂で無理やり押さえ込むように構成されているため、第2の封止樹脂にクラックの発生や、第1の封止樹脂と第2の封止樹脂間のせん断剥離や第2の封止樹脂と基板間の剥離を招くという問題もあった。
また、MAP(Mold Array Process)方式ではなく、半導体チップを搭載する配線基板毎に個別に2層の封止樹脂を形成するように構成しているため、半導体装置の製造効率が悪くなるという問題もあった。
加えて、配線基板上に台形状に第1の封止樹脂の層を形成し、その上に第2の封止樹脂の層を形成するように構成した結果、第1の封止樹脂と第2の封止樹脂の厚さが均一でないため、封止樹脂の熱膨張のバランスが悪くなるという問題もあった。
そこで、本発明は以下の構成を採用した。
本発明の半導体装置の製造方法は、配線基板を準備する工程と、前記配線基板の一面上に、半導体チップを搭載する工程と、キャビティに液状の封止樹脂を備えて、前記液状の封止樹脂の上部にフィラー材を散布する工程と、前記封止樹脂に前記配線基板の一面側を浸漬する工程と、前記封止樹脂を硬化して封止体を形成する工程と、を含むことを特徴とする。
また、本発明の半導体装置の製造方法は、一面に接続パッドを有し、他面に前記接続パッドと電気的に接続された複数のランドを有した配線基板を準備する工程と、前記配線基板の一面上に、半導体チップを搭載する工程と、前記接続パッドと前記半導体チップに設けられた電極パッドとを、電気的に接続する工程と、封止樹脂を加熱溶融する工程と、加熱溶融された前記封止樹脂の上部にフィラー材を散布する工程と、前記封止樹脂に前記配線基板の一面側を浸漬する工程と、前記封止樹脂を硬化することで封止体を形成する工程と、を含むことを特徴とする。
本発明の半導体装置の製造方法によれば、一度の封止で熱膨張係数の異なる2層の封止樹脂からなる封止体を形成できる。その結果、一度の封止で封止体を形成するので、製造効率は悪くならず、コストを抑えることができる。
また、封止樹脂の上部にフィラー材を散布することで熱膨張係数の異なる2層の封止樹脂を形成するので、封止樹脂間で接合強度が低下することはなく、ボイドや剥離の発生を抑制することができる。
以下、本発明を適用した半導体装置の製造方法について、図面を参照して詳細に説明する。
図1は、本発明の実施形態である半導体装置の製造フローを示す断面工程図である。図2は、半導体装置の封止工程を示す断面図である。図3は、本実施形態の半導体装置の製造方法によって製造された半導体装置を示す断面図である。
図1(a)に示すように、本実施形態の半導体装置の製造に用いられる配線母基板1は、MAP(Mold Array Process)方式で処理されるものであり、平面視略矩形の板状で、複数の製品形成部2がマトリクス状に配置されている。
製品形成部2は、ダイシングライン3で切断分離した後に、配線基板30となる部位である。
配線母基板1は、例えば厚さ0.25mmのガラスエポキシ基板からなっており、基板の両面に所定の配線が設けられ、その外側の一部に図示略の絶縁膜、例えばソルダーレジストが積層された構成となっている。
配線母基板1の製品形成部2の一面2aの配線のソルダーレジストから露出された部位には、それぞれ複数の接続パッド4が配置されている。
また、製品形成部2の他面2bの配線のソルダーレジストから露出された部位には、それぞれ複数のランド5が格子状に配置されている。
そして、接続パッド4とこれに対応するランド5は、配線6によりそれぞれ電気的に接続されている。
また、マトリックス状に配置された製品形成部2の周囲の領域には、枠部7が設けられている。枠部7には所定の間隔で図示略の位置決め孔が設けられ、搬送・位置決めが可能に構成されている。また、配線母基板1の製品形成部2間はダイシングライン3となる。
このようにして、図1(a)に示すような配線母基板1が準備される。
次に、図1(b)に示すように、配線母基板1のそれぞれの製品形成部2の一面2aの略中央位置に、それぞれ半導体チップ8の他面8bを固定部材9、例えば絶縁性の接着材あるいはDAF(Die Attached Film)等を介して接着固定する。
半導体チップ8は、一面8aに所定の回路、例えば論理回路または記憶回路が形成され、周辺近傍位置には複数の図3に示すような電極パッド10が形成されている。
半導体チップ8を製品形成部2に接着固定した後は、半導体チップ8の一面8aに形成された電極パッド10と、配線母基板1の接続パッド4とを導電性のワイヤ11により結線する。
ワイヤ11は、例えばAu等からなり、図示略のワイヤボンディング装置により、溶融され先端にボールが形成されたワイヤ11を、半導体チップ8の電極パッド10上に超音波熱圧着することで接続する。その後、所定のループ形状を描き、ワイヤ11の後端を対応する接続パッド4上に超音波熱圧着することでワイヤ11を形成する。
次に、配線母基板1を、図2(a)に示すように、圧縮モールド装置12の上型13に配線母基板1の他面1bを吸着保持されるようにセットする。
この際、圧縮モールド装置12の下型14にはキャビティ15が形成されており、キャビティ15内にフィルム16を介して顆粒状態の封止樹脂17が所定量供給されている。
封止樹脂17は、例えば、熱膨張係数が12〜14×10−6/℃程度の樹脂が用いられ、好ましくは配線母基板1、例えばガラスエポキシ配線基板の熱膨張係数である13×10−6/℃に近似したエポキシ系の樹脂を用いる。
そして、下型14が所定温度まで加熱されることで、図2(b)に示すように、下型14に供給された顆粒状態の封止樹脂17が溶融され、キャビティ15内に溶融された液状の封止樹脂である第1の樹脂層18が形成される。
次に、図2(c)に示すように、キャビティ15内の溶融された第1の樹脂層18上にフィラー材供給機構19を用いて均一にフィラー材20(球形状のガラス部材)を供給する。これにより、第1の樹脂層18の表面近傍にフィラー材20が供給され、表面近傍に含まれるフィラー材20の含有量が多くなる。その結果、第1の樹脂層18の表面近傍の熱膨張係数が低下され、第1の樹脂層18の上層に第2の樹脂層21が形成される。
第2の樹脂層21は、例えば熱膨張係数が2〜4×10−6/℃程度、好ましくは半導体チップ8の熱膨張係数である3×10−6/℃に近似した熱膨張係数になるように、第1の樹脂層18に供給されるフィラー材20の量が調整される。
また、フィラー材20は、例えば50μm程度の大きさのもので、第2の樹脂層21の熱膨張係数に応じて、適宜フィラー材20の大きさ等が選定される。
また、フィラー材20は、第1の樹脂層18よりも比重が小さいものを用いることが好ましい。これにより、フィラー材20を第1の樹脂層18に供給した際に、フィラー材20が第1の樹脂層18の液面付近に集まり、第1の樹脂層18と第2の樹脂層21が形成される。
その後、配線母基板を吸着保持した上型を下降させて、配線基板の一面側を2層の溶融された樹脂層に浸漬させる。そして、図2(d)に示すように前記上型と下型により2層の溶融された樹脂層からなる封止樹脂を加熱圧縮することで、配線母基板上に第1の樹脂層と、第1の樹脂層18とは異なる熱膨張係数を有する第2の樹脂層21とからなる封止体22を形成する。
この際、第2の樹脂層21の厚さが半導体チップ8の厚さと等しくなるように、前もって封止樹脂17及びフィラー材20の供給量等が調整される。
そして、配線母基板1を一体的に覆う封止体22を、所定の温度、例えば180℃程度で熱硬化する。これにより、図1(c)に示すように配線母基板1の複数の製品形成部2を一括的に覆う、第1の樹脂層18及び第2の樹脂層21からなる封止体22が形成される。
このように、配線母基板1と近似した熱膨張係数を有する第1の樹脂層と、半導体チップ8と近似した熱膨張係数を有する第2の樹脂層とからなる封止体22を形成することにより、配線母基板1の反りを低減することができる。
すなわち、配線母基板1と第1の樹脂層18との間に、半導体チップ8と第2の樹脂層21とが挟まれて配置された状態にある。また、半導体チップ8と第2の樹脂層21とは略同じ熱膨張係数を有している。このため配線母基板1と第1の樹脂層18との間において、半導体チップ8と第2の樹脂層21とが一体となって熱膨張又は熱収縮をする。
これにより、半導体チップ8と第2の樹脂層とが、配線母基板1及び第1の樹脂層に対して、それぞれ略同程度にひずみを加えることとなり、バランスがとれて配線母基板1の反りが抑制される。
また、圧縮モールド装置12を用いて第1の樹脂層18及び第2の樹脂層21を同時に形成しているため、製造工程を増やすことなく、1度の封止で熱膨張係数の異なる2層の樹脂層からなる封止体22を効率よく形成できる。
また、第1の樹脂層18の上部にフィラー材20を散布することで第2の樹脂層21を形成しているので、第1の樹脂層18と第2の樹脂層21間で接合強度が低下することはなく、ボイドや剥離が発生する恐れもない。
また、封止樹脂の注入等がなくなるため、図2に示すゲート23側とエアベント24側での第2の樹脂層21に含まれるフィラー材20の分布が一定となる。そして、フィラー材20の分布が一定となることで、フィラー材20の含まれる量の偏りに起因した封止体22形成後の配線母基板1の反りを抑制することができる。更に、封止樹脂の注入がなくなるため、ワイヤ流れ等の発生を低減できる。
また、MAP方式及びフィラー材供給により2層の樹脂層を形成するように構成したことで、配線母基板1のサイズや端子数等に関係なく、汎用的に実施できる。
次に、封止体22の形成が完了した配線母基板1は、ボールマウント工程に移行され、図1(d)に示すように、配線母基板1の製品形成部2の他面2bに格子状に配置された複数のランド5上に、導電性の半田ボール25を搭載し、外部端子となるバンプ電極を形成する。
具体的には、配線母基板1上のランド5の配置に合わせて複数の吸着孔が形成された吸着機構26を用いて、例えば半田等からなる半田ボール25を吸着孔に保持し、保持された半田ボール25にフラックスを転写形成し、配線母基板1のランド5に一括搭載する。全ての製品形成部2への半田ボール25搭載後、配線母基板1をリフローすることでバンプ電極(外部端子)が形成される。
なお、前述したように配線母基板1の反りが低減しているため、半田ボール25を良好に搭載することができる。
次に、半田ボール25の搭載された配線母基板1は基板ダイシング工程に移行され、図1(e)に示すように、配線母基板1をダイシングライン3で切断し、製品形成部2毎に分離する。
具体的には、配線母基板1の封止体22側をダイシングテープ27に接着し、ダイシングテープ27によって配線母基板1を支持する。その後、配線母基板1を図示略のダイシング装置のダイシングブレード28により縦横にダイシングライン3を切断して製品形成部2毎に切断分離する。切断分離後、ダイシングテープ27からピックアップすることで、図3に示すような半導体装置29が得られる。
すなわち、半導体チップ8の側面8cに接し、配線基板30の一面30a上に積層されて形成された、半導体チップ8の熱膨張係数に近い熱膨張係数の低い材料の第1の樹脂層18と、半導体チップ8の一面8aと第1の樹脂層18上に形成された、配線基板30の熱膨張係数に近似した熱膨張係数の高い材料の第2の樹脂層21とからなる封止体22を有する半導体装置29が得られる。
本発明の半導体装置の製造方法によれば、一度の封止で熱膨張係数の異なる第1の樹脂層18及び第2の樹脂層21からなる封止体22を形成できる。その結果、一度の封止で封止体22を形成するので、製造効率は悪くならず、コストを抑えることができる。
以上、本発明者によってなされた発明を実施形態に基づき説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば本実施形態では、ガラスエポキシ基材からなる配線基板を用いた場合について説明したが、ポリイミド基材からなるフレキシブル基板等、他の基材の配線基板に適用することも可能である。例えばポリイミド基材からなるフレキシブル配線基板を用いた場合には、第1の樹脂層を、例えばポリイミド樹脂の熱膨張係数に合せて、20〜25×10−6/℃程度とすることで、適用することができる。
またBGA型の半導体装置について説明したが、LGA(Land Grid Array)等、他の半導体装置に適用しても良い。
また一つの製品形成部に、複数の半導体チップを搭載したMCP(Multi Chip Package)やSiP(System in Package)等の半導体装置に適用しても良い。
本発明は、半導体装置を製造する製造業において幅広く利用することができる。
図1は、本発明の実施形態である半導体装置の製造フローを示す断面工程図である。 図2は、半導体装置の封止工程を示す断面図である。 図3は、本実施形態の半導体装置の製造方法によって製造された半導体装置を示す断面図である。
符号の説明
4・・・接続パッド、5・・・ランド、8・・・半導体チップ、8c・・・半導体チップの側面、10・・・電極パッド、17・・・封止樹脂、20・・・フィラー材、22・・・封止体、30・・・配線基板、30a・・・配線基板の一面、

Claims (5)

  1. 配線基板を準備する工程と、
    前記配線基板の一面上に、半導体チップを搭載する工程と、
    キャビティに液状の封止樹脂を備えて、前記液状の封止樹脂の上部にフィラー材を散布する工程と、
    前記封止樹脂に前記配線基板の一面側を浸漬する工程と、
    前記封止樹脂を硬化して封止体を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
  2. 一面に接続パッドを有し、他面に前記接続パッドと電気的に接続された複数のランドを有した配線基板を準備する工程と、
    前記配線基板の一面上に、半導体チップを搭載する工程と、
    前記接続パッドと前記半導体チップに設けられた電極パッドとを、電気的に接続する工程と、
    封止樹脂を加熱溶融する工程と、
    加熱溶融された前記封止樹脂の上部にフィラー材を散布する工程と、
    前記封止樹脂に前記配線基板の一面側を浸漬する工程と、
    前記封止樹脂を硬化することで封止体を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
  3. 前記封止樹脂の熱膨張係数と前記配線基板の熱膨張係数とが等しいことを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。
  4. 前記フィラー材が散布された前記封止樹脂の上部の熱膨張係数と前記半導体チップの熱膨張係数とが略等しいことを特徴とする請求項1ないし請求項3のいずれか1項に記載の半導体装置の製造方法。
  5. 前記フィラー材が散布された前記封止樹脂の上部が硬化することで、前記半導体チップの搭載領域を除いた前記配線基板の一面上に積層されるとともに、前記半導体チップの側面と接するように形成されていることを特徴とする請求項1ないし請求項4のいずれか1項に記載の半導体装置の製造方法。
JP2008308835A 2008-12-03 2008-12-03 半導体装置の製造方法 Pending JP2010135501A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008308835A JP2010135501A (ja) 2008-12-03 2008-12-03 半導体装置の製造方法
US12/623,071 US20100133722A1 (en) 2008-12-03 2009-11-20 Semiconductor device manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008308835A JP2010135501A (ja) 2008-12-03 2008-12-03 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2010135501A true JP2010135501A (ja) 2010-06-17

Family

ID=42222034

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008308835A Pending JP2010135501A (ja) 2008-12-03 2008-12-03 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US20100133722A1 (ja)
JP (1) JP2010135501A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10557987B2 (en) 2014-12-18 2020-02-11 Nkt Photonics A/S Photonic crystal fiber, a method of production thereof and a supercontinuum light source

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9548273B2 (en) 2014-12-04 2017-01-17 Invensas Corporation Integrated circuit assemblies with rigid layers used for protection against mechanical thinning and for other purposes, and methods of fabricating such assemblies
CN108140619B (zh) 2015-11-16 2021-08-06 惠普发展公司,有限责任合伙企业 电路封装
US12322740B2 (en) * 2021-06-16 2025-06-03 Advanced Semiconductor Engineering, Inc. Semiconductor package, wearable device, and temperature detection method
US11729915B1 (en) 2022-03-22 2023-08-15 Tactotek Oy Method for manufacturing a number of electrical nodes, electrical node module, electrical node, and multilayer structure

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7170188B2 (en) * 2004-06-30 2007-01-30 Intel Corporation Package stress management
WO2008105535A1 (ja) * 2007-03-01 2008-09-04 Nec Corporation 半導体装置及びその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10557987B2 (en) 2014-12-18 2020-02-11 Nkt Photonics A/S Photonic crystal fiber, a method of production thereof and a supercontinuum light source
US10928584B2 (en) 2014-12-18 2021-02-23 Nkt Photonics A/S Photonic crystal fiber, a method of production thereof and a supercontinuum light source
US11409033B2 (en) 2014-12-18 2022-08-09 Nkt Photonics A/S Photonic crystal fiber, a method of production thereof and a supercontinuum light source
US11719881B2 (en) 2014-12-18 2023-08-08 Nkt Photonics A/S Photonic crystal fiber, a method of production thereof and a supercontinuum light source
US12169303B2 (en) 2014-12-18 2024-12-17 Nkt Photonics A/S Photonic crystal fiber, a method of production thereof and a supercontinuum light source

Also Published As

Publication number Publication date
US20100133722A1 (en) 2010-06-03

Similar Documents

Publication Publication Date Title
JP5543086B2 (ja) 半導体装置及びその製造方法
CN100407422C (zh) 半导体装置及其制造方法
US7148081B2 (en) Method of manufacturing a semiconductor device
US8786102B2 (en) Semiconductor device and method of manufacturing the same
US10879203B2 (en) Stud bump structure for semiconductor package assemblies
JP5579402B2 (ja) 半導体装置及びその製造方法並びに電子装置
US20100261311A1 (en) Method of manufacturing a semiconductor device
US10121774B2 (en) Method of manufacturing a semiconductor package
US7663254B2 (en) Semiconductor apparatus and method of manufacturing the same
JP4569605B2 (ja) 半導体装置のアンダーフィルの充填方法
JP2010135501A (ja) 半導体装置の製造方法
JP2012028513A (ja) 半導体装置及びその製造方法
JP2006261485A (ja) 半導体装置およびその製造方法
JP2001144230A (ja) 半導体装置及びその製造方法
JP2010010269A (ja) 半導体装置、半導体装置製造用中間体およびそれらの製造方法
JPWO2004030075A1 (ja) 半導体装置の製造方法
JP2006222470A (ja) 半導体装置および半導体装置の製造方法
JP2003234434A (ja) 半導体装置の製造方法
JP2010187037A (ja) 半導体装置の製造方法
JP2011044478A (ja) 半導体装置及びその製造方法
JP2007012992A (ja) 半導体装置の製造方法
JP2015211059A (ja) 半導体装置
JP2010109153A (ja) 半導体装置の製造方法
JP2013143524A (ja) 半導体装置およびその製造方法