JP2010141187A - 半導体集積回路装置 - Google Patents

Abstract

【課題】スタンダードセルを小型化することのできる技術を提供する。
【解決手段】電源電位Ｖｄｄを供給し、第１方向に沿って形成された第１タップと、電源電位Ｖｓｓを供給し、第１方向と交差する第２方向に第１タップと対向して配置され、第１方向に沿って形成された第２タップと、第１タップと第２タップとの間に形成されたスタンダードセル３において、第２方向における第１タップの中心と第２方向における第２タップの中心との間のセルの高さ（距離Ｌ）を［（整数＋０．５）×第２層目の配線の配線ピッチ］または［（整数＋０．２５）×第２層目の配線の配線ピッチ］とする。
【選択図】図２

Description

本発明は、半導体集積回路装置に関し、特に、スタンダードセルを複数配列して構成されるセルアレイを含む機能装置を備えた半導体集積回路装置に適用して有効な技術に関するものである。

従来、半導体集積回路装置のレイアウト設計にあたり、給電用の拡散層を一方向に延在させ、その間に所望の回路を構成するＭＯＳトランジスタを配置することで、それらをセルとして認識している。このようなセルのレイアウトの一例については、例えば特開２００６−２５３３７５号公報（特許文献１）に記載されている。また、一方向に延在するように形成された給電用の拡散層を、「タップ」と称することもある。

また、特開２００６−２２８９８２号公報（特許文献２）には、回路を形成するための回路用拡散層を有するスタンダードセルを複数配列する半導体集積回路において、隣接するスタンダードセル同士の回路用拡散層が予め定められた拡散層間隔で配置されるとともに位相シフトによって互いに異なる位相で形成される場合に、その隣接する回路用拡散層の近傍において電源電位または接地電位をとるためのタップ用拡散層を非連続的に形成する技術が開示されている。それにより、パターンの解像度を低下させることなく、位相矛盾等の不具合なく比較的容易にパターンを高集積化している。
特開２００６−２５３３７５号公報 特開２００６−２２８９８２号公報

セルの高さ（タップと直交する方向のセルの長さ）は、スタンダードセル上をタップと平行する方向に通過できる配線の本数によって決められている。特に、第２層目以上の配線の配線ピッチ（グリッド、トラック）を基準にして、配線との整合性からセルの高さは決まっている。配線ピッチとは配線の幅と配線の間隔とを足したものであり、配線の整合性が良く、また配線との間で無駄なギャップも生じることがないことから、配線ピッチの整数倍をセルの高さとする概念が用いられている。

図１０に、配線ピッチの整数倍をセルの高さとするスタンダードセルの要部平面図を示す。このスタンダードセルでは７配線ピッチを例として挙げる。すなわち、上下に配置されたタップ１００間を６本の第２層目の配線Ｍ２が通過可能であり、片方のタップ１００上の第２層目の配線Ｍ２を加えて、７本の第２層目の配線Ｍ２が通過可能なスタンダードセルとして認識される。

しかしながら、この手法では、スタンダードセル内の原始的回路がレイアウトルール上ではもっと小さく形成できるにもかかわらず、配線ピッチの整数倍で規定される領域に原始的回路を配置しなければならない。従って、スタンダードセルが必ずしも最小単位で設計されているとは言えない。すなわち、スタンダードセルに形成される半導体素子自体は、さらに微細化が可能であるのに、配線ピッチでセルの高さを定義しているため、必ずしも最小単位で微細化できているとは言えない。

本発明の目的は、スタンダードセルを小型化することのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。

この実施の形態は、第１電位を供給し、第１方向に沿って形成された第１タップと、第２電位を供給し、第１方向と交差する第２方向に第１タップと対向して配置され、第１の方向に沿って形成された第２タップと、第１タップと第２タップとの間に形成されたスタンダードセルとを複数配列して構成されるセルアレイを含む半導体集積回路装置であり、第２方向における第１タップの中心と第２方向における第２タップの中心との間のセルの高さを［（整数＋０．５）×第２層目の配線の配線ピッチ］または［（整数＋０．２５）×第２層目の配線の配線ピッチ］とするものである。

本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。

スタンダードセルを有する半導体集積回路装置を小型化することができる。

以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型ＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型ＭＩＳＦＥＴをｎＭＩＳと略す。

また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。

なお、以下の実施の形態においては、一方向に延在するように形成された給電用の拡散層を「タップ」と称する。また、上下のタップ間に複数のＭＩＳＦＥＴを配置している。これら複数のＭＩＳＦＥＴは所望の回路の一部を構成する。上述のスタンダードセルとは、所望の回路を構成するために、これら複数のＭＩＳＦＥＴが第１層目の配線によって結線されたものを指す。例えば図２に示す３入力ＮＡＮＤ回路のスタンダードセルは、上下に配置されたタップ１００と、各ゲート電極、各ソース領域および各ドレイン領域とを有する６つのＭＩＳＦＥＴ（ｐＭＩＳ５ａ，５ｂ，５ｃおよびｎＭＩＳ６ａ，６ｂ，６ｃ）と、各ＭＩＳＦＥＴとを結線する第１層目の配線Ｍ１によって構成されている。ここで、各ＭＩＳＦＥＴを結線する配線には、必要であれば第２層目の配線Ｍ２や、さらに上層の配線層を使用してもよい。なお、セルの高さ方向にスタンダードセルが隣接する場合、タップ１００は上下に隣接するセルで共通となり、２つのタップ１００が隣接して配置されることはない。

また、セルの高さは、タップと直行する方向のセルの長さであり、１つのセルの一端のタップの中心から、そのセルの他端のタップの中心までの距離のことである。言い換えれば、一端のタップに配置されたコンタクトホールの中心から、他端のタップに配置されたコンタクトホールの中心までの距離である。

また、以下の実施の形態では、セルの例として、上下に配置されたタップ１００間を６本の第２層目の配線Ｍ２が通過可能であるスタンダードセルを挙げる。

（実施の形態１）
本実施の形態１に用いるスタンダードセルを構成する原始的回路とは、基本論理回路または基本機能回路であって、例えばＮＡＮＤ、ＮＯＲ、ＥＯＲ（Exclusive ＯＲ：ＸＯＲ）、ＥＮＯＲ、フリップフロップ（Flip/Flop）、マルチプレクサ（Multiplexer）、インバータ（Inverter）、バッファ（Buffer）などである。

本実施の形態１による半導体集積回路装置は、ライブラリに登録されているスタンダードセルを半導体チップ上に配置および配線することによって作られる機能装置、例えば演算論理装置（Arithmetic Logical Unit：ＡＬＵ）またはマルチプライヤ（Multiplier：ＭＵＬ）などを備えている。

本実施の形態１による半導体集積回路装置の構成の一例を、図１に示す概略図を用いて説明する。

半導体集積回路装置１は、ＡＬＵまたはＭＵＬなどの複数の機能装置２によって構成されている。これら機能装置２は、複数のスタンダードセル３が配置および配線されることによって形成されたセルアレイを含んでいる。スタンダードセル３は１つまたは複数の原始的回路４からなる標準化された回路ブロックであり、セルの高さ（回路ブロックの高さ）を揃えることでスタンダードセル３の配置および配線を容易とすることができる。そのスタンダードセル３の相互間の結線には２層目以上の配線が用いられる。そのスタンダードセル３内の原始的回路４の相互間の結線および原始的回路４内の結線には第１層目の配線が用いられる。

図２に、本実施の形態１による１つのスタンダードセル（１ｒｏｗ）の要部平面図を示す。また、図３は、図２を簡略化したもので、第１層目の配線Ｍ１およびコンタクトホール７を削除したものを示しており、素子分離領域８で区画される活性領域とゲート電極ＧＥのみを示したものである。また、図４に、本実施の形態１による隣接する２つのスタンダードセル（２ｒｏｗ）の要部平面図を示す。スタンダードセルを構成する原始的回路として、図２では３入力ＮＡＮＤ回路を例示し、図４では２つの３入力ＮＡＮＤ回路を例示しているが、これに限定されるものではない。また、図２および図４の左側に示すパターンは、タップ１００と平行する方向に通過可能な第２層目の配線の本数を示している。図２に示すように、３入力ＮＡＮＤ回路は、半導体基板に形成されたｎ型ウェル領域ＮＷに３つのｐＭＩＳ５ａ，５ｂ，５ｃが形成され、ｐ型ウェル領域ＰＷに３つのｎＭＩＳ６ａ，６ｂ，６ｃが形成されている。ｐＭＩＳ５ａのゲート電極とｎＭＩＳ６ａのゲート電極とは共通の導体膜から形成され、その導体膜に接して形成されたコンタクトホール７を介して第１層目の配線Ｍ１と電気的に接続されている。同様に、ｐＭＩＳ５ｂのゲート電極とｎＭＩＳ６ｂのゲート電極とは共通の導体膜から形成されて第１層目の配線Ｍ１と電気的に接続され、ｐＭＩＳ５ｃのゲート電極とｎＭＩＳ６ｃのゲート電極とは共通の導体膜から形成されて第１層目の配線Ｍ１と電気的に接続されている。

図９には、図２のＡ−Ａ’線に沿った要部断面図が示されている。ｐ型半導体基板ｐ−ｓｕｂには、ｎ型半導体領域ＮｉＳＯが形成されており、ｎ型半導体領域ＮｉＳＯによって、各半導体素子が形成されるウェル領域が分離されている。ｎ型半導体領域ＮｉＳＯには、ｎ型ウェル領域ＮＷとｐ型ウェル領域ＰＷとが形成されている。

ｐ型半導体基板ｐ−ｓｕｂには、素子分離領域８が形成されており、これにより主に半導体素子が形成される活性領域が区画されている。素子分離領域８は、ｐ型半導体基板ｐ−ｓｕｂに形成された溝内に、酸化シリコン膜等の絶縁膜が埋め込まれて形成されている。図２および図３では、活性領域を示す領域として、ｐ型ウェル領域ＰＷ、ｎ型ウェル領域ＮＷおよびタップ１００を示している。

ｎ型ウェル領域ＮＷには、複数のｐチャネル型電界効果トランジスタ（ｐＭＩＳ）が形成されており、ｐ型ウェル領域ＰＷには、複数のｎチャネル型電界効果トランジスタ（ｎＭＩＳ）が形成されている。ｐＭＩＳおよびｎＭＩＳは、それぞれｐ型半導体基板ｐ−ｓｕｂ上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極ＧＥと、ｐ型半導体基板ｐ−ｓｕｂ内に形成されたソース領域およびドレイン領域とを有する。ゲート絶縁膜は、例えば酸化シリコン膜で形成されている。ゲート電極ＧＥは、導電性膜で形成されており、例えば多結晶シリコン膜で形成されている。ｐＭＩＳのゲート電極とｎＭＩＳのゲート電極とは同一の導電性膜で一体化されて形成されている。ｐ型ウェル領域ＰＷ上のゲート電極ＧＥには、燐または砒素などのｎ型導電性の不純物が導入されており、ｎ型ウェル領域ＮＷ上のゲート電極ＧＥには、ボロンまたはフッ化ボロンなどのｐ型導電性の不純物が導入されている。

ｐＭＩＳのソース領域またはドレイン領域は、ｎ型ウェル領域ＮＷに形成された低濃度ｐ型半導体領域と高濃度ｐ型半導体領域ｐ＋とからなる。本実施の形態１では、説明簡略化のため、ｐＭＩＳのゲート長方向の図示を行っておらず、低濃度ｐ型半導体領域は図示していない。図２のＡ−Ａ’線に沿った断面図である図９において、ｐＭＩＳのドレイン領域であるｐ型半導体領域ｐ＋を示している。また、電源電位Ｖｄｄのタップ１００の表面は、ｎ型ウェル領域ＮＷに形成された高濃度ｎ型半導体領域ｎ＋が形成されている。この領域は、ｎＭＩＳのソース領域およびドレイン領域と同工程で形成されたものである。タップ１００はｐＭＩＳが形成されるｎ型ウェル領域ＮＷに電源電位Ｖｄｄを供給し、一定の電位に固定するように構成されている。これらの高濃度ｐ型半導体領域ｐ＋、高濃度ｎ型半導体領域ｎ＋およびｐＭＩＳのゲート電極ＧＥの表面には、シリサイド膜９が形成されている。このシリサイド膜９は、例えばニッケルシリサイド膜、コバルトシリサイド膜またはプラチナシリサイド膜からなる。その後、これらの領域を覆う層間絶縁膜１０が形成され、層間絶縁膜１０内にコンタクトホール７が形成され、コンタクトホール７内にプラグ１１が形成される。プラグ１１は、チタン、窒化チタンまたはこれらの積層膜からなる。

ｎＭＩＳのソース領域またはドレイン領域は、ｐ型ウェル領域ＰＷに形成された低濃度ｎ型半導体領域と高濃度ｎ型半導体領域ｎ＋とからなる。本実施の形態１では、説明簡略化のため、ｎＭＩＳのゲート長方向の図示を行っておらず、低濃度ｎ型半導体領域は図示していない。図２のＡ−Ａ’線に沿った断面図である図９において、ｎＭＩＳのドレイン領域であるｎ型半導体領域ｎ＋を示している。また、電源電位Ｖｓｓのタップ１００の表面は、ｐ型ウェル領域ＰＷに形成された高濃度ｐ型半導体領域ｐ＋が形成されている。この領域は、ｐＭＩＳのソース領域およびドレイン領域と同工程で形成されたものである。タップ１００はｎＭＩＳが形成されるｐ型ウェル領域ＰＷに電源電位Ｖｓｓを供給し、一定の電位に固定するように構成されている。これらの高濃度ｎ型半導体領域ｎ＋、高濃度ｐ型半導体領域ｐ＋およびｎＭＩＳのゲート電極ＧＥの表面には、シリサイド膜９が形成されている。このシリサイド膜９は、例えばニッケルシリサイド膜、コバルトシリサイド膜またはプラチナシリサイド膜からなる。その後、これらの領域を覆う層間絶縁膜１０が形成され、層間絶縁膜１０内にコンタクトホール７が形成され、コンタクトホール７内にプラグ１１が形成される。プラグ１１は、チタン、窒化チタンまたはこれらの積層膜からなる。

また、図２では、一部のｐＭＩＳのソース領域を電源電位Ｖｄｄのタップ１００まで延在している。これにより、配線層を用いずに、シリサイド膜を用いて電源電位Ｖｄｄを直接ソース領域に接続している。この場合、配線層を用いないので、配線レイアウトの自由度を高めることができる。また、本実施の形態１では、ｐＭＩＳのソース領域の場合を例示しているが、ｎＭＩＳのソース領域に適用しても、同様の効果を得られる。

また、ｎＭＩＳの駆動電流を増加させる目的で、図２の上下方向（Ａ−Ａ’方向）において、ｐ型ウェル領域ＰＷの幅をｎ型ウェル領域ＮＷの幅よりも広くしても良い。

また、ｐＭＩＳ５ｃのソースは第１層目の配線Ｍ１を介して、第１方向に沿って形成された電源電位Ｖｄｄ（給電用の半導体領域（第１タップ））に電気的に接続され、ｐＭＩＳ５ａ，５ｂのソースは半導体領域を介して電源電位Ｖｄｄに電気的に接続されている。ｐＭＩＳ５ａ，５ｂ，５ｃのドレインは第１層目の配線Ｍ１を介してｎＭＩＳ６ａのドレインに電気的に接続されている。また、ｎＭＩＳ６ｃのソースは第１層目の配線Ｍ１を介して、第１方向に沿って形成された電源電位Ｖｓｓ（給電用の半導体領域（第２タップ））に電気的に接続されている。電源電位Ｖｓｓは基準電位（接地電位）ＧＮＤとすることができる。

従って、３入力ＮＡＮＤ回路を構成する３つのｐＭＩＳ５ａ，５ｂ，５ｃおよび３つのｎＭＩＳ６ａ，６ｂ，６ｃの相互間の結線には第１層目の配線Ｍ１が用いられている。また、第１層目の配線Ｍ１は、層間絶縁膜１２に形成された溝内に、バリアメタル膜および銅を主体とする導電性膜が埋め込まれて形成されている。バリアメタル膜は、タンタル、窒化タンタルまたはそれらの積層膜からなる。また、第２層目の配線以降についても、同様の構成である。また、本実施の形態１では、配線とプラグとを別々に形成しているが、先にコンタクトホールと配線用の溝を形成し、その後、バリアメタル膜および銅を主体とする導電性膜を埋め込むことで、一体化して形成しても良い。

なお、図４に示されるように、セルの高さ方向で隣接する２つのスタンダードセルを結線する場合は、タップ１００と交差する方向に延在し、かつ、タップ１００上を通過する配線によって行われる。このような配線は、第１層目の配線Ｍ１でも良いし、第２層目の配線Ｍ２を使用しても良い。すなわち、各スタンダードセルを繋ぐ配線は、スタンダードセルとして所望の回路を構成するための配線とは、別の配線によって行われている。

上述のように、本実施の形態１で説明するスタンダードセル３のセルの高さは、第１タップと第２タップとの間（スタンダードセル３上）を通過できる第２層目以上の配線の本数によって決められる。

ここで、セルの高さとは、第１方向と直交する第２方向のセルの長さであって、電源電位Ｖｄｄを供給する給電用の半導体領域（第１タップ）の中心から、電源電位Ｖｓｓを供給する給電用の半導体領域（第２タップ）の中心までの距離Ｌを言う。言い換えれば、第１タップに配置されたコンタクトホールの中心から、第２タップに配置されたコンタクトホールの中心までの距離である。

しかし、前述した図１０に示すスタンダードセルとは異なり、セルの高さは配線ピッチの整数倍ではない。具体的には、セルの高さは（整数＋整数分の１）×配線ピッチの高さである。本実施の形態１によるセルの高さは、（整数＋０．５）×配線ピッチとしている。ここで整数とは第１タップと第２タップとの間を通過できる第２層目以上の配線の本数であり、特に第２層目の配線Ｍ２の本数である。また、このときの配線ピッチとは、第２層目の配線層のピッチである。例えば図２に示すスタンダードセル３では、第１タップと第２タップとの間を通過できる第２層目の配線Ｍ２の本数は６本であることから、上記整数は６となり、（６＋０．５）×配線ピッチ＝６．５配線ピッチがセルの高さとなる。また配線ピッチとは配線の幅と配線の間隔とを足した値である。本実施の形態１で示す配線ピッチは、最小加工寸法で形成された配線の幅と最小加工寸法で形成された配線の間隔とを足した最小配線ピッチを用いている。

セルの高さを（整数＋０．５）×配線ピッチとした場合は、図４に示すように、第２層目の配線Ｍ２の配線ピッチは２セル段（２ｒｏｗ）で一旦整数となる。従って、複数のスタンダードセル３を配置および配線して形成されるセルアレイでみると、第２層目の配線Ｍ２とセルの高さとの整合性をとることができる。

このように、セルの高さを（整数＋０．５）×配線ピッチとすることにより、タップ１００と直交する方向のセルアレイの面積を縮小することができる。

例えば第２層目の配線Ｍ２が等間隔で１０００本配置され、セルの高さを配線ピッチの整数倍とした従来のレイアウトの場合、第１タップと第２タップとの間を通過できる第２層目の配線Ｍ２の本数が６本のときのセルの高さは、前述の図１０に示したように、７配線ピッチとなる。その結果、この場合のセル段は１４２セル段となる。これに対して、例えば第２層目の配線が等間隔で１０００本配置され、セルの高さを（整数＋０．５）×配線ピッチとした本実施の形態１のレイアウトの場合、第１タップと第２タップとの間を通過できる第２層目の配線Ｍ２の本数が６本のときのセルの高さは６．５配線ピッチとなる。その結果、この場合のセル段は１５３セル段となり、従来のレイアウトに比べてセル段数は約７．７％増加する。これにより、同じレイアウトルールであれば、本実施の形態１のレイアウトは従来のレイアウトに比べてセルアレイの面積を約７％縮小することができる。

また、図５に示すように、セルの高さを７配線ピッチ（配線ピッチの整数倍）から６．５配線ピッチ（（整数＋０．５）×配線ピッチ）へ変更することにより、最小加工寸法を問わず、セル段数が約７．７％増加する。

（実施の形態２）
本実施の形態２は、前述の実施の形態１のセルの高さを（整数＋０．２５）×配線ピッチとした場合を示している。

図６に、本実施の形態２による１つのスタンダードセル（１ｒｏｗ）の要部平面図を示し、図７に、本実施の形態２による隣接する４つのスタンダードセル（４ｒｏｗ）の要部平面図を示す。スタンダードセルを構成する原始的回路として、図６では３入力ＮＡＮＤ回路を例示し、図７では４つの３入力ＮＡＮＤ回路が例示しているが、これに限定されるものではない。また、前述の実施の形態１と同様に、セルの高さ方向で隣接する２つのスタンダードセルを結線する場合は、タップ１００と交差する方向に延在し、かつ、タップ１００上を通過する配線によって行われる。このような配線は、第１層目の配線Ｍ１でも良いし、第２層目の配線Ｍ２を使用しても良い。すなわち、各スタンダードセルを繋ぐ配線は、スタンダードセルとして所望の回路を構成するための配線とは、別の配線によって行われている。

前述した実施の形態１では、セルの高さを（整数＋０．５）×配線ピッチとしたが、本実施の形態２では、セルの高さを（整数＋０．２５）×配線ピッチとしている。

本実施の形態２で説明するスタンダードセル３のセルの高さは、前述の実施の形態１と同様、第１タップと第２タップとの間（スタンダードセル３上）を通過できる第２層目以上の配線の本数によって決められる。しかし、セルの高さを（配線の整数倍＋０．２５）×配線ピッチとしている。ここで整数とは第１タップと第２タップとの間を通過できる第２層目以上の配線の本数であり、特に第２層目の配線Ｍ２の本数である。例えば図６に示すスタンダードセル３では、第１タップと第２タップとの間を通過できる第２層目の配線Ｍ２の本数は６本であることから、上記配線の整数倍は６となり、（６＋０．２５）×配線ピッチ＝６．２５配線ピッチがセルの高さとなる。

セルの高さを（整数＋０．２５）×配線ピッチとした場合は、図７に示すように、第２層目の配線Ｍ２の配線ピッチは４セル段（４ｒｏｗ）で一旦整数となる。従って、複数のスタンダードセル３を配置および配線して形成されるセルアレイでみると、第２層目の配線Ｍ２とセルの高さとの整合性をとることができる。

このように、セルの高さを（整数＋０．２５）×配線ピッチとすることにより、タップ１００と直交する方向のセルアレイの面積を縮小することができる。

図８に、配線ピッチの整数倍（（整数＋１）×配線ピッチ）で配置されたスタンダードセルのセルの高さ、（整数＋０．５）×配線ピッチで配置されたスタンダードセルのセルの高さ、および（整数＋０．２５）×配線ピッチで配置されたスタンダードセルのセルの高さを比較するためのそれぞれの要部平面図を示す。ここでは、第１タップと第２タップとの間を通過できる第２層目の配線Ｍ２を６本としている。

４つのスタンダードセルをタップ１００と直交する方向に配置した場合、配線ピッチの整数倍で配置されたスタンダードセルのセルの高さは（４×７）配線ピッチ＝２８配線ピッチとなる。また（整数＋０．５）×配線ピッチで配置されたスタンダードセルのセルの高さは（４×６．５）配線ピッチ＝２６配線ピッチとなる。また（整数＋０．２５）×配線ピッチで配置されたスタンダードセルのセルの高さは（４×６．２５）配線ピッチ＝２５配線ピッチとなる。

従って４つのスタンダードセルで配線ピッチを比較すると、（整数＋０．２５）×配線ピッチで配置されたスタンダードセルでは３配線ピッチ、（整数＋０．５）×配線ピッチで配置されたスタンダードセルでは２配線ピッチ、配線ピッチの整数倍で配置されたスタンダードセルよりもセルの高さを縮小することができる。また、４つのスタンダードセルで面積を比較すると、（整数＋０．２５）×配線ピッチで配置されたスタンダードセルでは約１１％、（整数＋０．５）×配線ピッチで配置されたスタンダードセルでは約７％、配線ピッチの整数倍で配置されたスタンダードセルよりもセルの面積を縮小することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態では、ｐＭＩＳおよびｎＭＩＳのゲート電極を多結晶シリコン膜で形成する例を示したが、これに限られるものではなく、例えば金属膜で形成してもよい。そのような金属膜としては、Ｔｉ、ＴｉＮ、ＰｔまたはＡｌ等が挙げられる。

また、前記実施の形態では、ゲート絶縁膜を酸化シリコン膜で形成した例を示したが、これに限られるものではなく、例えば窒化シリコン膜よりも高い誘電率を有する膜で形成してもよい。そのような高誘電率膜としては、ＨｆＯ、ＨｆＡｌＯ、ＨｆＳｉＡｌＯ、ＨｆＳｉＯ、ＺｒＯ、ＺｒＡｌＯ、ＺｒＳｉＯ、ＬａＯ、ＬａＳｉＯ、ＴａＯまたはＴｉＯ等が挙げられる。

本発明の半導体集積回路装置は、小型化の進んだスタンダードセルから形成された集積回路を有する半導体集積回路装置に適用することができる。

本発明の実施の形態１による半導体集積回路装置の構成の一例を示す概略図である。 本発明の実施の形態１による１つのスタンダードセル（１ｒｏｗ）の要部平面図である。 図２における活性領域およびゲート電極のみを示す簡略図である。 本発明の実施の形態１による隣接する２つのスタンダードセル（２ｒｏｗ）の要部平面図である。 本発明の実施の形態１によるセル段数の増加をまとめた説明図である。 本発明の実施の形態２による１つのスタンダードセル（１ｒｏｗ）の要部平面図である。 本発明の実施の形態２による隣接する４つのスタンダードセル（４ｒｏｗ）の要部平面図である。 本発明者が検討したスタンダードセルのセルの高さを比較するための説明図である。 図２のＡ−Ａ’線に沿った要部断面図である。 本発明者が検討した配線ピッチの整数倍をセルの高さとするスタンダードセルの要部平面図である。

符号の説明

１ 半導体集積回路装置
２ 機能装置
３ スタンダードセル
４ 原始的回路
５ａ，５ｂ，５ｃ ｐチャネル型ＭＩＳＦＥＴ
６ａ，６ｂ，６ｃ ｎチャネル型ＭＩＳＦＥＴ
７ コンタクトホール
８ 素子分離領域
９ シリサイド膜
１０ 層間絶縁膜
１１ プラグ
１２ 層間絶縁膜
１００ タップ
ＧＥ ゲート電極
ＧＮＤ 基準電位
Ｌ 距離（セルの高さ）
Ｍ１ 第１層目の配線
Ｍ２ 第２層目の配線
ｎ＋ 高濃度ｎ型半導体領域
ＮｉＳＯ ｎ型半導体領域
ＮＷ ｎ型ウェル領域
ｐ−ｓｕｂ ｐ型半導体基板
ｐ＋ 高濃度ｐ型半導体領域
ＰＷ ｐ型ウェル領域
Ｖｄｄ 電源電位
Ｖｓｓ 電源電位

Claims (12)

1. 第１電位を供給し、第１方向に沿って形成された第１タップと、
   前記第１電位と異なる電位である第２電位を供給し、前記第１方向と交差する第２方向に前記第１タップと対向して配置され、前記第１方向に沿って形成された第２タップと、
   前記第２方向における前記第１タップの中心と、前記第２方向における前記第２タップの中心との間に形成されたスタンダードセルとを複数配列して構成されるセルアレイと、
   前記第１タップ、前記第２タップおよび前記セルアレイ上に形成された複数層の配線とを含む半導体集積回路装置であって、
   前記第１タップと前記第２タップとの間のセルの高さを［（整数＋０．５）×前記複数層の配線のうち第２層目の配線の配線ピッチ］とすることを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、前記整数は、前記第１タップと前記第２タップとの間を通過できる前記第１方向に沿って形成された第２層目以上の配線の本数であることを特徴とする半導体集積回路装置。
3. 請求項１記載の半導体集積回路装置において、前記第１電位は電源電位、前記第２電位は接地電位であることを特徴とする半導体集積回路装置。
4. 請求項１記載の半導体集積回路装置において、前記配線ピッチは、最小加工寸法で形成された配線の幅と最小加工寸法で形成された配線の間隔とを足した最小配線ピッチであることを特徴とする半導体集積回路装置。
5. 請求項１記載の半導体集積回路装置において、前記スタンダードセル内は前記複数層の配線のうち第１層目の配線により結線されていることを特徴とする半導体集積回路装置。
6. 請求項１記載の半導体集積回路装置において、前記セルアレイは、前記スタンダードセルを複数有し、
   前記複数のスタンダードセルの相互間は第２層目以上の配線により結線されていることを特徴とする半導体集積回路装置。
7. 第１電位を供給し、第１方向に沿って形成された第１タップと、
   前記第１電位と異なる電位である第２電位を供給し、前記第１方向と交差する第２方向に前記第１タップと対向して配置され、前記第１方向に沿って形成された第２タップと、
   前記第２方向における前記第１タップの中心と、前記第２方向における前記第２タップの中心との間に形成されたスタンダードセルとを複数配列して構成されるセルアレイと、
   前記第１タップ、前記第２タップおよび前記セルアレイ上に形成された複数層の配線とを含む半導体集積回路装置であって、
   前記第１タップと前記第２タップとの間のセルの高さを［（整数＋０．２５）×前記複数層の配線のうち第２層目の配線の配線ピッチ］とすることを特徴とする半導体集積回路装置。
8. 請求項７記載の半導体集積回路装置において、前記整数は、前記第１タップと前記第２タップとの間を通過できる前記第１方向に沿って形成された第２層目以上の配線の本数であることを特徴とする半導体集積回路装置。
9. 請求項７記載の半導体集積回路装置において、前記第１電位は電源電位、前記第２電位は接地電位であることを特徴とする半導体集積回路装置。
10. 請求項７記載の半導体集積回路装置において、前記配線ピッチは、最小加工寸法で形成された配線の幅と最小加工寸法で形成された配線の間隔とを足した最小配線ピッチであることを特徴とする半導体集積回路装置。
11. 請求項７記載の半導体集積回路装置において、前記スタンダードセル内は前記複数層の配線のうち第１層目の配線により結線されていることを特徴とする半導体集積回路装置。
12. 請求項７記載の半導体集積回路装置において、前記セルアレイは、前記スタンダードセルを複数有し、
    前記複数のスタンダードセルの相互間は第２層目以上の配線により結線されていることを特徴とする半導体集積回路装置。

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