JP2010257528A

JP2010257528A - 半導体集積回路装置

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Publication number: JP2010257528A
Application number: JP2009106671A
Authority: JP
Inventors: Hidekazu Makino; 英一牧野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-04-24
Filing date: 2009-04-24
Publication date: 2010-11-11
Also published as: US20100271879A1

Abstract

【課題】動作マージンを向上できる半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、それぞれが複数のメモリセルを有する複数のプレーン（ＰＬ０〜ＰＬ３）を備えるメモリセルアレイ１１と、一定の供給能力を保つ共通電圧発生回路ＨＶ−Ｃと、前記複数のプレーンの数に対応して配置される複数の電圧発生回路（ＨＶ−０〜ＨＶ−３）とを備える電源電圧発生回路１９と、前記電源電圧発生回路を制御する制御回路１７とを具備する。
【選択図】図３

Description

この発明は、半導体集積回路装置に関し、例えば、ＮＡＮＤ型フラッシュメモリ等に適用可能なものである。

例えば、ＮＡＮＤ型フラッシュメモリは、大容量かつ不揮発という利点を生かし、近年では、携帯オーディオ機器をはじめ、様々な電子機器のメモリとして搭載されている。

このような状況の下、ＮＡＮＤ型フラッシュメモリは、その機能の向上に加えて、さらなる大容量化が今後の課題となっている。ここで、大容量化を実現するためには、メモリセルの微細化を推し進めつつ、ワード線、ビット線長の増大による特性劣化を抑制するために、メモリセルアレイを複数プレーン（Plane）化することが有望であると考えられている。

特開平６−１９０５８７号公報

しかしながら、２プレーン以上の複数プレーン化が進行すると、選択プレーン数の変化に伴って負荷容量が変動するため、充電時間が選択プレーン数により大きく変動する。そのため、動作マージンの悪化を引き起こす。

この発明の一態様に係る半導体集積回路装置は、それぞれが複数のメモリセルを有する複数のプレーンを備えるメモリセルアレイと、一定の供給能力を保つ共通電圧発生回路と、前記複数のプレーンの数に対応して配置される複数の電圧発生回路とを備える電源電圧発生回路と、前記電源電圧発生回路を制御する制御回路とを具備する。

この発明によれば、動作マージンを向上できる半導体集積回路装置が得られる。

この発明の第１の実施形態に係る半導体集積回路装置の全体構成例を示すブロック図。図１中のブロックの構成例を示す等価回路図。第１の実施形態に係るメモリセルアレイおよび電源電圧発生回路を示すブロック図。第１の実施形態に係る半導体集積回路装置の配線構成例を示すブロック図。第１の実施形態に係る配線負荷容量を示す図。第１の実施形態に係る選択プレーン数と配線負荷容量との関係を示す図。第１の実施形態に係る半導体集積回路装置の立ち上がり特性を示す図。比較例に係る半導体集積回路装置の立ち上がり特性を示す図。第２の実施形態に係るメモリセルアレイおよび電源電圧発生回路を示すブロック図。第３の実施形態に係るメモリセルアレイおよび電源電圧発生回路を示すブロック図。比較例に係るメモリセルアレイおよび電源電圧発生回路を示すブロック図。

以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。以下、この説明では、半導体集積回路装置として、ＮＡＮＤ型フラッシュメモリを一例に挙げて説明するが、これに限られるわけではない。

［第１の実施形態］
図１乃至図８を用いて、この発明の第１の実施形態に係る半導体集積回路装置を説明する。
＜１．構成例＞
１−１．全体構成例
まず、図１を用いて、この発明の第１の実施形態に係る半導体集積回路装置の全体構成例について説明する。
図示するように、第１の実施形態に係る半導体集積回路装置は、メモリセルアレイ１１、ビット線制御回路１２、カラムデコーダ１３、データ入出力バッファ１４、データ入出力端子１５、ワード線制御回路１６、制御回路１７、制御信号入力端子１８、および電源電圧発生回路１９を備える。

メモリセルアレイ１１は、複数のプレーン（Plane）を備える。本例の場合、メモリセルアレイ１１は、４つのプレーン（Plane 0, Plane 1, Plane 2, Plane 3）を備える複数プレーン構成である。プレーンのそれぞれは、複数のブロック（Block 0 〜 Block n）により構成されている。メモリセルアレイ１１には、ワード線を制御するワード線制御回路１６、ビット線を制御するビット制御回路１２、制御回路１７、および電源電圧発生回路１９が電気的に接続されている。

ビット線制御回路１２は、ビット線を介してメモリセルアレイ１１中のメモリセルのデータを読み出し、ビット線を介してメモリセルアレイ１１中のメモリセルの状態を検出する。また、ビット線制御回路１２は、ビット線を介してメモリセルアレイ１１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。ビット線制御回路１２には、カラムデコーダ１３、データ入出力バッファ１４、制御回路１７が電気的に接続されている。

ビット線制御回路１２内にはデータ記憶回路（図示せず）が設けられ、このデータ記憶回路は、カラムデコーダ１３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ１４を介してデータ入出力端子１５から外部へ出力される。データ入出力端子１５は、例えば、ＮＡＮＤ型フラッシュメモリ外部のホスト機器等に接続される。

ホスト機器は、例えば、マイクロコンピュータ等であって、データ入出力端子１５から出力されたデータを受ける。さらに、ホスト機器は、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴを出力する。ホスト機器からデータ入出力端子１５に入力された書き込みデータＤＴは、データ入出力バッファ１４を介して、カラムデコーダ１３によって選択された上記データ記憶回路（図示せず）に供給される。一方、コマンドＣＭＤ及びアドレスＡＤＤは制御回路１７に供給される。

ワード線制御回路１６は、メモリセルアレイ１１中のワード線を選択し、選択されたワード線に電源電圧発生回路１９から与えられる読み出し、書き込みあるいは消去に必要な電圧を印加する。

制御回路１７は、上記メモリセルアレイ１１、ビット線制御回路１２、カラムデコーダ１３、データ入出力バッファ１４、ワード線制御回路１６、および電源電圧発生回路１９に電気的に接続される。接続された上記構成回路は、制御回路１７によって制御される。制御回路１７は、制御信号入力端子１８に接続され、外部のホスト機器から制御信号入力端子１８を介して入力されるＡＬＥ（アドレス・ラッチ・イネーブル）信号等の制御信号によって制御される。また、制御回路１７は、電源電圧発生回路１９に後述する制御信号を出力し、電源電圧発生回路１９を制御する。

電源電圧発生回路１９は、制御回路１７に制御に従い、メモリセルアレイ１１、ワード線制御回路１６等に必要な電源電圧を与える。

ここで、上記ワード線制御回路１６、ビット線制御回路１２、カラムデコーダ１３、制御回路１７、電源電圧発生回路１９は、書き込み回路、読み出し回路、および消去回路を構成している。

１−２．ブロック（Block）の構成例
次に、図２を用いて、ブロックの構成例について説明する。ここでは、図１中の１つのブロック（Block）を一例に挙げて説明する。また、本例の場合、このブロック（Block）中のメモリセルトランジスタは、一括して消去される。即ち、ブロックはデータ消去単位である。

ブロック（Block）は、ＷＬ方向に配置された複数のメモリセルユニットＭＵから構成される。メモリセルユニットＭＵは、電流経路が直列接続される６４個のメモリセルトランジスタと２個のダミーセルトランジスタＤＭＴからなるＮＡＮＤストリングと、ＮＡＮＤストリングの一端に接続される選択ランジスタＳ１と、ＮＡＮＤストリングの他端に接続される選択トランジスタＳ２とから構成される。本例では、ソース線ＳＬおよびビット線ＢＬに隣接するメモリセルトランジスタをダミーセルトランジスタＤＭＴとする。そのため、メモリセルとして機能させない点で、メモリセルユニットＭＵの不良率の低減に対して有効である。

メモリセルトランジスタＭＴおよびダミーセルトランジスタＤＭＴは、半導体基板上に順次設けられる、ゲート絶縁膜、電荷蓄積層ＦＧ、ゲート間絶縁膜、および制御電極層ＣＧからなる積層構造である。

本例では、ＮＡＮＤストリングは、６４個のメモリセルトランジスタＭＴから構成されるが、８個、１６個等の２つ以上のメモリセルトランジスタから構成されていればよく、特に、６４個に限定されるというものではない。
選択トランジスタＳ１は、電流経路の一端がソース線ＳＬに接続され、セレクトゲートトランジスタＳ２は、電流経路の一端がビット線ＢＬに接続される。
ワード線ＷＬは、ＷＬ方向に延び、ＷＬ方向の複数のメモリセルトランジスタＭＴの制御電極に共通に接続される。セレクトゲート線ＳＧＳは、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ１に共通に接続される。セレクトゲート線ＳＧＤも、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ２に共通に接続される。

１−３．メモリセルアレイおよび電源電圧発生回路の構成例
次に、図３を用いて、メモリセルアレイ１１および電源電圧発生回路１９の構成例について説明する。図示するように、メモリセルアレイ１１は、本例の場合、４つのプレーン（Plane 0, Plane 1, Plane 2, Plane 3）を備える。

プレーンＰＬ０は、複数のブロック（図示を省略）、センスアンプＳ０、ブロックデコーダＢＤ０、およびローカルスイッチＬＳＷ（ＨＶ）を備える。
ブロックの構成の詳細な説明は省略するが、図示するように少なくともワード線方向に沿って複数のワード線ＷＬｓが配置される。センスアンプＳ０は、ビット線方向に複数ブロックを挟むように配置され、メモリセルトランジスタから読み出したデータを読み出す。ブロックデコーダＢＤ０は、ビット線方向に沿ったローカル制御線ＬＧＣＬを備え、ブロック選択信号に従って、複数のブロックのいずれかを選択する。ローカルスイッチＬＳＷは、制御回路１７から入力されるローカル制御信号ＣＳＷ０に従い、ブロックデコーダＢＤ０のオン／オフを切り替える。

その他のプレーンＰＬ１〜ＰＬ３の構成については、上記プレーンＰＬ０と実質的に同様であるので、詳細な説明を省略する。

電源電圧発生回路１９は、グローバルスイッチ回路ＧＳＷ、共通電圧発生回路ＨＶ−Ｃ、および複数の電圧発生回路ＨＶ−０〜ＨＶ−３を備える。

グローバルスイッチ回路ＧＳＷは、選択されたプレーン（ＰＬ０〜ＰＬ３）に、共通電圧発生回路ＨＶ−Ｃおよび複数の電圧発生回路ＨＶ−０〜ＨＶ−３から供給される電源電圧を切り替えて接続する。グローバルスイッチ回路ＧＳＷと、複数のプレーン（ＰＬ０〜ＰＬ３）との間は、グローバルコントロールゲート線ＧＣＧＬにより電気的に接続される。

共通電圧発生回路（HV-Pump）ＨＶ−Ｃは、複数のプレーン（ＰＬ０〜ＰＬ３）の数によらず一定の供給能力を保って、共通の電源電圧を発生させる。また、共通電圧発生回路ＨＶ−Ｃは、ＮＡＮＤ型フラッシュメモリチップがスタンドバイ時は非活性状態となる。

電圧発生回路（HV-Pump for Plane0〜HV-Pump for Plane3）ＨＶ−０〜ＨＶ−３は、上記複数のプレーン（ＰＬ０〜ＰＬ３）の数（本例では、４つ）に対応して配置され、制御回路１７より入力される制御信号（Activation Control w/ plane address）ＰＡ０〜ＰＡ３により選択され、活性化される。選択された電圧発生回路（ＨＶ−０〜ＨＶ−３）は、各選択プレーン（ＰＬ０〜ＰＬ３）の配線負荷容量の充電に対して最適な各プレーン用の電源電圧を発生させる。詳細については、後述する。

共通電圧発生回路ＨＶ−Ｃおよび電圧発生回路ＨＶ−０〜ＨＶ−３と、グローバルスイッチ回路ＧＳＷとの間は、ノードＮ０〜Ｎ３を介して、ポンプ部配線PumpＬにより電気的に接続される。

１−４．配線構成例
次に、図４を用いて、本例に係る電源電圧発生回路１９が充電する配線構成例について説明する。
図示するように、本例に係る電源電圧発生回路１９が充電する配線構成は、共通配線部２１、ローカル配線部２２、およびワード線部２３である。

共通配線部２１は、図中の”太線”で示すように、ポンプ部配線PumpＬおよびグローバルコントロールゲート線ＧＣＧＬである。ポンプ部配線PumpＬは、共通電圧発生回路ＨＶ−Ｃおよび電圧発生回路ＨＶ−０〜ＨＶ−３と、グローバルスイッチ回路ＧＳＷとの間を電気的に接続する。また、グローバルスイッチ回路ＧＳＷは、複数のスイッチング回路ＳＷとスイッチングトランジスタＧＳＴｒを備える。スイッチングトランジスタＧＳＴｒの電流経路の一端はポンプ部配線PumpＬに接続され、電流経路の他端はグローバルコントロールゲート線ＧＣＧＬに接続され、ゲートから入力されるスイッチング回路ＳＷの出力信号により電流経路のオン／オフが切り替えられる。グローバルコントロールゲート線ＧＣＧＬは、グローバルスイッチ回路ＧＳＷと、ローカルスイッチ回路ＨＶとの間を電気的に接続する。

ローカル配線部２２は、図中の”細線”で示すように、ローカルスイッチ回路ＨＶと、ブロックデコーダスイッチ回路ＢＤＳＷとの間を電気的に接続する。また、ローカルスイッチ回路ＨＶは、複数のスイッチング回路ＳＷとスイッチングトランジスタＬＳＴｒを備える。スイッチングトランジスタＬＳＴｒの電流経路の一端はグローバルコントロールゲート線ＧＣＧＬに接続され、電流経路の他端はブロックデコーダスイッチ回路ＢＤＳＷに接続され、ゲートから入力されるスイッチング回路ＳＷの出力信号により電流経路のオン／オフが切り替えられる。

ワード線部２３は、図中の”細線”で示すように、ブロックデコーダスイッチ回路ＢＤＳＷと、プレーン（Plane 0 〜 Plane 3）との間を電気的に接続する。また、ブロックデコーダスイッチ回路ＢＤＳＷは、ブロックデコーダ（ＢＤ０〜ＢＤ３）内に配置され、複数のスイッチング回路ＳＷとスイッチングトランジスタＢＳＴｒを備える。スイッチングトランジスタＢＳＴｒの電流経路の一端はローカルコントロールゲート線ＬＣＧＬに接続され、電流経路の他端はワード線ＷＬｘに接続され、ゲートから入力されるスイッチング回路ＳＷの出力信号により電流経路のオン／オフが切り替えられる。

１−５．配線負荷容量の合計
次に、図５を用いて、本例に係る電源電圧発生回路１９が充電する配線負荷容量の合計について説明する。上記のように、本例に係るＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１１が４分割された４つのプレーン（ＰＬ０〜ＰＬ３）からなる構成である。

ここで、図示するように、電源電圧発生回路１９が充電する配線負荷容量の合計は、以下に示す共通部分の負荷容量Ｃ１と、選択プレーン数に依存する部分の負荷容量（Ｃ２＋Ｃ３）×４との合計である。即ち、図４中の配線構成において以下のようにそれぞれ対応する。

共通部分Ｃ１：共通配線部分２１（図４中の”太線”）の負荷容量
選択プレーン数に依存する部分（Ｃ２＋Ｃ３）：ローカル配線部２２およびワード線部２３（図４中の”細線”）の負荷容量
このように、電源電圧発生回路１９が充電する配線負荷容量は、プレーンの選択数に依存せずにグローバルスイッチ回路ＧＳＷがオンすると共通に見える負荷容量Ｃ１と、複数のプレーン（ＰＬ０〜ＰＬ３）対応した選択プレーン数に依存する部分（Ｃ２＋Ｃ３）とから構成されることが分かる。

１−６．選択プレーン数と負荷容量との関係
次に、図６を用いて、本例に係る選択プレーン数と負荷容量との関係について説明する。
図中の中欄（1WL/Plane当たり容量）に示すように、２プレーン以上の複数プレーンを有する半導体集積回路装置では、１プレーン選択時と２プレーン以上の複数のプレーンを同時に選択した際で充電すべき負荷容量が変動する。ここで、本例では、各配線の容量は配線長やトランジスタ数を考慮し、ワード線については２ｐＦ程度、ローカルコントロールゲート線については６ｐＦ程度、グローバルコントロールゲート線ＧＣＧＬについては５ｐＦ程度、として試算した。

結果、本例に係る４プレーン構成では、以下のように変動する。
１Plane選択の場合：５＋（２＋６）×１＝１３ｐＦ程度
２Plane選択の場合：５＋（２＋６）×２＝２１ｐＦ程度
３Plane選択の場合：５＋（２＋６）×３＝２９ｐＦ程度
４Plane選択の場合：５＋（２＋６）×４＝３７ｐＦ程度
上記のように、負荷容量が選択プレーン数により変動すると、それに伴い充電時間も大きく変化してしまい、動作マージンの悪化を引き起こす原因となる。そのため、選択プレーン数に応じて、電源電圧発生回路の能力を可変とすれば良いとも思われる。

しかしながら、選択プレーン数により変化する負荷容量に応じて、的確に電源電圧発生回路の供給能力を変化させる制御は容易ではない。

それは、上記図６に示す本例の試算のように、４プレーン構成の半導体集積回路装置の場合、１プレーン動作時と、２プレーン動作、さらに４プレーン同時動作での負荷容量は、単純に１プレーン動作時に比べ２倍、４倍と増加するわけではないからである。

図示するように、１プレーン動作時と２プレーン動作では、２倍にはなっていないことは明らかである。本試算では、選択プレーン数が、２倍、４倍になっても、負荷容量としては、それぞれ１．６倍程度、２．８倍程度となっている。

これは、選択プレーン数に依らず共通部分の負荷容量Ｃ１が存在するためである。本例では、グローバルコントロール配線の容量５pＦ程度に相当する。

ここで、その対応案として、プレーンごとに電圧発生器を設け、当該プレーンが選択された場合のみその電圧発生器を動作させる構成が良いとも思われる。しかしながら、この構成では、２プレーン、４プレーン動作時では、電圧発生器の能力がそれぞれ２倍、４倍となってしまい、実際の負荷容量変化と合致せず、さらに、実際の負荷容量変化に比べ、複数プレーン選択時では過大な能力となってしまう。さらにこの構成では、選択プレーン数によるワード線立上り速度のばらつきによる動作マージンの低下、加えて負荷に比べ過大な能力の電圧発生器が必要となりレイアウト面積の増大ならびに消費電流の増大も懸念される。

そこで、本例では、複数のプレーン（ＰＬ０〜ＰＬ３）の数によらず一定の供給能力を保つ共通電圧発生回路ＨＶ−Ｃと、複数のプレーン（ＰＬ０〜ＰＬ３）の数に対応して配置される複数の電圧発生回路（ＨＶ−０〜ＨＶ−３）と、を備える電源電圧発生回路１９を提案する。

共通電圧発生回路ＨＶ−Ｃは、複数のプレーン（ＰＬ０〜ＰＬ３）の数によらない共通部分の負荷容量Ｃ１を充電する。一方、複数の電圧発生回路（ＨＶ−０〜ＨＶ−３）は、選択プレーン数に依存する部分の負荷容量（Ｃ２＋Ｃ３）を充電する。

例えば、データ読み出し動作時およびデータ読み出し動作時において、１プレーン選択（ここでは、プレーンＰＬ０を選択する）される場合、共通部分のグローバルスイッチ回路ＧＳＷに加え、プレーンＰＬ０のローカルスイッチ回路ＨＶおよびブロックデコーダ（ワード線）スイッチ回路ＢＤＳＷがオン状態となる。

この場合、電源電圧発生回路１９が充電すべき容量は、共通部分の負荷容量Ｃ１と、選択プレーン（ＰＬ０）数に対応する部分の負荷容量（Ｃ２＋Ｃ３）との和である。即ち、グローバルCG線の容量＋プレーンＰＬ０に対応する（ローカルCG線容量＋ワード線容量）となる。この際、動作する電源電圧発生回路は、共通電圧発生回路ＨＶ−Ｃと、プレーンＰＬ０用のポンプ回路である１つの電圧発生回路ＨＶ−０となる。

次に、例えば、データ読み出し動作時およびデータ読み出し動作時において、４プレーン選択（プレーンＰＬ０〜ＰＬ３を選択する）される場合では、電源電圧発生回路１９が充電すべき負荷容量は、共通部分の負荷容量Ｃ１と、選択プレーン（ＰＬ０）数に対応する部分の負荷容量（Ｃ２＋Ｃ３）の４倍との和である。即ち、グローバルCG線の容量＋（ローカルCG線容量＋ワード線容量）×４倍となる。この際、動作する電源電圧発生回路は、共通電圧発生回路ＨＶ−Ｃと、プレーンＰＬ０〜ＰＬ３用の４つの電圧発生回路ＨＶ−０〜ＨＶ−３となる。

このように、共通電圧発生回路ＨＶ−Ｃを備えることによって、選択プレーン数の変化による負荷変動があった場合であっても、常に最適な制御が容易に可能となる。そのため、２プレーン以上の複数プレーン化が進行し、選択プレーン数の変化に伴って容量負荷が変動した場合であっても、充電時間が選択プレーン数により変動することを防止することができる。そのため、動作マージンを向上することができる。

加えて、プレーン用の４つの各電圧発生回路ＨＶ−０〜ＨＶ−３は、全て同じ電圧供給能力であって同一の構成のものを利用することができる。そのため、その制御が非常に容易であるばかりでなく、レイアウト作業量も大幅に低減することが可能である点で、開発期間の短縮化に対しても有利である。

＜２．立ち上がり電圧特性＞
次に、図７および図８を用いて、半導体集積回路装置の立ち上がり電圧特性について説明する。
２−１．第１の実施形態に係る立ち上がり速度
まず、図７を用いて、第１の実施形態に係る半導体集積回路装置の立ち上がり電圧特性について説明する。
図示するように、時間（time）と電圧（Ｖ）との関係に関し、１プレーン選択、２プレーン選択、３プレーン選択、４プレーン選択、のいずれの場合であっても、ほぼ一定の立ち上がり特性を実現している。例えば、本例の場合では、１〜４プレーン選択にかかわらず、ほぼ一定の時間ｔｃの際には、負荷容量を充電できる。

そのため、本例の構成によれば、選択プレーン数に依存せず、ほぼ一定の立ち上がり特性を有することが分かる。

２−２．比較例に係る立ち上がり速度
続いて、図８を用いて、後述する比較例に係る半導体集積回路装置の立ち上がり電圧特性について説明する。
図示するように、時間（time）と電圧（Ｖ）との関係に関し、１プレーン選択、２プレーン選択、３プレーン選択、４プレーン選択、のそれぞれの場合に対し、立ち上がり特性が大きく変動している。例えば、比較例の場合では、順次、１〜４プレーン選択と選択数が増大するに従い、負荷容量の充電時間も増大（時間ｔ１→時間ｔ２、…）する。

そのため、比較例の構成では、選択プレーン数により、立ち上がり特性が大きく変動することが分かる。

＜３．作用効果＞
第１の実施形態に係る半導体集積回路装置によれば、少なくとも下記（１）乃至（３）の効果が得られる。

（１）動作マージンを向上できる。
上記のように、第１の実施形態に係る半導体集積回路装置は、それぞれが複数のメモリセルＭＴを有する複数のプレーンＰＬ０〜ＰＬ３を備えるメモリセルアレイ１１と、一定の供給能力を保つ共通電圧発生回路ＨＶ−Ｃと、複数のプレーンの数に対応して配置される複数の電圧発生回路ＨＶ−０〜ＨＶ−３とを備える電源電圧発生回路１９と、電源電圧発生回路１９を制御する制御回路１７とを具備する。

例えば、データ読み出し動作時およびデータ読み出し動作時において、１プレーン選択（ここでは、プレーンＰＬ０を選択する）する場合、電源電圧発生回路１９が充電すべき容量は、共通部分の負荷容量Ｃ１と、選択プレーン（ＰＬ０）数に対応する部分の負荷容量（Ｃ２＋Ｃ３）との和である。即ち、グローバルCG線の容量＋プレーンＰＬ０に対応する（ローカルCG線容量＋ワード線容量）となる。この際、動作する電源電圧発生回路は、共通電圧発生回路ＨＶ−Ｃと、プレーンＰＬ０用のポンプ回路である１つの電圧発生回路ＨＶ−０となる。

次に、例えば、データ読み出し動作時およびデータ読み出し動作時において、４プレーン選択（プレーンＰＬ０〜ＰＬ３を選択する）する場合では、電源電圧発生回路１９が充電すべき負荷容量は、共通部分の負荷容量Ｃ１と、選択プレーン（ＰＬ０）数に対応する部分の負荷容量（Ｃ２＋Ｃ３）の４倍との和である。即ち、グローバルCG線の容量＋（ローカルCG線容量＋ワード線容量）×４倍となる。この際、動作する電源電圧発生回路は、共通電圧発生回路ＨＶ−Ｃと、プレーンＰＬ０〜ＰＬ３用の４つの電圧発生回路ＨＶ−０〜ＨＶ−３となる。

このように、複数プレーン化の進行に伴って、選択プレーン数の変化による負荷変動があった場合であっても、常に最適な制御が容易に可能となる。そのため、選択プレーン数の変化に伴って容量負荷が変動した場合であっても、充電時間が選択プレーン数により変動することを防止することができる。そのため、動作マージンを向上することができる。

これは、上述した図７に示した、本願の発明者が得た知見に係る半導体集積回路装置の立ち上がり電圧特性からも明らかである。

（２）開発期間の短縮化に対して有利である。
加えて、プレーン用の４つの各電圧発生回路ＨＶ−０〜ＨＶ−３は、全て同じ電圧供給能力であって同一の構成のものを利用することができる。そのため、その制御が非常に容易であるばかりでなく、レイアウト作業量も大幅に低減することが可能である点で、開発期間の短縮化に対して有利である。

（３）大容量化に対して有利である。
ここで、大容量化を実現するためには、メモリセルの微細化を推し進めつつ、メモリセルアレイを複数プレーン（Plane）化することが有望であると考えられている。

本例では、上記（１）での説明のように、動作マージンを悪化することなく、複数プレーン化することができる。そのため、大容量化に対して有利である。また、本例に係る構成は、メモリセルのシュリンクが進んだ、例えば、３０ｎｍ世代、２０ｎｍ世代等に対して有望であると予想される。

［第２の実施形態（ウェル電圧を選択プレーン数に従って制御する一例）］
次に、第２の実施形態に係る半導体集積回路装置について、図９を用いて説明する。この実施形態は、更にウェル電圧を選択プレーン数に従って制御する一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

＜構成例＞
図示するように、第２の実施形態に係る半導体集積回路装置は、下記の点で上記第１の実施形態と相違する。
メモリセルアレイ１１に関しては、プレーンＰＬ０〜ＰＬ３の両端にブロックデコーダＢＤおよびローカルスイッチ回路ＨＶがそれぞれ更に配置される。そのため、メモリセルの微細化が進展しても、ブロックデコーダＢＤ０〜ＢＤ３のリソグラフィのマージンを拡大できる点で有効である。より具体的には、例えば、１プレーンが２０００ブロック程度で構成されている場合、ブロックデコーダＢＤ０〜ＢＤ３は、同じ数の２０００個を配置する必要がある。ここで、プレーンの片側にのみに配置した場合、片側に２０００個のブロックデコーダを、ブロックと同じピッチで配置する必要ある。一方、本例のように、ブロックデコーダＢＤ０〜ＢＤ３をプレーンプレーンＰＬ０〜ＰＬ３の両側に配置する構成であれば、プレーンの片側に、例えば、１０００個ずつ配置すればよい。そのため、ブロックデコーダＢＤ０〜ＢＤ３を、ブロックのピッチの２倍で配置できるため、リソグラフィのマージンを向上することができる。

電源電圧発生回路１９に関しては、ウェル電圧をプレーンごとに独立に制御し消去動作の際の消去電圧の立ち上がり電圧を一定化するために、消去切り替えスイッチ回路２９−１〜２９−３と消去電圧モニタ回路ＭＯＮとを更に備える。

消去電圧モニタ回路ＭＯＮは、データ消去動作の際に、制御回路１７からの制御信号により、共通ノードＮ０〜Ｎ３の出力を複数の消去切り替えスイッチ回路２９−０〜２９−３に切り替える。

消去切り替えスイッチ回路２９−１〜２９−３は、電流経路の一端が共通電圧発生回路ＨＶ−Ｃの出力および複数の電圧発生回路複数ＨＶ−０〜ＨＶ−３の出力に接続される共通ノードＮ０〜Ｎ３に接続され、電流経路の他端が複数のプレーンの消去電圧が与えられるウェルＷＥＬＬ＜０＞〜ＷＥＬＬ＜３＞に接続される。

消去切り替えスイッチ回路２９−１〜２９−３は、ローカルポンプ回路（ＬＰ０〜ＬＰ３）およびスイッチングトランジスタ（ＬＰＴｒ０〜ＬＰＴｒ３）を備える。
ローカルポンプ回路ＬＰ０は、制御回路１７からのウェル制御信号ＰＡＷ０（enable/disable）に従い、スイッチングトランジスタＬＰＴｒ０の電流経路の導通／非導通を制御する。その他のローカルポンプ回路ＬＰ１〜ＬＰ３についても、実質的に同様である。
スイッチングトランジスタＬＰＴｒ０の電流経路の一端は消去電圧バスノード（VERA bus node）Ｎ０に接続され、電流経路の他端はプレーンＰＬ０の消去動作の際に消去電圧VERAが与えられる半導体基板中のウェルＷＥＬＬ＜０＞に接続され、ゲートはローカルポンプ回路ＬＰ０の出力に接続される。その他のスイッチングトランジスタＬＰＴｒ１〜ＬＰＴｒ３についても、実質的に同様である。
ここで、消去電圧バスノード（VERA bus node）Ｎ０〜Ｎ３は、上記第１の実施形態に係る図３中の各ノードＮ０〜Ｎ３と共通に用いられる（commonly used）。そのため、各ノードＮ０〜Ｎ３を介して第１の実施形態に係るグローバルスイッチ回路ＧＳＷと電気的に接続される構成であっても良い。

本例に係るウェル電圧を与える際の切り替えは、制御回路１７からの制御に従った消去電圧モニタ回路ＭＯＮが行う。

＜データ消去動作（ウェル電圧印加動作）＞
次に、第２の実施形態に係る半導体集積回路装置のデータ消去動作（ウェル電圧印加動作）について説明する。

ここで、ＮＡＮＤ型フラッシュメモリにおいて、メモリセルＭＴのデータを消去する際には、メモリセルＭＴが形成される半導体基板のウェル側に高電圧の消去電圧（VERA）を印加し、電化蓄積層ＦＧから電子を引き抜くことにより行う。本例のような複数プレーンの場合、ウェルの負荷容量は非常に大きいので、消去すべきブロックが存在するプレーンのウェルのみ高電圧を印加することが望ましい。

しかしながら、消去電圧をプレーンごとの独立制御にした場合にも、１プレーン時の消去と２プレーン時の消去、さらには４プレーン時の消去で消去電圧の立ち上がりが大きく異なると、選択プレーン数により実効的な消去電圧印加時間が大きくばらつき、消去特性が大きく異なる原因となる。そのため、選択プレーン数に係らず同じ様に充電速度を調節できることが望ましい。さらに、１プレーン時も４プレーンと同じ電源電圧発生回路では、能力が過大となるとともに消費電流も大きくなってしまい好ましくない。

そこで、第２の実施形態では、上記共通電源電圧回路ＨＶ−Ｃとプレーン数と同数のプレーン用の複数の電源電圧発生回路ＨＶ−０〜ＨＶ−３から構成される上記電源電圧発生回路１９を、データ消去動作の際にも適用する。

より具体的には、制御回路１７より電源電圧発生回路ＨＶ−０〜ＨＶ−３に、消去制御信号（Control Signals (inc.DAC)）が共通に入力されると、消去電圧モニタ回路ＭＯＮが、消去電圧バスノードＮ０〜Ｎ３の電流経路をウェル側に切り替えることによって、データ消去動作に移行する。

続いて、第１の実施形態と同様に、制御回路１７より制御信号ＰＡ０〜ＰＡ３、ＰＡＷ０〜ＰＡＷ３が、電圧発生回路ＨＶ−０〜ＨＶ−３およびローカルポンプ回路ＬＰ０〜ＬＰ３に入力されることにより、上記第１の実施形態と同様に、選択されたプレーンのウェル（ＷＥＬＬ＜０＞〜ＷＥＬＬ＜３＞）にウェル電圧を与える。

そのため、データ消去動作の際に、選択プレーン数が変化しても常にほぼ同様な充電速度に保つことが可能となる。

＜作用効果＞
第２の実施形態に係る半導体集積回路装置によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。さらに、下記（４）の効果が得られる。

（４）データ動作の際にも、動作マージンを向上できる。
さらに、第２の実施形態に係る半導体集積回路装置は、電源電圧発生回路１９に関し、ローカルポンプ回路（ＬＰ０〜ＬＰ３）、スイッチングトランジスタ（ＬＰＴｒ０〜ＬＰＴｒ３）、および消去電圧モニタ回路ＭＯＮを更に備える。
そのため、制御回路１７より電源電圧発生回路ＨＶ−０〜ＨＶ−３に、消去制御信号（Control Signals (inc.DAC)）が共通に入力されると、消去電圧モニタ回路ＭＯＮが消去電圧バスノードＮ０〜Ｎ３の電流経路をウェル側に切り替えることによって、データ消去動作に移行する。

そのため、データ消去動作の際に、選択プレーン数が変化しても常にほぼ同様な充電速度に保つことが可能となる。結果、データ動作の際にも、動作マージンを向上できる。

［第３の実施形態］
次に、第３の実施形態に係る半導体集積回路装置について、図１０を用いて説明する。この説明において、上記第２の実施形態と重複する部分の詳細な説明を省略する。

図示するように、本例に係る半導体集積回路装置は、出力が消去電圧バスノードＮ０〜Ｎ３にそれぞれ接続される消去電圧モニタ回路ＭＯＮ０〜ＭＯＮ３を更に備える点で、上記第２の実施形態と相違する。消去電圧モニタ回路ＭＯＮ０〜ＭＯＮ３は、プレーンＰＬ０〜ＰＬ３ごとに所望なウェル電圧を与えるように、制御回路１７からの制御に応じて、消去電圧バスノードＮ０〜Ｎ３の消去バスノードＮ０〜Ｎ３を切り替える。

第３の実施形態に係る半導体集積回路装置によれば、少なくとも上記（１）乃至（４）と同様の効果が得られる。さらに、必要に応じて、本例のような構成を適用することが可能である。

［比較例（プレーン一括制御の一例）］
次に、上記第１乃至第３の実施形態に係る半導体集積回路装置と比較するために、比較例に係る半導体集積回路装置について、図１１を用いて説明する。この比較例は、プレーンの電源電圧を一括して制御する一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。尚、本比較例に係る構成は、出願時における客観的な従来例に係る構成を示すものではなく、上記第１乃至第３の実施形態に係る半導体集積回路装置と比較するための一例である。

図示するように、本比較例に係るメモリセルアレイ１１１が複数のプレーン（ＰＬ０〜ＰＬ３）を備えている点で、上記第１乃至第３の実施形態と共通する。

一方、本比較例に係る電源電圧発生回路１１９は、単一の電圧発生回路ＨＶ（HV-Pump for all planes）のみを備え、プレーンの選択数にかかわらず電圧発生回路ＨＶのみにより、電源電圧が与えられる点で、上記第１乃至第３の実施形態と相違する。

そのため、本比較例に係る構成では、例えば、データ読み出し動作、データ書き込み動作の際には、選択プレーン数に関係なく、入力されるワード線本数（例えば、４本、８本、１６本、…）に係る制御信号により、与えられる電源電圧が制御される。ここで、単一のプレーン構成の場合、この構成および制御であっても、負荷容量の変動による、動作マージンの悪化は発生しない。

しかしながら、２プレーン以上の複数プレーンを有する半導体集積回路装置では、１プレーン選択時と２プレーン以上の複数のプレーンを同時に選択した際で充電すべき負荷容量が変動する。充電時間が選択プレーン数により大きく変化してしまい動作マージンの悪化を引き起こす原因となる。そのため、選択プレーン数に応じて、電源電圧発生回路の能力を可変とすれば良いとも思われるが、選択プレーン数により変化する負荷容量に応じて、的確に電源電圧発生回路の供給能力を変化させる制御は容易ではない。

それは、上記図６に示した試算のように、４プレーン構成の半導体集積回路装置の場合、１プレーン動作時と、２プレーン動作、さらに４プレーン同時動作での負荷容量は、単純に１プレーン動作時に比べ２倍、４倍と増加するわけではないからである。

従って、比較例に係る構成では、立ち上がり電圧特性は、上記図８に示したように、順次、１〜４プレーン選択と選択数が増大するに従い、負荷容量の充電時間も増大（時間ｔ１→時間ｔ２、…）する。

このように、比較例に係る構成および動作では、プレーン以上の複数プレーン化が進行すると、選択プレーン数の変化に伴って容量負荷が変動するため、充電時間が選択プレーン数により大きく変動する。そのため、動作マージンが低減する点で不利である。また、大容量化に対しても不利であると言える。

以上、第１乃至第３の実施形態および比較例を用いて本発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および比較例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および比較例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

１１…メモリセルアレイ、ＨＶ−Ｃ…共通電源電圧発生回路、ＨＶ−０〜ＨＶ−３…電源電圧発生回路、１９…電源電圧発生回路、１７…制御回路。

Claims

複数のメモリセルをそれぞれ有する複数のプレーンを備えるメモリセルアレイと、
一定の供給能力を保つ共通電圧発生回路と、前記複数のプレーンの数に対応して配置される複数の電圧発生回路とを備える電源電圧発生回路と、
前記電源電圧発生回路を制御する制御回路とを具備すること
を特徴とする半導体集積回路装置。
前記共通電圧発生回路は、共通配線の負荷容量を充電し、
前記複数の電圧発生回路は、ローカル配線およびワード線の負荷容量を充電すること
を特徴とする請求項１に記載の半導体集積回路装置。
前記共通電圧発生回路は、前記半導体集積回路装置のスタンドバイ時には、非活性状態となること
を特徴とする請求項１または２に記載の半導体集積回路装置。
前記電源電圧発生回路は、電流経路の一端が前記共通電圧発生回路の出力および前記複数の電圧発生回路の出力に接続される共通ノードに接続され、電流経路の他端が前記複数のプレーンの消去電圧が与えられるウェルに接続される複数の切り替えスイッチ回路と、
前記制御回路の制御により、前記共通ノードの出力を前記複数の消去切り替えスイッチ回路に切り替える電圧モニタ回路とを更に備えること
を特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路装置。
前記複数のプレーンは、前記ワード線とビット線との交差位置に配置される複数のメモリセルおよび複数のダミーメモリセルをそれぞれ有する複数のブロックにより構成されること
を特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路装置。