JPH06215568A - 半導体メモリ装置のバックバイアス電圧発生回路 - Google Patents
半導体メモリ装置のバックバイアス電圧発生回路Info
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- JPH06215568A JPH06215568A JP5251534A JP25153493A JPH06215568A JP H06215568 A JPH06215568 A JP H06215568A JP 5251534 A JP5251534 A JP 5251534A JP 25153493 A JP25153493 A JP 25153493A JP H06215568 A JPH06215568 A JP H06215568A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
- G11C5/146—Substrate bias generators
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【目的】ＶＢＢ電圧発生器から遠くにあるメモリセルア
レーブロックが動作する場合にもＶＢＢ電圧が上昇しな
いようにしてメモリセルアレーの誤動作をなくし、かつ
電力消耗を縮小することができる半導体メモリ装置のバ
ックバイアス電圧発生回路を提供する。 【構成】第１Ｖｂｂ電圧発生器２０と第２Ｖｂｂ電圧発
生器３０を含む構成を有し、上記第２Ｖｂｂ電圧発生器
３０は、クロックパルスを発生する発振部３１と、各メ
モリセルアレーブロックにそれぞれ近接して配置された
複数の分配電圧発生器３２ａ〜３２ｎを備え、該分配電
圧発生器はメモリセルアレーブロックの選択信号によっ
て選択的に上記クロックパルスを受けて駆動されＶＢＢ
電圧を発生させる。
レーブロックが動作する場合にもＶＢＢ電圧が上昇しな
いようにしてメモリセルアレーの誤動作をなくし、かつ
電力消耗を縮小することができる半導体メモリ装置のバ
ックバイアス電圧発生回路を提供する。 【構成】第１Ｖｂｂ電圧発生器２０と第２Ｖｂｂ電圧発
生器３０を含む構成を有し、上記第２Ｖｂｂ電圧発生器
３０は、クロックパルスを発生する発振部３１と、各メ
モリセルアレーブロックにそれぞれ近接して配置された
複数の分配電圧発生器３２ａ〜３２ｎを備え、該分配電
圧発生器はメモリセルアレーブロックの選択信号によっ
て選択的に上記クロックパルスを受けて駆動されＶＢＢ
電圧を発生させる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置のバ
ックバイアス電圧発生回路に係り、特にバックバイアス
電圧発生器がメモリセルブロックに近接して設けられ、
そのメモリセルブロックが駆動されている間上記バック
バイアス電圧発生器が動作するようにすることによりバ
ックバイアス電圧の変動をなくし、半導体動作の信頼性
を向上させるのに好適なバックバイアス電圧発生回路に
関する。
ックバイアス電圧発生回路に係り、特にバックバイアス
電圧発生器がメモリセルブロックに近接して設けられ、
そのメモリセルブロックが駆動されている間上記バック
バイアス電圧発生器が動作するようにすることによりバ
ックバイアス電圧の変動をなくし、半導体動作の信頼性
を向上させるのに好適なバックバイアス電圧発生回路に
関する。
【０００２】
【従来の技術】一般的に基板のバックバイアス電圧発生
回路を有する半導体メモリ装置は、図５乃至図７に図示
された米国特許番号第４，７７５，９５９号によく示さ
れている。すなわち、半導体メモリ装置でバックバイア
ス電圧（以下“ＶＢＢ”という）発生回路は、図５のＶ
ＢＢ−Ｇで示されるように、タイミングコントロール回
路ＴＣにより／ＲＡＳ信号より若干遅延される／ＲＡＳ
１信号を得て、電圧レベル検出（以下“ＶＬＤ”とい
う）部の出力信号と、上記／ＲＡＳ１により駆動される
ようになっている。なお、本明細書において、／ＲＡＳ
信号等における記号の“／”は“バー（bar）”を意味
する。タイミングコントロール回路ＴＣは、図５に示す
ように、外部端子から供給される、列アドレスストロー
ブ信号（row address strobe signal）／ＲＡＳと行ア
ドレスストローブ信号（column address strobe signa
l）／ＣＡＳと書き込み可能信号（write enable signa
l）／ＷＥを受けてメモリ動作に必要ないろいろのタイ
ミング信号例えば／ＲＡＳ１を発生する。ここで、ＶＬ
Ｄ部は基板バックバイアス電圧レベルが設定された絶対
値レベルを超過したか否かを感知する。
回路を有する半導体メモリ装置は、図５乃至図７に図示
された米国特許番号第４，７７５，９５９号によく示さ
れている。すなわち、半導体メモリ装置でバックバイア
ス電圧（以下“ＶＢＢ”という）発生回路は、図５のＶ
ＢＢ−Ｇで示されるように、タイミングコントロール回
路ＴＣにより／ＲＡＳ信号より若干遅延される／ＲＡＳ
１信号を得て、電圧レベル検出（以下“ＶＬＤ”とい
う）部の出力信号と、上記／ＲＡＳ１により駆動される
ようになっている。なお、本明細書において、／ＲＡＳ
信号等における記号の“／”は“バー（bar）”を意味
する。タイミングコントロール回路ＴＣは、図５に示す
ように、外部端子から供給される、列アドレスストロー
ブ信号（row address strobe signal）／ＲＡＳと行ア
ドレスストローブ信号（column address strobe signa
l）／ＣＡＳと書き込み可能信号（write enable signa
l）／ＷＥを受けてメモリ動作に必要ないろいろのタイ
ミング信号例えば／ＲＡＳ１を発生する。ここで、ＶＬ
Ｄ部は基板バックバイアス電圧レベルが設定された絶対
値レベルを超過したか否かを感知する。
【０００３】また、上記ＶＢＢ発生回路ＶＢＢ−Ｇの回
路は、図６に図示するように、第１Ｖｂｂ電圧発生器Ｖ
ｂｂ−Ｇ１および第２Ｖｂｂ電圧発生器Ｖｂｂ−Ｇ２で
構成され、ＶＬＤ部ＶＬＤは３個のＮＭＯＳダイオード
Ｑ１２〜Ｑ１４が直列に接続され、Ｖｃｃ電源端子に
は、２個のＰＭＯＳトランジスタＱ１０、Ｑ１１が直列
に接続され、これにさらにＶｂｂ電源端子との間にダイ
オードＱ１２〜Ｑ１４が直列に接続される。また、上記
Ｖｃｃ端子はトランジスタＱ１５〜Ｑ１７およびインバ
ータＩＶ０、ＩＶ１を介してナンドゲートＧ１の一つの
入力端子に接続され、上記ナンドゲートＧ１の他側の入
力端子は／ＲＡＳ１に接続されている。そこでノード
“Ａ”の信号は、ＰＭＯＳトランジスタＱ１５、Ｑ１６
で構成されるインバータと、インバータＩＶ０と、イン
バータＩＶ１を経てナンドゲートＧ１の一つの端子に入
力されることになる。そして、ＶＢＢ発生回路ＶＢＢ−
Ｇの第１Ｖｂｂ電圧発生器Ｖｂｂ−Ｇ１は、第２発振部
ＯＳＣ２と、この第２発振部ＯＳＣ２の信号を緩和させ
る機能を有するインバータＩＶ４、ＩＶ５のバッファ部
と、ポンピングキャパシタＣ２と、そして、ポンピング
キャパシタＣ２に接続されまたグラウンドと基板Ｖｂｂ
の間に直列接続されたダイオードＱ２０、Ｑ２１を有す
る整流部で構成される。第２Ｖｂｂ電圧発生器Ｖｂｂ−
Ｇ２は、３個のナンドゲートＧ２〜Ｇ４で構成された第
１発振部ＯＳＣ１と、この第１発振部ＯＳＣ１の出力端
子に直列に接続された２個のインバータＩＶ２、ＩＶ３
から成るバッファ部と、そして、このバッファ部の出力
端子からポンピングキャパシタＣ１を介して接続された
ＰＭＯＳトランジスタＱ１８、Ｑ１９のダイオード結線
された直列構成を有する整流部で構成されている。ここ
で、第２Ｖｂｂ電圧発生器Ｖｂｂ−Ｇ２のポンピングキ
ャパシタＣ１は、大きな容量を用い、第１Ｖｂｂ電圧発
生器Ｖｂｂ−ＧのキャパシタＣ２は相対的にＣ１より小
さい容量のキャパシタを使用する。
路は、図６に図示するように、第１Ｖｂｂ電圧発生器Ｖ
ｂｂ−Ｇ１および第２Ｖｂｂ電圧発生器Ｖｂｂ−Ｇ２で
構成され、ＶＬＤ部ＶＬＤは３個のＮＭＯＳダイオード
Ｑ１２〜Ｑ１４が直列に接続され、Ｖｃｃ電源端子に
は、２個のＰＭＯＳトランジスタＱ１０、Ｑ１１が直列
に接続され、これにさらにＶｂｂ電源端子との間にダイ
オードＱ１２〜Ｑ１４が直列に接続される。また、上記
Ｖｃｃ端子はトランジスタＱ１５〜Ｑ１７およびインバ
ータＩＶ０、ＩＶ１を介してナンドゲートＧ１の一つの
入力端子に接続され、上記ナンドゲートＧ１の他側の入
力端子は／ＲＡＳ１に接続されている。そこでノード
“Ａ”の信号は、ＰＭＯＳトランジスタＱ１５、Ｑ１６
で構成されるインバータと、インバータＩＶ０と、イン
バータＩＶ１を経てナンドゲートＧ１の一つの端子に入
力されることになる。そして、ＶＢＢ発生回路ＶＢＢ−
Ｇの第１Ｖｂｂ電圧発生器Ｖｂｂ−Ｇ１は、第２発振部
ＯＳＣ２と、この第２発振部ＯＳＣ２の信号を緩和させ
る機能を有するインバータＩＶ４、ＩＶ５のバッファ部
と、ポンピングキャパシタＣ２と、そして、ポンピング
キャパシタＣ２に接続されまたグラウンドと基板Ｖｂｂ
の間に直列接続されたダイオードＱ２０、Ｑ２１を有す
る整流部で構成される。第２Ｖｂｂ電圧発生器Ｖｂｂ−
Ｇ２は、３個のナンドゲートＧ２〜Ｇ４で構成された第
１発振部ＯＳＣ１と、この第１発振部ＯＳＣ１の出力端
子に直列に接続された２個のインバータＩＶ２、ＩＶ３
から成るバッファ部と、そして、このバッファ部の出力
端子からポンピングキャパシタＣ１を介して接続された
ＰＭＯＳトランジスタＱ１８、Ｑ１９のダイオード結線
された直列構成を有する整流部で構成されている。ここ
で、第２Ｖｂｂ電圧発生器Ｖｂｂ−Ｇ２のポンピングキ
ャパシタＣ１は、大きな容量を用い、第１Ｖｂｂ電圧発
生器Ｖｂｂ−ＧのキャパシタＣ２は相対的にＣ１より小
さい容量のキャパシタを使用する。
【０００４】図７は、従来ＶＢＢ発生回路（ＶＢＢ−
Ｇ）の動作タイミング図である。上記の如く構成された
従来の半導体メモリ装置は、先ず第１Ｖｂｂ電圧発生器
Ｖｂｂ−Ｇ１の動作から説明すれば、電源Ｖｃｃが印加
されれば、第２発振部ＯＳＣ２を通して所定周期の発振
信号が連続的に出されることになり、このような第２発
振部ＯＳＣ２の発振信号が“ハイ”のときは、ダイオー
ドＱ２０がターンオンとなりポンピングキャパシタＣ２
の一つの電極がグラウンドに連結されてグラウンドレベ
ルになる。また第２発振部ＯＳＣ２の発振信号が“ロ
ー”状態となるとき、ダイオードＱ２０はターンオフに
なると同時にダイオードＱ２１はターンオン状態にな
り、キャパシタＣ２の一つの電極がグラウンドレベルよ
り負側のレベルになることにより、Ｖｂｂ電圧レベルは
負の方向に低められる。このような動作は電源が印加さ
れている間継続して生ずる。
Ｇ）の動作タイミング図である。上記の如く構成された
従来の半導体メモリ装置は、先ず第１Ｖｂｂ電圧発生器
Ｖｂｂ−Ｇ１の動作から説明すれば、電源Ｖｃｃが印加
されれば、第２発振部ＯＳＣ２を通して所定周期の発振
信号が連続的に出されることになり、このような第２発
振部ＯＳＣ２の発振信号が“ハイ”のときは、ダイオー
ドＱ２０がターンオンとなりポンピングキャパシタＣ２
の一つの電極がグラウンドに連結されてグラウンドレベ
ルになる。また第２発振部ＯＳＣ２の発振信号が“ロ
ー”状態となるとき、ダイオードＱ２０はターンオフに
なると同時にダイオードＱ２１はターンオン状態にな
り、キャパシタＣ２の一つの電極がグラウンドレベルよ
り負側のレベルになることにより、Ｖｂｂ電圧レベルは
負の方向に低められる。このような動作は電源が印加さ
れている間継続して生ずる。
【０００５】しかし、上記第１Ｖｂｂ電圧発生器Ｖｂｂ
−Ｇ１による駆動能力は非常に弱く、それは、スタンド
バイ（ＳＴＡＮＤ−ＢＹ）状態にあるチップにおけるト
ランジスタの漏洩電流を補償する程度のものである。こ
の技術の主なバックバイアス電圧発生器は、ＶＬＤ部と
結ばれた第２Ｖｂｂ電圧発生器Ｖｂｂ−Ｇ２部で、この
部分は負電圧を発生する比較的に大きな駆動容量を持っ
ている。この部分にＶｃｃの電源が印加されれば、ＰＭ
ＯＳのトランジスタＱ１０がターンオンとなりＡノード
は“ハイ”状態となる。したがって、ＰＭＯＳのトラン
ジスタＱ１５はオフ状態となり、Ｂノードは“ロー”と
なり、この“ロー”信号がインバータＩＶ０により反転
され出力端子であるＣノードは“ハイ”となるので、イ
ンバータＩＶ１で再び反転されて出力端子であるＤノー
ドは“ロー”状態になり、この信号がナンドゲートＧ１
の一つの入力に印加される。このとき／ＲＡＳ信号より
若干遅延された／ＲＡＳ１信号が“ロー”に印加される
と、上記ナンドゲートＧ１出力であるＥノードは“ハ
イ”となるため第１発振部ＯＳＣ１が動作され、この発
振信号はバッファ部を介してキャパシタＣ１に印加さ
れ、上記キャパシタＣ１のポンピング動作により、整流
部のダイオードＱ１８、Ｑ１９の動作で、基板に負電圧
が印加される。
−Ｇ１による駆動能力は非常に弱く、それは、スタンド
バイ（ＳＴＡＮＤ−ＢＹ）状態にあるチップにおけるト
ランジスタの漏洩電流を補償する程度のものである。こ
の技術の主なバックバイアス電圧発生器は、ＶＬＤ部と
結ばれた第２Ｖｂｂ電圧発生器Ｖｂｂ−Ｇ２部で、この
部分は負電圧を発生する比較的に大きな駆動容量を持っ
ている。この部分にＶｃｃの電源が印加されれば、ＰＭ
ＯＳのトランジスタＱ１０がターンオンとなりＡノード
は“ハイ”状態となる。したがって、ＰＭＯＳのトラン
ジスタＱ１５はオフ状態となり、Ｂノードは“ロー”と
なり、この“ロー”信号がインバータＩＶ０により反転
され出力端子であるＣノードは“ハイ”となるので、イ
ンバータＩＶ１で再び反転されて出力端子であるＤノー
ドは“ロー”状態になり、この信号がナンドゲートＧ１
の一つの入力に印加される。このとき／ＲＡＳ信号より
若干遅延された／ＲＡＳ１信号が“ロー”に印加される
と、上記ナンドゲートＧ１出力であるＥノードは“ハ
イ”となるため第１発振部ＯＳＣ１が動作され、この発
振信号はバッファ部を介してキャパシタＣ１に印加さ
れ、上記キャパシタＣ１のポンピング動作により、整流
部のダイオードＱ１８、Ｑ１９の動作で、基板に負電圧
が印加される。
【０００６】継続して負電圧が印加されＶＢＢの電圧レ
ベルが図７に示されるように−３ＶｔｈとなればＶＬＤ
部のダイオードＱ１２、Ｑ１３が順方向となりターンオ
ンとなり、したがって、ＰＭＯＳトランジスタＱ１１も
オンとなりＡノードは“ロー”、Ｂノードは“ハイ”、
Ｃノードは“ロー”、Ｄノードは“ハイ”となる。この
ときには、／ＲＡＳ１信号により第１発振部ＯＳＣ１動
作が決定され／ＲＡＳ１が“ハイ”状態、すなわち、ス
タンドバイ状態では第１発振部ＯＳＣ１の動作が止ま
り、キャパシタＣ１のポンピング作用が止まることにな
る。また／ＲＡＳ１が“ロー”すなわち、駆動状態では
継続して負のポンピングをすることになる。
ベルが図７に示されるように−３ＶｔｈとなればＶＬＤ
部のダイオードＱ１２、Ｑ１３が順方向となりターンオ
ンとなり、したがって、ＰＭＯＳトランジスタＱ１１も
オンとなりＡノードは“ロー”、Ｂノードは“ハイ”、
Ｃノードは“ロー”、Ｄノードは“ハイ”となる。この
ときには、／ＲＡＳ１信号により第１発振部ＯＳＣ１動
作が決定され／ＲＡＳ１が“ハイ”状態、すなわち、ス
タンドバイ状態では第１発振部ＯＳＣ１の動作が止ま
り、キャパシタＣ１のポンピング作用が止まることにな
る。また／ＲＡＳ１が“ロー”すなわち、駆動状態では
継続して負のポンピングをすることになる。
【０００７】チップがスタンドバイ状態である間は、大
部分のトランジスタ等がオフ状態であり、等化器または
プリチャージトランジスタ等だけの動作で、その場合の
漏洩電流の量は比較的に小さい。したがって、この状態
ではスタンドバイに必要とされる電力の消耗は、駆動能
力の小さい第１Ｖｂｂ電圧発生器Ｖｂｂ−Ｇ１だけを動
作させることにより低減することができる。一方、チッ
プが駆動されている状態やＶＢＢ電圧レベルが−３Ｖｔ
ｈに低下してしまわない場合には、駆動能力の大きい第
２Ｖｂｂ電圧発生器Ｖｂｂ−Ｇ２により動作させること
によってチップが駆動されるようになり、多くのトラン
ジスタが動作されるが、これにより、比較的に大きい漏
洩電流によって引き起こされるＶＢＢ電圧の上昇を防
ぎ、安定したチップ動作を実現することが可能になる。
部分のトランジスタ等がオフ状態であり、等化器または
プリチャージトランジスタ等だけの動作で、その場合の
漏洩電流の量は比較的に小さい。したがって、この状態
ではスタンドバイに必要とされる電力の消耗は、駆動能
力の小さい第１Ｖｂｂ電圧発生器Ｖｂｂ−Ｇ１だけを動
作させることにより低減することができる。一方、チッ
プが駆動されている状態やＶＢＢ電圧レベルが−３Ｖｔ
ｈに低下してしまわない場合には、駆動能力の大きい第
２Ｖｂｂ電圧発生器Ｖｂｂ−Ｇ２により動作させること
によってチップが駆動されるようになり、多くのトラン
ジスタが動作されるが、これにより、比較的に大きい漏
洩電流によって引き起こされるＶＢＢ電圧の上昇を防
ぎ、安定したチップ動作を実現することが可能になる。
【０００８】
【発明が解決しようとする課題】このような従来の半導
体メモリ装置においては、メモリ容量が増大されること
によりＶＢＢ電圧発生器も増加されなければならない。
しかし、あるアレーブロックがＶＢＢ電圧発生器から最
も遠くに位置しているとすると、ＶＢＢ電圧発生器から
ＶＢＢ電圧を伝送するときの遅延により、その最も遠い
アレーブロックのＶＢＢ電圧は上昇する。これにより、
そのアレーブロックの誤動作が生じ得るので、半導体メ
モリ装置の信頼性を低下させる問題が発生する。
体メモリ装置においては、メモリ容量が増大されること
によりＶＢＢ電圧発生器も増加されなければならない。
しかし、あるアレーブロックがＶＢＢ電圧発生器から最
も遠くに位置しているとすると、ＶＢＢ電圧発生器から
ＶＢＢ電圧を伝送するときの遅延により、その最も遠い
アレーブロックのＶＢＢ電圧は上昇する。これにより、
そのアレーブロックの誤動作が生じ得るので、半導体メ
モリ装置の信頼性を低下させる問題が発生する。
【０００９】本発明の目的は、ＶＢＢ電圧発生器から遠
くにあるメモリセルアレーブロックが動作する場合にも
ＶＢＢ電圧が上昇しないようにしてメモリセルアレーの
誤動作をなくし、かつ電力消耗を縮小することができる
半導体メモリ装置のバックバイアス電圧発生回路を提供
することにある。
くにあるメモリセルアレーブロックが動作する場合にも
ＶＢＢ電圧が上昇しないようにしてメモリセルアレーの
誤動作をなくし、かつ電力消耗を縮小することができる
半導体メモリ装置のバックバイアス電圧発生回路を提供
することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
め、本発明では、例えば図１に示すように、第１Ｖｂｂ
電圧発生器２０と第２Ｖｂｂ電圧発生器３０を含む構成
を有して半導体メモリ装置の基板にバックバイアス電圧
を供給する半導体メモリ装置のバックバイアス電圧（Ｖ
ＢＢ電圧）発生回路において、上記第２Ｖｂｂ電圧発生
器３０は、所定周期のクロックパルスを発生する第２発
振部３１と、半導体メモリ装置の各メモリセルアレーブ
ロックにそれぞれ近接して配置された複数の分配電圧発
生器３２ａ〜３２ｎを備え、該複数の分配電圧発生器３
２ａ〜３２ｎは上記第２発振部３１の出力端子と上記Ｖ
ＢＢ電圧発生器の出力端子との間に相互に並列接続さ
れ、かつ該分配電圧発生器を選択する選択信号ＢＳ１〜
ＢＳｎにより、上記第２発振部３１のクロックパルスを
受け、ＶＢＢ電圧を発生させることとする。
め、本発明では、例えば図１に示すように、第１Ｖｂｂ
電圧発生器２０と第２Ｖｂｂ電圧発生器３０を含む構成
を有して半導体メモリ装置の基板にバックバイアス電圧
を供給する半導体メモリ装置のバックバイアス電圧（Ｖ
ＢＢ電圧）発生回路において、上記第２Ｖｂｂ電圧発生
器３０は、所定周期のクロックパルスを発生する第２発
振部３１と、半導体メモリ装置の各メモリセルアレーブ
ロックにそれぞれ近接して配置された複数の分配電圧発
生器３２ａ〜３２ｎを備え、該複数の分配電圧発生器３
２ａ〜３２ｎは上記第２発振部３１の出力端子と上記Ｖ
ＢＢ電圧発生器の出力端子との間に相互に並列接続さ
れ、かつ該分配電圧発生器を選択する選択信号ＢＳ１〜
ＢＳｎにより、上記第２発振部３１のクロックパルスを
受け、ＶＢＢ電圧を発生させることとする。
【００１１】ここで、上記分配電圧発生器例えば３２ａ
は、例えば図３に示すように、上記第２の発振部３１か
らのクロックパルスを緩衝させるバッファ部例えば３３
ａと、該バツファ部３３ａの出力端子に接続されてバッ
クバイアス電圧をポンピングするポンピングキャパシタ
Ｃａと、該ポンピングキャパシタＣａに接続されて基板
にバックバイアス電圧ＶＢＢを供給する整流部３４ａを
含む補助ポンピング部３５ａと、上記第２発振部３１の
出力のクロックパルスを上記補助ポンピング部３５ａに
印加して該補助ポンピング部３５ａのポンピング動作を
駆動させるスイッチング手段Ｎ７ａを備える構成にすれ
ば、分配電圧発生器の出力を選択的に発生させられ好ま
しい。
は、例えば図３に示すように、上記第２の発振部３１か
らのクロックパルスを緩衝させるバッファ部例えば３３
ａと、該バツファ部３３ａの出力端子に接続されてバッ
クバイアス電圧をポンピングするポンピングキャパシタ
Ｃａと、該ポンピングキャパシタＣａに接続されて基板
にバックバイアス電圧ＶＢＢを供給する整流部３４ａを
含む補助ポンピング部３５ａと、上記第２発振部３１の
出力のクロックパルスを上記補助ポンピング部３５ａに
印加して該補助ポンピング部３５ａのポンピング動作を
駆動させるスイッチング手段Ｎ７ａを備える構成にすれ
ば、分配電圧発生器の出力を選択的に発生させられ好ま
しい。
【００１２】この場合に、上記第２発振部３１は、メモ
リ動作に必要なタイミング信号である／ＲＡＳ１信号に
より駆動されるようにするのがよい。
リ動作に必要なタイミング信号である／ＲＡＳ１信号に
より駆動されるようにするのがよい。
【００１３】また上記スイッチング手段は、ＮＭＯＳＦ
ＥＴで構成すればよい。
ＥＴで構成すればよい。
【００１４】また、上記バッファ部は、例えば図３の３
３ａのように、インバータで構成してもよい。
３ａのように、インバータで構成してもよい。
【００１５】あるいは上記整流部は、少なくとも二つの
ダイオードで構成するようにすれば、異なる電位レベル
のＶＢＢ電圧を容易に出力することができ好ましい。
ダイオードで構成するようにすれば、異なる電位レベル
のＶＢＢ電圧を容易に出力することができ好ましい。
【００１６】さらに、上記分配電圧発生器を、例えば図
２に示すように、メモリセルアレーブロックとメモリセ
ルアレーブロックの間に配置するようにすれば、隣接し
たメモリセルアレーブロックにＶＢＢ電圧を供給する上
で望ましい。
２に示すように、メモリセルアレーブロックとメモリセ
ルアレーブロックの間に配置するようにすれば、隣接し
たメモリセルアレーブロックにＶＢＢ電圧を供給する上
で望ましい。
【００１７】さらにまた、上記分配電圧発生器を、例え
ば図２に示すように、メモリセルアレーブロックとメモ
リセルアレーブロックの間に設けた列デコーダの横にそ
れぞれ配置するようにすれば、配置上一層望ましい。
ば図２に示すように、メモリセルアレーブロックとメモ
リセルアレーブロックの間に設けた列デコーダの横にそ
れぞれ配置するようにすれば、配置上一層望ましい。
【００１８】
【作用】本発明の構成の中で、ＶＢＢの出力電圧を与え
る、複数の分配電圧発生器例えば図１の３２ａ〜３２ｎ
のそれぞれを、図２に示すように、各メモリセルアレー
ブロックに近接配置することにより、メモリセルアレー
ブロックにＶＢＢ電圧を供給するに際しての時間遅延の
問題をなくし、したがってＶＢＢ電圧が上昇してメモリ
セルアレーが誤動作をするような問題をなくすことが可
能になる。すなわち、本発明の上記構成によれば、例え
ばメモリ容量が大きく、チップサイズが大きく、ＶＢＢ
電圧発生回路から遠い位置にあるメモリセルアレーブロ
ックに対しても、これに近接した分配電圧発生器からＶ
ＢＢ電圧を供給できるので、ＶＢＢ電圧の伝達の時間遅
延に伴う上記のメモリセルの誤動作をなくすことが可能
になる。また、分配電圧発生器例えば３２ａは、これに
近接して配置されたメモリセルアレーブロックの選択に
伴い、これに対応して選択信号例えばＢＳ１により選択
され得るので、ＶＢＢ電圧供給が所要のメモレセルアレ
ーブロックに対して選択的に行われることになり、電力
消耗を著しく縮小することが可能になる。さらに本発明
の構成では、後述において詳述するように、第１Ｖｂｂ
電圧発生器は、スタンドバイ状態においてＶＢＢ電圧を
供給するものであり、第２Ｖｂｂ電圧発生器は、メモリ
セルアレーブロックの駆動時、つまりそのブロックが書
き込みまたは読み出し動作のためにアクセスされている
とき、これに近接するあるいは特にこれに隣接するよう
に配置された分配電圧発生器が選択信号により選択さ
れ、これにより／ＲＡＳ信号より若干遅延された／ＲＡ
Ｓ１信号を受けた上記の分配電圧発生器が近接または隣
接の上記メモリセルアレーブロックに対してＶＢＢ電圧
を供給することが可能になる。
る、複数の分配電圧発生器例えば図１の３２ａ〜３２ｎ
のそれぞれを、図２に示すように、各メモリセルアレー
ブロックに近接配置することにより、メモリセルアレー
ブロックにＶＢＢ電圧を供給するに際しての時間遅延の
問題をなくし、したがってＶＢＢ電圧が上昇してメモリ
セルアレーが誤動作をするような問題をなくすことが可
能になる。すなわち、本発明の上記構成によれば、例え
ばメモリ容量が大きく、チップサイズが大きく、ＶＢＢ
電圧発生回路から遠い位置にあるメモリセルアレーブロ
ックに対しても、これに近接した分配電圧発生器からＶ
ＢＢ電圧を供給できるので、ＶＢＢ電圧の伝達の時間遅
延に伴う上記のメモリセルの誤動作をなくすことが可能
になる。また、分配電圧発生器例えば３２ａは、これに
近接して配置されたメモリセルアレーブロックの選択に
伴い、これに対応して選択信号例えばＢＳ１により選択
され得るので、ＶＢＢ電圧供給が所要のメモレセルアレ
ーブロックに対して選択的に行われることになり、電力
消耗を著しく縮小することが可能になる。さらに本発明
の構成では、後述において詳述するように、第１Ｖｂｂ
電圧発生器は、スタンドバイ状態においてＶＢＢ電圧を
供給するものであり、第２Ｖｂｂ電圧発生器は、メモリ
セルアレーブロックの駆動時、つまりそのブロックが書
き込みまたは読み出し動作のためにアクセスされている
とき、これに近接するあるいは特にこれに隣接するよう
に配置された分配電圧発生器が選択信号により選択さ
れ、これにより／ＲＡＳ信号より若干遅延された／ＲＡ
Ｓ１信号を受けた上記の分配電圧発生器が近接または隣
接の上記メモリセルアレーブロックに対してＶＢＢ電圧
を供給することが可能になる。
【００１９】
【実施例】以下、添付された図面により詳細に説明すれ
ば次の通りである。図１は、本発明によるＶＢＢ発生回
路のブロック図を示すものである。図１に示すように、
半導体メモリ装置のバックバイアス電圧発生器の回路
は、電圧レベル検出部１０とＶＢＢに接続され、／ＲＡ
Ｓ１信号によって制御される第１Ｖｂｂ電圧発生器２０
と、ブロック選択信号ＢＳ１〜ＢＳｎによって制御さ
れ、ＶＢＢに接続され、かつ分配電圧発生器３２ａ〜３
２ｎを含む第２Ｖｂｂ電圧発生器３０の構成を有する。
上記分配電圧発生器３２ａ〜３２ｎは、図２に示すよう
に、各メモリセルアレイブロックと相互対向されるメモ
リセルアレイブロックの間に各々配置されている。
ば次の通りである。図１は、本発明によるＶＢＢ発生回
路のブロック図を示すものである。図１に示すように、
半導体メモリ装置のバックバイアス電圧発生器の回路
は、電圧レベル検出部１０とＶＢＢに接続され、／ＲＡ
Ｓ１信号によって制御される第１Ｖｂｂ電圧発生器２０
と、ブロック選択信号ＢＳ１〜ＢＳｎによって制御さ
れ、ＶＢＢに接続され、かつ分配電圧発生器３２ａ〜３
２ｎを含む第２Ｖｂｂ電圧発生器３０の構成を有する。
上記分配電圧発生器３２ａ〜３２ｎは、図２に示すよう
に、各メモリセルアレイブロックと相互対向されるメモ
リセルアレイブロックの間に各々配置されている。
【００２０】図３は本発明によるＶＢＢ発生回路４０の
詳細の回路図であって、通常のＶＬＤ部１０の出力端子
に第１発振部２１が連結され、上記第１発振部２１の出
力側にはポンピング部２４を通してＶＢＢに連結され
る。上記ポンピング部２４は、第１発振部２１の発振信
号を緩衝させ、かつ２個のインバータＩＮＶ１、ＩＮＶ
２が直列接続されてなるバッファ部２２と、その出力端
子に接続したポンピングキャパシタＣ１と、このポンピ
ングキャパシタＣ１との協力動作でＶＢＢに負電圧を与
える、ダイオードＮ１、Ｎ２から成る整流部２３で構成
される。そして、第２Ｖｂｂ電圧発生器３０は、／ＲＡ
Ｓ１信号を反転させるインバータＩＶ８の出力信号によ
り制御される第２発振部３１と、上記第２発振部の出力
端子とＶＢＢ端子との間に並列に接続された分配電圧発
生器３２ａ〜３２ｎで構成される。かつ、上記分配電圧
発生器３２ａ〜３２ｎは、第２発振部３１の出力端子に
連結されてブロック選択信号ＢＳ１〜ＢＳｎにより発振
信号を伝送および遮断させるスイッチングトランジスタ
Ｎ７ａ〜Ｎ７ｎと、上記トランジスタＮ７ａ〜Ｎ７ｎ出
力端子には、上記第１Ｖｂｂ電圧発生器２０のポンピン
グ部２４の構成と同一の補助ポンピング部３５ａ〜３５
ｎが連結される。上記補助ポンピング部３５ａ〜３５ｎ
は、上記第２発振部３１の出力信号を緩衝させるバッフ
ァ部３３ａ〜３３ｎと、上記バッファ部３３ａ〜３３ｎ
の出力側に連結されポンピングキャパシタ機能を有する
キャパシタＣａ〜Ｃｎと、キャパシタＣａ〜Ｃｎの一方
の電極に連結されてＶＢＢに負電圧を印加させる、ダイ
オード（Ｎ３ａ、Ｎ４ａ）〜（Ｎ３ｎ、Ｎ４ｎ）から成
る整流部３４ａ〜３４ｎで構成される。
詳細の回路図であって、通常のＶＬＤ部１０の出力端子
に第１発振部２１が連結され、上記第１発振部２１の出
力側にはポンピング部２４を通してＶＢＢに連結され
る。上記ポンピング部２４は、第１発振部２１の発振信
号を緩衝させ、かつ２個のインバータＩＮＶ１、ＩＮＶ
２が直列接続されてなるバッファ部２２と、その出力端
子に接続したポンピングキャパシタＣ１と、このポンピ
ングキャパシタＣ１との協力動作でＶＢＢに負電圧を与
える、ダイオードＮ１、Ｎ２から成る整流部２３で構成
される。そして、第２Ｖｂｂ電圧発生器３０は、／ＲＡ
Ｓ１信号を反転させるインバータＩＶ８の出力信号によ
り制御される第２発振部３１と、上記第２発振部の出力
端子とＶＢＢ端子との間に並列に接続された分配電圧発
生器３２ａ〜３２ｎで構成される。かつ、上記分配電圧
発生器３２ａ〜３２ｎは、第２発振部３１の出力端子に
連結されてブロック選択信号ＢＳ１〜ＢＳｎにより発振
信号を伝送および遮断させるスイッチングトランジスタ
Ｎ７ａ〜Ｎ７ｎと、上記トランジスタＮ７ａ〜Ｎ７ｎ出
力端子には、上記第１Ｖｂｂ電圧発生器２０のポンピン
グ部２４の構成と同一の補助ポンピング部３５ａ〜３５
ｎが連結される。上記補助ポンピング部３５ａ〜３５ｎ
は、上記第２発振部３１の出力信号を緩衝させるバッフ
ァ部３３ａ〜３３ｎと、上記バッファ部３３ａ〜３３ｎ
の出力側に連結されポンピングキャパシタ機能を有する
キャパシタＣａ〜Ｃｎと、キャパシタＣａ〜Ｃｎの一方
の電極に連結されてＶＢＢに負電圧を印加させる、ダイ
オード（Ｎ３ａ、Ｎ４ａ）〜（Ｎ３ｎ、Ｎ４ｎ）から成
る整流部３４ａ〜３４ｎで構成される。
【００２１】図４は、本発明によるＶＢＢ電圧発生器４
０の動作タイミング図で、／ＲＡＳ、／ＲＡＳ１、ＯＳ
Ｃ２、およびＢＳｉ信号の波形を示す。上記の如く構成
された本発明は、先ず第１Ｖｂｂ電圧発生器２０によ
り、従来の動作説明と同じくＶＢＢ電圧が−３Ｖｔｈと
なる前に、第１発振部２１を動作させることによって、
ポンピング部２４のキャパシタＣ１によりＶＢＢにマイ
ナス電圧を印加し、−３ＶｔｈとなればＶＬＤ部１０の
信号位相が変えられて第１発振部２１の回路が止り、Ｖ
ＢＢにそれ以上の負電圧が供給されないようにする。一
方、チップが駆動されると、図４の（イ）のように／Ｒ
ＡＳ信号が“ロー”レベルとなり、上記／ＲＡＳ信号よ
り若干遅延された信号／ＲＡＳ１が発生する（ロ）。上
記／ＲＡＳ１信号が第２Ｖｂｂ電圧発生器３０のインバ
ータＩＶ８により“ハイ”に反転され、第２発振部３１
に伝送されるため上記第２発振部３１は動作し、この発
振信号は分配電圧発生器３２ａ〜３２ｎに印加される。
このとき、メモリセルアレイのうちの一つが選択される
と、（ニ）図のようにブロック選択信号（ＢＳ１〜ＢＳ
ｎ）も選択的に“ハイ”状態となる。そこで、分配電圧
発生器３２ａ〜３２ｎのトランジスタＮ７ａ〜Ｎ７ｎの
うち、１個以上のトランジスタが選択的にターンオンと
なり、これにより、選択されたメモリセルアレイブロッ
クの補助ポンピング部３５ａ〜３５ｎで第２発振部３１
の信号が供給される。仮に例を挙げて、図３でブロック
選択信号ＢＳ１が“ハイ”レベルとなったと仮定すれ
ば、分配電圧発生器３２ａのトランジスタＮ７ａがター
ンオンとなるので、（ハ）図のように／ＲＡＳ１信号が
“ロー”レベルの間に第２発振部３１が動作して、所定
周期のパルスを発生している上記第２発振部３１の出力
信号をトランジスタＮ７ａを介して補助ポンピング部３
５ａに伝送することになる。
０の動作タイミング図で、／ＲＡＳ、／ＲＡＳ１、ＯＳ
Ｃ２、およびＢＳｉ信号の波形を示す。上記の如く構成
された本発明は、先ず第１Ｖｂｂ電圧発生器２０によ
り、従来の動作説明と同じくＶＢＢ電圧が−３Ｖｔｈと
なる前に、第１発振部２１を動作させることによって、
ポンピング部２４のキャパシタＣ１によりＶＢＢにマイ
ナス電圧を印加し、−３ＶｔｈとなればＶＬＤ部１０の
信号位相が変えられて第１発振部２１の回路が止り、Ｖ
ＢＢにそれ以上の負電圧が供給されないようにする。一
方、チップが駆動されると、図４の（イ）のように／Ｒ
ＡＳ信号が“ロー”レベルとなり、上記／ＲＡＳ信号よ
り若干遅延された信号／ＲＡＳ１が発生する（ロ）。上
記／ＲＡＳ１信号が第２Ｖｂｂ電圧発生器３０のインバ
ータＩＶ８により“ハイ”に反転され、第２発振部３１
に伝送されるため上記第２発振部３１は動作し、この発
振信号は分配電圧発生器３２ａ〜３２ｎに印加される。
このとき、メモリセルアレイのうちの一つが選択される
と、（ニ）図のようにブロック選択信号（ＢＳ１〜ＢＳ
ｎ）も選択的に“ハイ”状態となる。そこで、分配電圧
発生器３２ａ〜３２ｎのトランジスタＮ７ａ〜Ｎ７ｎの
うち、１個以上のトランジスタが選択的にターンオンと
なり、これにより、選択されたメモリセルアレイブロッ
クの補助ポンピング部３５ａ〜３５ｎで第２発振部３１
の信号が供給される。仮に例を挙げて、図３でブロック
選択信号ＢＳ１が“ハイ”レベルとなったと仮定すれ
ば、分配電圧発生器３２ａのトランジスタＮ７ａがター
ンオンとなるので、（ハ）図のように／ＲＡＳ１信号が
“ロー”レベルの間に第２発振部３１が動作して、所定
周期のパルスを発生している上記第２発振部３１の出力
信号をトランジスタＮ７ａを介して補助ポンピング部３
５ａに伝送することになる。
【００２２】トランジスタＮ７ａを経由した第２発振部
３１の出力信号は、インバータＩＶ３ａ、ＩＶ４ａを通
してバッファリングされた後、ポンピングキャパシタＣ
ａを経てＶＢＢに負電圧を印加させることになる。すな
わち、ブロック選択信号ＢＳ１が“ハイ”状態で、また
（ハ）図のように第２発振部３１の出力Ｄノードが“ハ
イ”レベルとなれば、バッファ機能のインバータＩＶ３
ａ、ＩＶ４ａを介してキャパシタＣａの一つの電極に
“ハイ”が印加される。したがって、ポンピングキャパ
シタの結合効果によってＢノードも“ハイ”となりダイ
オードＮ３ａはオン状態となり、他のダイオードＮ４ａ
は逆方向電圧が印加されターンオフされることにより、
Ｂノードをグラウンド電圧にするようになる。一方、第
２発振部３１の出力Ｄノードが“ロー”レベルとなれ
ば、バッファ機能のインバータＩＶ３ａ、ＩＶ４ａを介
してキャパシタＣａの電極に“ロー”が印加されること
により、Ｂノードが負電圧を有することになり、ダイオ
ードＮ３ａは、逆方向バイアスがかけられてオフ状態と
なる。他のダイオードＮ４ａは、ＢノードがＶＢＢより
低い電圧になるため順方向にターンオンとなることによ
り、ＶＢＢに負電圧を印加する。メモリセルアレイ５０
ａ、６０ａブロックが選択されないで／ＲＡＳ信号が
“ハイ”レベルに上昇すれば、上記／ＲＡＳ信号より若
干遅延される／ＲＡＳ１信号も“ハイ”となるので、そ
の／ＲＡＳ１信号はインバータＩＶ８で“ロー”に反転
され、その信号が第２発振部３１に印加される。そこ
で、上記第２発振部３１の動作が停止され、同時にブロ
ック選択信号ＢＳ１も“ロー”レベルとなり、このた
め、分配電圧発生器３２ａのトランジスタＮ７ａはター
ンオフ状態になり、ポンピング部３５ａのキャパシタＣ
ａのポンピング作用が停止される。上記のような動作で
残りのメモリセルアレイ５０ｂ〜５０ｎ、６０ｂ〜６０
ｎが選択的に駆動される場合、該当するブロック選択信
号ＢＳ２〜ＢＳｎも同時に“ハイ”レベルとなり、これ
に対応する分配電圧発生器３２ｂ〜３２ｎだけを駆動さ
せることにより電力消耗を縮めることができるのであ
る。
３１の出力信号は、インバータＩＶ３ａ、ＩＶ４ａを通
してバッファリングされた後、ポンピングキャパシタＣ
ａを経てＶＢＢに負電圧を印加させることになる。すな
わち、ブロック選択信号ＢＳ１が“ハイ”状態で、また
（ハ）図のように第２発振部３１の出力Ｄノードが“ハ
イ”レベルとなれば、バッファ機能のインバータＩＶ３
ａ、ＩＶ４ａを介してキャパシタＣａの一つの電極に
“ハイ”が印加される。したがって、ポンピングキャパ
シタの結合効果によってＢノードも“ハイ”となりダイ
オードＮ３ａはオン状態となり、他のダイオードＮ４ａ
は逆方向電圧が印加されターンオフされることにより、
Ｂノードをグラウンド電圧にするようになる。一方、第
２発振部３１の出力Ｄノードが“ロー”レベルとなれ
ば、バッファ機能のインバータＩＶ３ａ、ＩＶ４ａを介
してキャパシタＣａの電極に“ロー”が印加されること
により、Ｂノードが負電圧を有することになり、ダイオ
ードＮ３ａは、逆方向バイアスがかけられてオフ状態と
なる。他のダイオードＮ４ａは、ＢノードがＶＢＢより
低い電圧になるため順方向にターンオンとなることによ
り、ＶＢＢに負電圧を印加する。メモリセルアレイ５０
ａ、６０ａブロックが選択されないで／ＲＡＳ信号が
“ハイ”レベルに上昇すれば、上記／ＲＡＳ信号より若
干遅延される／ＲＡＳ１信号も“ハイ”となるので、そ
の／ＲＡＳ１信号はインバータＩＶ８で“ロー”に反転
され、その信号が第２発振部３１に印加される。そこ
で、上記第２発振部３１の動作が停止され、同時にブロ
ック選択信号ＢＳ１も“ロー”レベルとなり、このた
め、分配電圧発生器３２ａのトランジスタＮ７ａはター
ンオフ状態になり、ポンピング部３５ａのキャパシタＣ
ａのポンピング作用が停止される。上記のような動作で
残りのメモリセルアレイ５０ｂ〜５０ｎ、６０ｂ〜６０
ｎが選択的に駆動される場合、該当するブロック選択信
号ＢＳ２〜ＢＳｎも同時に“ハイ”レベルとなり、これ
に対応する分配電圧発生器３２ｂ〜３２ｎだけを駆動さ
せることにより電力消耗を縮めることができるのであ
る。
【００２３】
【発明の効果】以上に詳述したように、半導体メモリ装
置のメモリ容量が増大するにつれて、ＶＢＢ電圧発生器
と容量も増大する。そこで、若しＶＢＢ電圧発生器から
最も遠いアレイのブロックが選択されて動作する場合、
そのブロックはＶＢＢ電圧発生器から比較的に遠いた
め、最も遠いアレーブロックのＶＢＢ電圧が、その伝達
上の遅延により上昇する。これによりアレーブロックの
誤動作が発生する。この点において、本発明は半導体メ
モリ装置の信頼性を低下させる問題を解決することがで
きる。ＶＢＢ電圧発生器において、最も遠いメモリセル
アレイブロックが動作される場合、それに隣接した分配
電圧発生器だけを動作させてＶＢＢ電圧の上昇を抑制す
ることが可能となり、そしてこれにより安定した動作が
可能であり、電力消耗を著しく低減することができる。
置のメモリ容量が増大するにつれて、ＶＢＢ電圧発生器
と容量も増大する。そこで、若しＶＢＢ電圧発生器から
最も遠いアレイのブロックが選択されて動作する場合、
そのブロックはＶＢＢ電圧発生器から比較的に遠いた
め、最も遠いアレーブロックのＶＢＢ電圧が、その伝達
上の遅延により上昇する。これによりアレーブロックの
誤動作が発生する。この点において、本発明は半導体メ
モリ装置の信頼性を低下させる問題を解決することがで
きる。ＶＢＢ電圧発生器において、最も遠いメモリセル
アレイブロックが動作される場合、それに隣接した分配
電圧発生器だけを動作させてＶＢＢ電圧の上昇を抑制す
ることが可能となり、そしてこれにより安定した動作が
可能であり、電力消耗を著しく低減することができる。
【図１】本発明のバックバイアス電圧発生回路のブロッ
ク図。
ク図。
【図２】本発明のバックバイアス電圧発生回路の配置状
態図。
態図。
【図３】本発明のバックバイアス発生回路。
【図４】本発明のバックバイアス電圧発生回路の動作タ
イミング図。
イミング図。
【図５】従来のバックバイアス電圧発生回路のブロック
図。
図。
【図６】従来のバックバイアス電圧発生回路図。
【図７】従来のバックバイアス回路の動作タイミング
図。
図。
１０…電圧レベル検出（ＶＬＤ）部 ２０…第１Ｖ
ｂｂ電圧発生器 ２１…第１発振部 ３０…第２Ｖ
ｂｂ電圧発生器 ２２、３３ａ〜３３ｎ…バッファ部 ２３、３４ａ
〜３４ｎ…整流部 ２４…ポンピング部 ３１…第２発
振部 ３２ａ〜３２ｎ…分配電圧発生器 ３５ａ〜３５ｎ…
補助ポンピング部 ４０…バックバイアス電圧（ＶＢＢ）発生回路 ５０ａ〜５０ｎ、６０ａ〜６０ｎ…メモリセルアレイ ＩＮ８…インバータ
ｂｂ電圧発生器 ２１…第１発振部 ３０…第２Ｖ
ｂｂ電圧発生器 ２２、３３ａ〜３３ｎ…バッファ部 ２３、３４ａ
〜３４ｎ…整流部 ２４…ポンピング部 ３１…第２発
振部 ３２ａ〜３２ｎ…分配電圧発生器 ３５ａ〜３５ｎ…
補助ポンピング部 ４０…バックバイアス電圧（ＶＢＢ）発生回路 ５０ａ〜５０ｎ、６０ａ〜６０ｎ…メモリセルアレイ ＩＮ８…インバータ
Claims (8)
- 【請求項１】第１Ｖｂｂ電圧発生器と第２Ｖｂｂ電圧発
生器を含む構成を有して半導体メモリ装置の基板にバッ
クバイアス電圧を供給する半導体メモリ装置のバックバ
イアス電圧（ＶＢＢ電圧）発生回路において、 上記第２Ｖｂｂ電圧発生器は、所定周期のクロックパル
スを発生する第２発振部と、半導体メモリ装置の各メモ
リセルアレーブロックにそれぞれ近接して配置された複
数の分配電圧発生器を備え、 該複数の分配電圧発生器は、上記第２発振部の出力端子
とＶＢＢ電圧発生回路の出力端子との間に相互に並列接
続され、かつ該分配電圧発生器を選択する選択信号によ
り、上記第２発振部のクロックパルスを受けＶＢＢ電圧
を発生させるものであることを特徴とする半導体メモリ
装置のバックバイアス電圧発生回路。 - 【請求項２】請求項１記載の半導体メモリ装置のバック
バイアス電圧発生回路において、上記分配電圧発生器
は、 上記第２の発振部からのクロックパルスを緩衝させるバ
ッファ部と、該バツファ部の出力端子に接続されてバッ
クバイアス電圧をポンピングするポンピングキャパシタ
と、該ポンピングキャパシタに接続されて基板にバック
バイアス電圧を供給する整流部を含む補助ポンピング部
と、 上記第２発振部の出力のクロックパルスを上記補助ポン
ピング部に印加して該補助ポンピング部のポンピング動
作を駆動させるスイッチング手段を備えることを特徴と
する半導体メモリ装置のバックバイアス電圧発生回路。 - 【請求項３】請求項１記載の半導体メモリ装置のバック
バイアス電圧発生回路において、上記第２発振部は、／
ＲＡＳ１信号により駆動されるものであることを特徴と
する半導体メモリ装置のバックバイアス電圧発生回路。 - 【請求項４】請求項２記載の半導体メモリ装置のバック
バイアス電圧発生回路において、上記スイッチング手段
は、ＮＭＯＳＦＥＴであることを特徴とする半導体メモ
リ装置のバックバイアス電圧発生回路。 - 【請求項５】請求項２記載の半導体メモリ装置のバック
バイアス電圧発生回路において、上記バッファ部は、イ
ンバータで構成されることを特徴とする半導体メモリ装
置のバックバイアス電圧発生回路。 - 【請求項６】請求項２記載の半導体メモリ装置のバック
バイアス電圧発生回路において、上記整流部は、少なく
とも二つのダイオードで構成されることを特徴とする半
導体メモリ装置のバックバイアス電圧発生回路。 - 【請求項７】請求項１記載の半導体メモリ装置のバック
バイアス電圧発生回路において、上記分配電圧発生器
は、メモリセルアレーブロックとメモリセルアレーブロ
ックの間に配置されることを特徴とする半導体メモリ装
置のバックバイアス電圧発生回路。 - 【請求項８】請求項７記載の半導体メモリ装置のバック
バイアス電圧発生回路において、上記分配電圧発生器
は、メモリセルアレーブロックとメモリセルアレーブロ
ックの間に設けられた列デコーダの横にそれぞれ配置さ
れることを特徴とする半導体メモリ装置のバックバイア
ス電圧発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR92019241U KR950006067Y1 (ko) | 1992-10-08 | 1992-10-08 | 반도체 메모리 장치 |
| KR1992-19241 | 1992-10-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06215568A true JPH06215568A (ja) | 1994-08-05 |
| JP3761202B2 JP3761202B2 (ja) | 2006-03-29 |
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|---|---|---|---|---|
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Families Citing this family (19)
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|---|---|---|---|---|
| KR0157334B1 (ko) * | 1993-11-17 | 1998-10-15 | 김광호 | 반도체 메모리 장치의 전압 승압회로 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7079443B2 (en) | 1998-06-29 | 2006-07-18 | Fujitsu Limited | Semiconductor device |
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