JP2011197819A - 半導体装置 - Google Patents

Abstract

【課題】回路面積を低減出来る半導体装置を提供すること。
【解決手段】半導体装置１は、ＮＡＮＤ型フラッシュメモリ２と、ＮＡＮＤ型フラッシュメモリ２に入力されるデータ、またはＮＡＮＤ型フラッシュメモリ２から出力されるデータについてＥＣＣ処理を行うＥＣＣ部３０と、外部との間でデータの授受を行うインターフェース２３を有し、ＮＡＮＤ型フラッシュメモリ２と外部との間のデータの入出力を司る入出力部３と、ＮＡＮＤ型フラッシュメモリ２とＥＣＣ部３０との間の接続と、ＮＡＮＤ型フラッシュメモリ２と前記インターフェース２３との間の接続とを切り替えるスイッチ５と、ＮＡＮＤ型フラッシュメモリ２、入出力部３、及びスイッチ５を制御する制御部４とを具備する。
【選択図】図１

Description

この発明は、半導体装置に関する。例えば、ＮＡＮＤ型フラッシュメモリを備えた半導体装置に関する。

従来、ＮＡＮＤ型フラッシュメモリでは、ＥＣＣ（Error Checking and Correcting）機能が広く用いられている（例えば特許文献１、２参照）。

また、複数種類のメモリを１チップに集積したメモリシステムが知られている（例えば特許文献３参照）。本文献開示のシステムは、主記憶部としてＮＡＮＤ型フラッシュメモリを備え、データバッファとしてＳＲＡＭを搭載している。更に、ＮＡＮＤ型フラッシュメモリについては、ＥＣＣ機能も内蔵している。そして、データを読み出すためにＮＡＮＤ型フラッシュメモリからデータを転送する際にはエラー訂正を行う。またデータを書き込むためにＳＲＡＭからＮＡＮＤ型フラッシュメモリにデータを転送する際にはパリティの発生を行っている。

本構成では、データバッファ（ＳＲＡＭセルアレイ）は少なくとも１つあり、データのスループットを向上させるために２つ搭載する場合もある。しかしながら、ＳＲＡＭを搭載しなければならないため、回路面積が増大するという問題があった。

特開２００３−０６７２６０号公報 特開２０００−３４８４９７号公報 特開２００６−２８６１７９号公報

この発明は、回路面積を低減出来る半導体装置を提供する。

この発明の一態様に係る半導体装置は、ＮＡＮＤ型フラッシュメモリと、前記ＮＡＮＤ型フラッシュメモリに入力されるデータ、またはＮＡＮＤ型フラッシュメモリから出力されるデータについてＥＣＣ処理を行うＥＣＣ部と、外部との間でデータの授受を行うインターフェースとを有し、前記ＮＡＮＤ型フラッシュメモリと外部との間のデータの入出力を司る入出力部と、前記ＮＡＮＤ型フラッシュメモリと前記ＥＣＣ部との間の接続と、前記ＮＡＮＤ型フラッシュメモリと前記インターフェースとの間の接続とを切り替えるスイッチと、前記ＮＡＮＤ型フラッシュメモリ、前記入出力部、及びスイッチを制御する制御部とを具備する。

本発明によれば、回路面積を低減出来る半導体装置を提供出来る。

この発明の一実施形態に係るメモリシステムのブロック図。 この発明の一実施形態に係るメモリセルアレイの回路図。 この発明の一実施形態に係るデータ読み出し方法のフローチャート。 この発明の一実施形態に係るデータ訂正方法のフローチャート。 この発明の一実施形態に係るデータ訂正方法のタイミングチャート。 この発明の一実施形態に係るデータ訂正時におけるＮＡＮＤ型フラッシュメモリのブロック図。 この発明の一実施形態に係るデータ書き込み方法のフローチャート。 この発明の一実施形態に係るパリティ生成方法のフローチャート。 この発明の一実施形態に係るパリティ生成方法のタイミングチャート。 この発明の一実施形態に係るパリティ生成時におけるＮＡＮＤ型フラッシュメモリのブロック図。 この発明の一実施形態の変形例に係るメモリシステムのブロック図。

以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

この発明の一実施形態に係る半導体装置について、図１を用いて説明する。図１は、本実施形態に係るメモリシステムのブロック図である。

＜メモリシステムの全体構成＞
図示するように、本実施形態に係るメモリシステム１は、大まかにはＮＡＮＤ型フラッシュメモリ２、入出力部３、制御部４、及びデータバススイッチ５を備えている。そして、これらのＮＡＮＤ型フラッシュメモリ２、入出力部３、制御部４、及びデータバススイッチ５は、同一の半導体基板上に形成され、１つのチップに集積されている。以下、各ブロックの詳細について説明する。

＜ＮＡＮＤ型フラッシュメモリ２＞
ＮＡＮＤ型フラッシュメモリ２は、メモリシステム１の主記憶部として機能する。図示するようにＮＡＮＤ型フラッシュメモリ２は、メモリセルアレイ１０、ロウデコーダ１１、センスアンプ１２、ページバッファ１３、カラムデコーダ１４、電圧発生回路１５、シーケンサ１６、及びオシレータ１７、１８を備えている。

メモリセルアレイ１０は、データを保持可能な複数のメモリセルトランジスタを備えている。図２はメモリセルアレイ１０の回路図であり、センスアンプ１２及びページバッファ１３を合わせて図示している。図示するようにメモリセルアレイ１０は、大まかには第１領域１０−１と第２領域１０−２とを含む。第１領域１０−１は、ユーザデータ等の正味のデータ（以下、メインデータと呼ぶ）を保持する。他方、第２領域１０−２は第１領域１０−１のスペア領域として用いられ、例えばエラー訂正用の情報（パリティ等）を保持する。

第１領域１０−１及び第２領域１０−２はそれぞれ、複数のメモリセルユニット５０を備えている。メモリセルユニット５０の各々は、例えば３２個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ３１）と、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば浮遊ゲート）と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は３２個に限られず、８個や１６個、３４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。また、メモリセルトランジスタＭＴは、窒化膜に電子をトラップさせる方式を用いたＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）構造であっても良い。

メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレインは選択トランジスタＳＴ１のソースに接続され、他端側のソースは選択トランジスタＳＴ２のドレインに接続されている。

同一行にあるメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ（ＷＬ０〜ＷＬ３１）のいずれかに共通接続される。また同一行にある選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。ワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳは、第１領域１０−１と第２領域１０−２とで共通に用いられる。

第１領域１０−１において同一列にある選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０〜ＢＬｎ（ｎは自然数））に共通接続される。また、第２領域１０−２において同一列にある選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ（ｎ＋１）〜ＢＬｍ（ｍは自然数））に共通接続される。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。

上記構成において、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、または読み出され、この単位をページと呼ぶ。更に、同一行にある複数のメモリセルユニット４０は一括してデータが消去され、この単位をメモリブロックと呼ぶ。

センスアンプ１２及びページバッファ１３は、ページサイズのデータを保持可能なバッファメモリであり、ＮＡＮＤ型フラッシュメモリ１における１次データキャッシュ及び２次データキャッシュとしてそれぞれ機能する。

センスアンプ１２は、データの読み出し時には、メモリセルアレイ１０から読み出されたデータをセンス・増幅して一時的に保持し、ページバッファ１３へ転送する。また書き込み時には、ページバッファ１３から転送されたデータをビット線ＢＬに転送して、データのプログラムを実行する。

ページバッファ１３は、ＮＡＮＤデータバス６、及びユーザデータバス７またはＥＣＣデータバス８を介して入出力部３に接続される。そしてデータの読み出し時には、センスアンプ１２から転送されたデータを入出力部３へ出力する。また書き込み時には、入出力部３から入力されたデータを一時的に保持し、これをセンスアンプ１２に転送する。

センスアンプ１２及びページバッファ１３は、例えばビット線ＢＬ毎に設けられたラッチ回路を備え、これにより１ページ分のデータを保持出来る。従って、図２に示すように、一部の領域がメインデータ保持用として使用され、残りがパリティ等のＥＣＣデータ保持用として使用される。なお、ラッチ回路は１ページ分だけあれば良い。よって、例えば偶数ビット線毎、及び奇数ビット線毎にデータのプログラム及び読み出しが行われる場合には、全ビット線に対して一括してデータのプログラム及び読み出しが行われる場合に比べて、ページサイズは半分となる。よって必要なラッチ回路数も半分となる。ページサイズは、例えば４Ｋバイトである。

図１に戻って説明を続ける。ロウデコーダ１１は、メモリセルアレイ１０におけるいずれかのページ（すなわちワード線ＷＬ）を選択する。カラムデコーダ１４は、メモリセルアレイ１０におけるいずれかのカラム（すなわちビット線ＢＬ）を選択する。

電圧発生回路１５は、外部から与えられる電圧を昇圧または降圧することにより、データのプログラム、読み出し、及び消去に必要な電圧を発生する。そして発生した電圧を、例えばロウデコーダ１１に供給する。電圧発生回路１５で発生された電圧が、ワード線ＷＬに印加される。

シーケンサ１６は、ＮＡＮＤ型フラッシュメモリ２全体の動作を司る。すなわち、制御部４から命令（NAND I/F Command）を受けると、これに応答して、データのプログラム、読み出し、及び消去を実行するためのシーケンスを実行する。そして、このシーケンスに従って、電圧発生回路１５、センスアンプ１２、及びページバッファ１３等の動作を制御する。

オシレータ１７は内部クロックＩＣＬＫを生成する。すなわち、クロック生成器として機能する。そしてオシレータ１７は、生成した内部クロックＩＣＬＫをシーケンサ１６に供給する。シーケンサ１６は、この内部クロックＩＣＬＫに同期して動作する。

オシレータ１８は内部クロックＡＣＬＫを生成する。すなわち、クロック生成器として機能する。そしてオシレータ１８は、生成した内部クロックＡＣＬＫを、制御部４や入出力部３へ供給する。内部クロックＡＣＬＫは、制御部４や入出力部３の動作の基準となるクロックである。

＜データバススイッチ５＞
データバススイッチ５は、入出力部３の命令に従って、ＮＡＮＤデータバス６を、ユーザデータバス７またはＥＣＣデータバス８に接続する。例えばデータバススイッチ５は、通常時はＮＡＮＤデータバス６をユーザデータバス７に接続する。そして必要に応じてＮＡＮＤデータバス６をＥＣＣデータバス８に接続する。またＮＡＮＤデータバス６、ユーザデータバス７、及びＥＣＣデータバス８は例えば同じバス幅を有し、そのバス幅は例えば４バイトである。

＜入出力部３＞
次に、引き続き図１を参照しつつ、入出力部３について説明する。入出力部３は、パイプラインバッファ２１、バーストバッファ（burst buffer）２２、ユーザインターフェース２３、アクセスコントローラ２４、デコーダ２５、及びＥＣＣ部３０を備えている。

なお、本実施形態に係るメモリシステム１では、ＮＡＮＤ型フラッシュメモリ２が主記憶部として機能し、ＮＡＮＤ型フラッシュメモリ２に対するデータの入出力を、入出力部３が司る。従って、ＮＡＮＤ型フラッシュメモリ２からデータを外部に読み出す際には、まずＮＡＮＤ型フラッシュメモリ２のメモリセルアレイ１０から読み出されたデータが、ページバッファ１２に格納される。その後、ユーザの要求に応じて、ページバッファ１３内のデータがユーザインターフェース２３を介して外部に出力される。他方、データをＮＡＮＤ型フラッシュメモリ２に記憶させる際には、まず外部から与えられたデータが、ユーザインターフェース２３を介してページバッファ１３に格納される。その後、ページバッファ１３内のデータがメモリセルアレイ１０に書き込まれる。

以下では、データがメモリセルアレイ１０からページバッファ１３に読み出されるまでの動作を、データの“ロード（load）”と呼ぶ。また、ページバッファ１３内のデータが、ユーザインターフェース２３に転送されるまでの動作を、データの“リード（read）”と呼ぶ。

更に、ＮＡＮＤ型フラッシュメモリ２に記憶させるべきデータが、ユーザインターフェース２３からページバッファ１３に転送されるまでの動作を、データの“ライト（write）”と呼ぶ。また、ページバッファ１３内のデータがメモリセルアレイ１０に書き込まれるまでの動作を、データの“プログラム（program）”と呼ぶ。

入出力部３の説明に戻る。
ＥＣＣ部３０は、ＮＡＮＤ型フラッシュメモリ２に対する入出力データについてのエラー検出及びエラー訂正、並びにパリティの生成（以下、これらをまとめてＥＣＣ処理と呼ぶことがある）を実行する。ＥＣＣ部３０は、ＥＣＣバッファ３１、ＥＣＣデコーダ３２、ＥＣＣ解析部３３、及びＥＣＣ制御部３４を備えている。

ＥＣＣバッファ２１は、ＥＣＣデータバス８に接続されている。そして、ＥＣＣデータバス８及びＮＡＮＤデータバス６を介して、ＮＡＮＤ型フラッシュメモリ２のページバッファ１３と接続される。そして、ページバッファ１３からＮＡＮＤデータバス６及びＥＣＣデータバス８を介してデータを読み出し、これをＥＣＣ解析部３３に転送する。またＥＣＣバッファ３１は、ＥＣＣデコーダ３２によってエラー訂正されたデータ、及びＥＣＣ解析部３３で発生されたパリティを一時的に保持し、これをＥＣＣデータバス８及びＮＡＮＤデータバス６を介してページバッファ１３に書き込む。ＥＣＣバッファ３１のサイズは、例えばＥＣＣデータバス８のバス幅と同じサイズであり、例えば４バイトである。しかし、ＥＣＣデータバス２８のバス幅より大きくても良い。

ＥＣＣ解析部３３は、データのロード時には、ＥＣＣバッファ３１から転送されたデータを用いてＥＣＣ処理を行い、該データにおけるエラーの有無を判断する。またデータのプログラム時には、ＥＣＣバッファ３１から転送されたデータに基づいて、パリティを生成する。

ＥＣＣデコーダ３２は、データのロード時には、ＥＣＣ解析部３３においてエラーが有ると判断された場合、その位置を特定すると共に、対応するデータをページバッファ１３からＥＣＣバッファ３１に読み出し、データを訂正する。またデータのプログラム時には、ＥＣＣ解析部３３で生成されたパリティをＥＣＣバッファ３１に保持させ、これをページバッファ１３に転送させる。

ＥＣＣ制御部３４は、ＥＣＣ解析部３３を制御する。

次にユーザインターフェース２３について説明する。ユーザインターフェース２３は、メモリシステム１外部のホスト機器（ユーザ）と接続可能とされ、ホスト機器との間でデータ、制御信号、及びアドレスＡｄｄ等、種々の信号の入出力を司る。制御信号の一例は、メモリシステム１全体をイネーブルにするチップイネーブル信号／ＣＥ、アドレスをラッチさせるためのアドレスバリッド信号／ＡＶＤ、バーストリード（burst read）用のクロックＣＬＫ、書き込み動作をイネーブルにするライトイネーブル信号／ＷＥ、データの外部への出力をイネーブルにするアウトプットイネーブル信号／ＯＥ、などである。

ユーザインターフェース２３は、データ入出力バスによりバーストバッファ２２と接続されている。データ入出力バスは、例えば２バイトである。そしてユーザインターフェース２３は、ホスト機器からのデータのリード要求、ロード要求、及びプログラム要求等に係る制御信号をアクセスコントローラ５０へ転送する。そしてデータリード時には、バーストバッファ２２内のデータをホスト機器へ出力する。またデータライト時には、ホスト機器から与えられるデータをバーストバッファ２２へ転送する。

バーストバッファ２２は、バッファ／レジスタデータバスにより、パイプラインバッファ２１及び制御部４とデータ転送可能とされている。バッファ／レジスタデータバスのバス幅は、例えばユーザデータバス７と同じである。そして、ホスト機器からユーザインターフェース２３を介して与えられるデータ、またはパイプラインバッファ２１から与えられるデータを、一時的に保持する。

パイプラインバッファ２１は、ユーザデータバス７及びバッファ／レジスタデータバスと接続されている。そしてデータライト時には、バーストバッファ２２から転送されるデータを一時的に保持する。そして、ユーザデータバス７及びＮＡＮＤデータバス６を介して、データをページバッファ１３に書き込む。またデータリード時には、ユーザデータバス７及びＮＡＮＤデータバス６を介して、ページバッファ１３からデータを読み出し、これをバーストバッファ２２へ転送する。

次にアクセスコントローラ２４について説明する。アクセスコントローラ２４は、ユーザインターフェース２３から制御信号及びアドレスを受け取る。そして、ホスト機器の要求を満たす動作を実行するよう、パイプラインバッファ２１、データバススイッチ５、バーストバッファ２２、デコーダ２５、及び制御部４を制御する。

例えば、ホスト機器の要求に応じてアクセスコントローラ２４は、制御部４における後述するレジスタ４０をアクティブ状態として、レジスタにコマンド（Write/Read）をセットする。また、パイプラインバッファ２１に対して、ページバッファ１３またはバーストバッファ２２からデータを読み出すよう命令する。更にデコーダ２５に対して、外部から入力されたアドレスを転送する。

デコーダ２５は、アクセスコントローラ２４から与えられたアドレス（カラムアドレス）をデコードする。そしてデコード結果に応じて、ＮＡＮＤ型フラッシュメモリ２のカラムデコーダ１４を制御して、ページバッファ１３における所定のアドレスに対応するデータを出力させる。

＜制御部４＞
次に、引き続き図１を参照しつつ、制御部４について説明する。制御部４は、ＮＡＮＤ型フラッシュメモリ２及び入出力部３の動作を制御する。すなわち、メモリシステム１全体としての動作を統括する機能を有する。図示するように制御部４は、レジスタ４０、コマンドユーザインターフェース（command user interface）４１、ステートマシン（state machine）４２、ＮＡＮＤアドレス／コマンド発生回路４３、及びバッファアドレス／タイミング発生回路４４を備えている。

レジスタ４０は、ファンクションの動作状態を設定するためのレジスタである。すなわちレジスタ４０は、アクセスコントローラ２４から与えられるコマンドに応じて、ファンクションの動作状態を設定する。より具体的には、レジスタ４０には、例えばデータロード時にはロードコマンドが設定され、データプログラム時にはプログラムコマンドが設定される。

コマンドユーザインターフェース４１は、所定のコマンドがレジスタ４０に設定されることで、メモリシステム１に対してファンクション実行コマンドが与えられたことを認識する。そして、内部コマンド信号（Command）を発行し、ステートマシン４２へ出力する。

ステートマシン４２は、コマンドユーザインターフェース４１から与えられる内部コマンド信号に基づいて、メモリシステム１内部におけるシーケンス動作を制御する。ステートマシン４２がサポートするファンクションは、ロード、プログラム、及び消去等、多数あり、これらのファンクションを実行するよう、ＮＡＮＤ型フラッシュメモリ２及び入出力部３の動作を制御する。ステートマシン４２は、オシレータ１８の生成する内部クロックＡＣＬＫに同期しつつ、これらの制御を行う。またステートマシン４２は、ＮＡＮＤシーケンサ１６から与えられるレディ信号及びエラー信号により、ＮＡＮＤ型フラッシュメモリ２の動作状態を把握出来る。

ＮＡＮＤアドレス／コマンド発生回路４３は、ステートマシン４２の制御に基づいてＮＡＮＤ型フラッシュメモリ２の動作を制御する。より具体的には、アドレスや、ＮＡＮＤインターフェースにサポートされたコマンド（Program/Load）等を生成し、ＮＡＮＤ型フラッシュメモリ２へ出力する。

バッファアドレス／タイミング発生回路４４は、ステートマシン４２の制御に基づいて入出力部３の動作を制御する。より具体的には、入出力部３において必要なアドレスやコマンドを発行して、アクセスコントローラ２４及びＥＣＣ制御部３４へ出力する。

＜メモリシステム１のデータ読み出し動作＞
次に、上記構成のメモリシステム１におけるデータの読み出し動作について、図３を用いて説明する。図３はメモリシステム１の動作の流れを示すフローチャートである。

図示するように、まずユーザインターフェース２３が、ホスト機器を介してユーザから入力されたアドレスを受け付ける（ステップＳ１０）。このアドレスは、ＮＡＮＤ型フラッシュメモリ２におけるメモリセルアレイ１０のページアドレスである。このページアドレスは、ユーザインターフェース２３からアクセスコントローラ２４に転送される。するとアクセスコントローラ２４は、制御部３のレジスタ４０をアクティブとし、このページアドレスを転送する（ステップＳ１１）。

引き続きユーザインターフェース２３は、ホスト機器から入力されたロードコマンドを受け付ける（ステップＳ１２）。すると、ロードコマンドを受信したアクセスコントローラ２４は、ロードコマンドをレジスタ４０にセットする（ステップＳ１３）。

レジスタ４０にコマンドがセットされると、コマンドユーザインターフェース４１はこれを検知し、内部コマンド信号を生成する。ここではロードコマンドが成立する（ステップＳ１４）。そしてロードコマンドの成立を受けて、ステートマシン４２が起動する。

ステートマシン４２は、各回路ブロックについて必要な初期化を行った後、ＮＡＮＤアドレス／コマンド発生回路４３に対して、ＮＡＮＤ型フラッシュメモリ２に対してセンスコマンドを発行するよう要求する。するとＮＡＮＤアドレス／コマンド発生回路４３は、レジスタ４０に設定されたアドレスについてデータのセンスを行うよう、シーケンサ１６に対してセンスコマンドを発行する（ステップＳ１５）。

ＮＡＮＤアドレス／コマンド発生回路４３からセンスコマンドを受けることで、ＮＡＮＤ型フラッシュメモリ２ではシーケンサ１６が起動する（ステップＳ１６）。シーケンサ１６は、ＮＡＮＤ型フラッシュメモリ２において必要な回路の初期化を行った後、指定されたアドレスのセンス動作を行う。すなわち、電圧発生回路１５、ロウデコーダ１１、カラムデコーダ１４、センスアンプ１２、及びページバッファ１３を制御し、センスデータをページバッファ１３に格納させる（ステップＳ１７）。より具体的には、メモリセルアレイ１０内のあるページからデータが読み出され、読み出しデータをセンス・増幅した結果がページバッファ１３に格納される。その後シーケンサ１６は、センス動作が終了したことを、ステートマシン４２に通知する（ステップＳ１８）。

更にステートマシン４２は、バッファアドレス／タイミング発生回路４４及びアクセスコントローラ２４を介して、データバススイッチ５に対して、ＮＡＮＤデータバス６をＥＣＣデータバス８に接続するよう命令する（ステップＳ１９）。この命令に応答してデータバススイッチ５は、ＮＡＮＤデータバス６をユーザデータバス７から切り離し、新たにＥＣＣデータバス８に接続する（ステップＳ２０）。

更にステートマシン４２は、ＮＡＮＤアドレス／コマンド発生回路４３に対して、リードコマンドを発行するよう命令する。この命令に応答してＮＡＮＤアドレス／コマンド発生回路４３は、シーケンサ１６に対して、ＮＡＮＤインターフェースでサポートされたリードコマンドを発行する（ステップＳ２１）。このリードコマンドを受けてシーケンサ１６は、ページバッファ１３をリード可能にセットする。

そして、ステートマシン４２がリードコマンド（クロック）をシーケンサ１６に対して発行する（ステップＳ２２）。これにより、ページバッファ１３内のデータが、ＮＡＮＤデータバス６及びＥＣＣデータバス８を介してＥＣＣバッファ３１に読み出される（ステップＳ２３）。

引き続きステートマシン４２は、バッファアドレス／タイミング発生回路４４を介して、ＥＣＣ制御部３４に対してＥＣＣ訂正開始命令を発行する（ステップＳ２４）。この命令に応答してＥＣＣ部３０は、エラー検出及びエラー訂正を行う（ステップＳ２５）。すなわち、ＥＣＣ制御部３４による制御に従い、ＥＣＣ解析部３３はＥＣＣバッファ３１に読み出されたデータにつきシンドロームを生成する。そしてこのシンドロームを元にして、ＥＣＣデコーダ３２がデータの誤り位置を決定する。そしてＥＣＣデコーダ３２はエラーを訂正して、訂正後のデータをページバッファ１３に格納する（ステップＳ２６）。

ＥＣＣ処理の後、ステートマシン４２の命令に応答して（ステップＳ２７）、データバススイッチ５は、ＮＡＮＤデータバス６をＥＣＣデータバス８から切り離し、ユーザデータバス７に接続する（ステップＳ２８）。そして制御部４では、ユーザがモニタするためのステータスなどをセットする（ステップＳ２９）。

その後、ホスト機器からアドレス（言い換えればリード要求）が入力されると（ステップＳ３０）、ページバッファ１３内のデータが外部へ出力される（ステップＳ３１）。このアドレスは、ページバッファ内における任意の領域を指定するアドレス（ページバッファアドレス）である。ユーザインターフェース２３に入力されたページバッファアドレスは、アクセスコントローラ２４を介してデコーダ２５に与えられる。するとデコーダ２５はこれをデコードし、ページバッファ内の対応するアドレスのデータを選択するよう、カラムデコーダ１４に（またはページバッファに直接）命令する。その結果、当該アドレスのデータが、ＮＡＮＤデータバス６及びユーザデータバス７を介してパイプラインバッファ２１に読み出され、バーストバッファ２２及びユーザインターフェース２３を介してホスト機器へ出力される。

＜ＥＣＣ部３０の動作について＞
次に、上記データの読み出し時におけるステップＳ２３〜Ｓ２６の詳細について図４及び図５を用いて説明する。図４は、ステップＳ２３〜Ｓ２６の詳細を示すフローチャートである。また図５は、ページバッファ１３からＥＣＣバッファ３１に転送されるデータ、ＥＣＣ解析部３３及びＥＣＣデコーダ３２の動作、並びにＥＣＣバッファ３１からページバッファ１３に転送されるデータを示すタイムチャートである。

図示するように、ページバッファ１３のデータが、ＥＣＣデータバス８のバス幅単位（例えば４バイト単位）で、ＥＣＣバッファ３１に転送される（ステップＳ４０）。転送されるデータには、メインデータだけでなくＥＣＣデータも含まれる。通常、ページバッファ１３のサイズはＥＣＣデータバス８のバス幅よりも大きい。従って、ステップＳ４０を複数回、繰り返すことで、ページバッファ１３内の全データがＥＣＣバッファ３１に転送される（ステップＳ４１、ＮＯ、ステップＳ４０）。これが図５の時刻ｔ１〜ｔ２の期間である。図５の例では、ｋ回（ｋは２以上の自然数）のデータ転送により、ページバッファ１３内のメインデータの全てがＥＣＣバッファ３１に転送される例を示している。なお、ｉ回目（ｉは２〜ｋのいずれかをとる変数）に転送されるメインデータをデータＤｉと呼ぶ。つまりデータＤｉは４バイトである。また図５のＤｐはＥＣＣデータ（パリティ）を示す。図６の例では１回の転送でパリティＤｐが転送される場合を示しているが、複数回の転送により行っても良い。ＥＣＣバッファ３１は、データを受信する度に、これをＥＣＣ解析部３３に転送する。なお、前述の通りＥＣＣバッファ３１は、例えばＥＣＣデータバス８のバス幅と同程度の容量である。よってこの場合には、ページバッファ１３からデータが転送される度に、ＥＣＣバッファ３１は、新たなデータをそれまで保持していたデータに上書きする。

ページバッファ１３内の全データの転送が完了すると（ステップＳ４１、ＹＥＳ）、ステートマシン４２からのＥＣＣ訂正開始命令に応答して、ＥＣＣ解析部３３がエラーの有無を判断する（ステップＳ４２、図５の時刻ｔ２〜ｔ３）。すなわち、ステップＳ４０で受信したデータに基づいてシンドロームを生成する。

エラーが無ければ（ステップＳ４３、ＮＯ）、処理は終了する。エラーが有れば（ステップＳ４３、ＹＥＳ）、次にＥＣＣデコーダ３２において、エラーのあるデータとその位置を判断する（ステップＳ４４、図５の時刻ｔ３〜ｔ４）。例えば、データＤ２にエラーがあったと仮定する。するとＥＣＣデコーダ３２は、データＤ２のアドレス（ページバッファ１３内のアドレス）と、エラーのあるビット位置、及びそのエラーの内容を算出する。

そしてＥＣＣデコーダ３２の命令により、ＥＣＣバッファ３１はデータＤ２をページバッファ１３から読み出す（ステップＳ４５、図５の時刻ｔ４〜ｔ５）。その他のデータＤ１、Ｄ３〜Ｄｋ、Ｄｐは読み出されない。この様子を図６の上図に示す。図示するように、データＤ２のあるビットに誤りがあり、“０”が“１”に反転していたとする。するとこのデータＤ２のみがＥＣＣバッファ３１に読み出される。

次に、ＥＣＣデコーダ３２がエラーの訂正を行う（ステップＳ４６、図５の時刻ｔ５〜ｔ６）。すなわち、図６の下図に示すようにＥＣＣデコーダ３２は、ＥＣＣバッファ３１内のデータＤ２における誤りビットを、“１”から“０”に反転させる。その後、ＥＣＣバッファ３１は、エラーの訂正されたデータＤ２を、ページバッファ１３のデータＤ２に上書きする（ステップＳ４７、図５の時刻ｔ６）。

＜メモリシステム１のデータ書き込み動作＞
次に、データの書き込み動作について、図７を用いて説明する。図７はメモリシステム１の動作の流れを示すフローチャートである。

図示するように、まずユーザインターフェース２３が、ホスト機器を介してユーザから入力された、プログラムすべきデータを受け付ける（ステップＳ５０）。このデータは、バーストバッファ２２、パイプラインバッファ２１、ユーザデータバス７、及びＮＡＮＤデータバス６を介してページバッファ１３に格納される（ステップＳ５１）。

その後、ユーザインターフェース２３は、ホスト機器を介してユーザから入力されたアドレスを受け付ける（ステップＳ５２）。このアドレスは、ＮＡＮＤ型フラッシュメモリ２におけるメモリセルアレイ１０のページアドレスである。このページアドレスは、ユーザインターフェース２３からアクセスコントローラ２４に転送される。するとアクセスコントローラ２４は、制御部３のレジスタ４０をアクティブとし、このページアドレスを転送する（ステップＳ５３）。

引き続きユーザインターフェース２３は、ホスト機器から入力されたプログラムコマンドを受け付ける（ステップＳ５４）。すると、プログラムコマンドを受信したアクセスコントローラ２４は、プログラムコマンドをレジスタ４０にセットする（ステップＳ５５）。

レジスタ４０にコマンドがセットされると、コマンドユーザインターフェース４１はこれを検知し、内部コマンド信号を生成する。ここではプログラムコマンドが成立する（ステップＳ５６）。そしてプログラムコマンドの成立を受けて、ステートマシン４２が起動する。

ステートマシン４２は、各回路ブロックについて必要な初期化を行った後、ＮＡＮＤアドレス／コマンド発生回路４３に対して、ＮＡＮＤ型フラッシュメモリ２に対してリードコマンドを発行するよう要求する。するとＮＡＮＤアドレス／コマンド発生回路４３は、シーケンサ１６に対してリードコマンドを発行する（ステップＳ５７）。このリードコマンドを受けてシーケンサ１６は、ページバッファ１３をリード可能にセットする。

引き続きステートマシン４２は、バッファアドレス／タイミング発生回路４４及びアクセスコントローラ２４を介して、データバススイッチ５に対して、ＮＡＮＤデータバス６をＥＣＣデータバス８に接続するよう命令する（ステップＳ５８）。この命令に応答してデータバススイッチ５は、ＮＡＮＤデータバス６をユーザデータバス７から切り離し、新たにＥＣＣデータバス８に接続する（ステップＳ５９）。

そして、ステートマシン４２がリードコマンド（クロック）をページバッファ１３に対して発行する（ステップＳ６０）。これにより、ページバッファ１３内のデータが、ＮＡＮＤデータバス６及びＥＣＣデータバス８を介してＥＣＣバッファ３１に読み出される（ステップＳ６１）。

引き続きステートマシン４２は、バッファアドレス／タイミング発生回路４４を介して、ＥＣＣ制御部３４に対してパリティ発生開始命令を発行する（ステップＳ６２）。この命令に応答してＥＣＣ部３０はパリティの生成を開始する（ステップＳ６３）。すなわち、ＥＣＣ制御部３４による制御に従い、ＥＣＣ解析部３３はＥＣＣバッファ３１に読み出されたデータにつきシンドロームを生成し、このシンドロームを元にしてパリティを生成する。そしてＥＣＣデコーダ３２を介して、生成したパリティをＥＣＣバッファ３１に格納し、これをページバッファ１３に転送する（ステップＳ６４）。

その後、ステートマシン４２は、ＮＡＮＤアドレス／コマンド発生回路４３に対して、ＮＡＮＤ型フラッシュメモリ２に対してプログラムコマンドを発行するよう要求する。すると、ＮＡＮＤアドレス／コマンド発生回路４３はシーケンサ１６に対して、ページバッファ１３内のデータを、レジスタ４０内のアドレス（ページアドレス）にプログラムするよう、プログラムコマンドを発行する（ステップＳ６５）。

このプログラムコマンドを受けてシーケンサ１６は、ＮＡＮＤ型フラッシュメモリ２において必要な回路の初期化を行った後、プログラム動作を行う（ステップＳ６６）。すなわち、電圧発生回路１５、ロウデコーダ１１、カラムデコーダ１４、センスアンプ１２、及びページバッファ１３を制御し、ページバッファ１３内のデータを所定のページにプログラムする。

更にステートマシン４２は、バッファアドレス／タイミング発生回路４４及びアクセスコントローラ２４を介して、データバススイッチ５に対して、ＮＡＮＤデータバス６をユーザデータバス７に接続するよう命令する（ステップＳ６７）。この命令に応答してデータバススイッチ５は、ＮＡＮＤデータバス６をＥＣＣデータバス８から切り離し、新たにユーザデータバス７に接続する（ステップＳ６８）。

ＮＡＮＤ型フラッシュメモリ２においてプログラムが完了すると、その旨をシーケンサ１６がステートマシン４２に通知する（ステップＳ６９）。その後、制御部４では、ユーザがモニタするためのステータスなどをセットする（ステップＳ７０）。

＜ＥＣＣ部３０の動作について＞
次に、上記データの書き込み時におけるステップＳ６１〜Ｓ６４の詳細について図８及び図９を用いて説明する。図８は、ステップＳ６１〜Ｓ６４の詳細を示すフローチャートである。また図９は、ページバッファ１３からＥＣＣバッファ３１に転送されるデータ、ＥＣＣ解析部３３の動作、ＥＣＣ解析部３３からＥＣＣバッファ３１に転送されるデータ、及びＥＣＣバッファ３１からページバッファ１３に転送されるデータを示すタイムチャートである。

図示するように、読み出し時と同様に、ページバッファ内の全てのデータがＥＣＣバッファ３１に転送される（ステップＳ４０、Ｓ４１、図９の時刻ｔ１〜ｔ２）。当然ながら、書き込み時にＥＣＣバッファ３１に転送されるデータはプログラムすべきメインデータである。パリティはこれから生成される。

ページバッファ１３内の全データの転送が完了すると（ステップＳ４１、ＹＥＳ）、ステートマシン４２からのパリティ発生開始命令に応答してＥＣＣ解析部３３が、ステップＳ４０で受信したデータに基づいてシンドロームを生成し、これに基づきパリティを生成する（ステップＳ８０、図９の時刻ｔ２〜ｔ３）。

そしてＥＣＣ解析部３３は、生成したパリティＤｐをＥＣＣバッファへ転送し（ステップＳ８１、図９の時刻ｔ３〜ｔ４）、更にページバッファ１３へ転送する（ステップＳ８２、図９の時刻ｔ４）。

以上の様子を図１０に模式的に示す。図１０は、ページバッファ１３と、ＥＣＣ部３０の一部を示すブロック図であり、時間の流れと共にデータの転送の様子を順次示している。図示するように、まずデータＤ１〜Ｄｋが順次、ＥＣＣバッファ３１に転送され、更にＥＣＣ解析部３３に転送される。読み出し時と同様に、データの転送はＥＣＣデータバス８のバス幅で行われる。よって、ｋ回の転送により、全データがＥＣＣバッファ３１に転送される。

次に、ＥＣＣ解析部３３においてパリティが生成される。このパリティＤｐは、ＥＣＣバッファ３１に転送される（上書きされる）。

その後、ＥＣＣバッファ３１は、パリティＤｐをページバッファ１３に格納する。パリティＤｐが格納される領域は、図２で説明したメモリセルアレイ１０の第２領域１０−２に対応する領域である。

＜効果＞
以上のように、この発明の実施形態に係る構成であると、ＮＡＮＤ型フラッシュメモリを備えた半導体装置の回路面積を削減出来る。本効果につき、以下説明する。

本実施形態に係る構成であると、入出力部３は、ユーザデータバス７とＥＣＣデータバス８を含む２系統のデータバスを備えている。ユーザデータバス７は、外部のホスト機器と送受信を行うユーザインターフェース２３に接続されたバスであり、ＥＣＣデータバス８はＥＣＣ部３０に接続されたバスである。更に、入出力部３はデータバススイッチ６を備え、ＮＡＮＤデータバス６と、ユーザデータバス７及びＥＣＣデータバス８との接続を切り替えている。

より具体的には、データをＮＡＮＤ型フラッシュメモリ２に書き込む際には、まずデータバススイッチ５によってＮＡＮＤデータバス６とユーザデータバス７とを接続して、書き込みデータをページバッファ１３に格納する。その後、データバススイッチ５によりＮＡＮＤデータバス６とＥＣＣデータバス８とを接続して、書き込みデータをＥＣＣバッファ３１に読み出してパリティを生成し、これをページバッファ１３に書き込む。

他方、データをＮＡＮＤ型フラッシュメモリ２から読み出す際には、まずデータバススイッチ５によってＮＡＮＤデータバス６とＥＣＣデータバス８とを接続して、メインデータをページバッファ１３からＥＣＣバッファ３１に読み出し、エラー訂正を行い、訂正後のデータをページバッファ１３に上書きする。その後、データバススイッチ５によりＮＡＮＤデータバス６とユーザデータバス７とを接続して、読み出しデータを外部に出力する。

以上のような構成とすることで、ＮＡＮＤ型フラッシュメモリ２のページバッファ１３を、メモリシステム１におけるバッファメモリとして使用している。従って、従来の例えばＳＲＡＭのようなバッファメモリが不要となる。従って、回路面積を大幅に削減出来る。

特に、従来のＳＲＡＭとＮＡＮＤ型フラッシュメモリとを備えた構成と比べた場合、次のような差異がある。すなわち、従来型の構成であると、ＥＣＣバッファはデータバスによりＳＲＡＭバッファへ接続されるため、ページバッファ、ＥＣＣバッファ、及びＳＲＡＭバッファが直列接続される。これに対して本実施形態に係る構成であると、ＥＣＣバッファ３１から他のバッファへ直接接続するデータバスは不要であり、データバススイッチ５により、ＥＣＣバッファ３１はパイプラインバッファ２１と並列的に接続される。言い換えれば、ＥＣＣデータバス８は、外部と接続するためのユーザデータバス７と並列的に接続される。

これにより、ユーザはページバッファ１３に対して直接、読み出し及び書き込みを行うことが出来る。そのため、ページバッファ１３はメモリシステム１のバッファメモリとしての役割を果たすことが出来る。

また、入出力部２５はデコーダ２５を備えており、これによりページバッファ１３にアクセス出来る。つまり、ＮＡＮＤ型フラッシュメモリ２においてシーケンサ１６によって制御される内部動作とは別系統で、ページバッファ１３にアクセス出来る。従ってユーザは、ページバッファ１３に対してランダムにアクセス（読み出し・書き込み）することが出来る。

なお、本実施形態に係る構成であると、ＥＣＣ処理を行うためには、ページバッファ１３にデータを格納した後に、改めてＥＣＣバッファ３１にデータを読み出す必要がある。しかしながら、ＳＲＡＭを排したことで、ＳＲＡＭバッファとページバッファ間のデータ転送が不要となるため、ＥＣＣ処理を含めてデータ転送時間が長くなることを抑制することも可能である。

なお、上記実施形態ではＮＡＮＤ型フラッシュメモリが２段のキャッシュメモリ（センスアンプ１２（Primary Data Cashe）及びページバッファ１３（Secondary Data Cashe））を備える場合を例に説明した。しかし、１段だけの場合であっても良い。この場合には、ＮＡＮＤデータバス６はセンスアンプ１２に接続される。

また、２段のキャッシュメモリを有する構成においても、ＮＡＮＤデータバス６がページバッファ１３ではなくセンスアンプ１２に接続されても良い。この場合、センスアンプ１２がバッファメモリとしての機能を果たす。

更に、２系統のＮＡＮＤデータバス６を設けて、一方をページバッファ１３に接続し、他方をセンスアンプ１２に接続するようにしても良い。このような構成例を図１１に示す。図１１は、上記実施形態の変形例に係るメモリシステム１のブロック図であり、メモリシステム１の一部領域のみを示している。図示するように、２本のＮＡＮＤデータバス６−１、６−２が設けられる。ＮＡＮＤデータバス６−１はページバッファ１３に接続され、ＮＡＮＤデータバス６−２はセンスアンプ１２に接続される。これらのＮＡＮＤデータバス６−１、６−２がユーザデータバス７とＥＣＣデータバス８のいずれに接続されるかは、データバススイッチ５によって決定される。例えば、あるタイミングにおいては、一方がユーザデータバス７に接続され、他方ＥＣＣデータバス８に接続されてもよい。このような構成によれば、メモリシステム１の動作の更なる高速化を図ることが出来る。

更に、上記実施形態では、ＮＡＮＤ型フラッシュメモリ２、入出力部３、制御部４、及びデータバススイッチ５がワンチップに集積された例を挙げて説明した。このようなメモリシステム２の具体例としては、「ＯｎｅＮＡＮＤ（登録商標）」型のフラッシュメモリが挙げられる。しかし、必ずしもワンチップ化されている場合に限らず、ＮＡＮＤ型フラッシュメモリ２、入出力部３、制御部４、及びデータバススイッチ５が別々の半導体チップで実現されている場合であっても良い。更に上記実施形態では主記憶としてＮＡＮＤ型フラッシュメモリが用いられる場合を例に説明したが、ＮＡＮＤ型フラッシュメモリに限らず、その他のフラッシュメモリであっても良く、更には強誘電体メモリや抵抗変化型メモリ（ＲｅＲＡＭ）等のその他の半導体メモリであっても良い。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１…メモリシステム、２…ＮＡＮＤ型フラッシュメモリ、３…入出力部、４…制御部、５…データバススイッチ、６…ＮＡＮＤデータバス、７…ユーザデータバス、８…ＥＣＣデータバス、１０…メモリセルアレイ、１１…ロウデコーダ、１２…センスアンプ、１３…ページバッファ、１４…カラムデコーダ、１５…電圧発生回路、１６…シーケンサ、１７、１８…オシレータ、２１…パイプラインバッファ、２２…バーストバッファ、２３…ユーザインターフェース、２４…アクセスコントローラ、２５…デコーダ、３０…ＥＣＣ部、３１…ＥＣＣバッファ、３２…ＥＣＣデコーダ、３３…ＥＣＣ解析部、３４…ＥＣＣ制御部、４０…レジスタ、４１…コマンドユーザインターフェース、４２…ステートマシン、４３…ＮＡＮＤアドレス／コマンド発生回路、４４…バッファアドレス／タイミング発生回路、５０…メモリセルユニット

Claims (5)

1. ＮＡＮＤ型フラッシュメモリと、
   前記ＮＡＮＤ型フラッシュメモリに入力されるデータ、またはＮＡＮＤ型フラッシュメモリから出力されるデータについてＥＣＣ処理を行うＥＣＣ部と、外部との間でデータの授受を行うインターフェースとを有し、前記ＮＡＮＤ型フラッシュメモリと外部との間のデータの入出力を司る入出力部と、
   前記ＮＡＮＤ型フラッシュメモリと前記ＥＣＣ部との間の接続と、前記ＮＡＮＤ型フラッシュメモリと前記インターフェースとの間の接続とを切り替えるスイッチと、
   前記ＮＡＮＤ型フラッシュメモリ、前記入出力部、及びスイッチを制御する制御部と
   を具備することを特徴とする半導体装置。
2. 前記ＮＡＮＤ型フラッシュメモリは、ロウ及びカラムに関連付けられた複数のメモリセルを含むメモリセルアレイを備え、
   前記入出力部は、外部から入力されたアドレスをデコードして、前記メモリセルアレイの前記カラムを選択可能なデコーダを更に備える
   ことを特徴とする請求項１記載の半導体装置。
3. 前記ＮＡＮＤ型フラッシュメモリは、ロウ及びカラムに関連付けられた複数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイから読み出されたデータを保持するバッファメモリとを備え、
   前記ＥＣＣ部は、前記スイッチにより前記ＮＡＮＤ型フラッシュメモリに接続されることにより、前記バッファメモリからデータを読み出し、該データについてエラー訂正を行い、エラー訂正後の前記データを前記バッファメモリに上書きする
   ことを特徴とする請求項１記載の半導体装置。
4. 前記ＮＡＮＤ型フラッシュメモリは、ロウ及びカラムに関連付けられた複数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイに書き込むべきデータを保持するバッファメモリとを備え、
   前記バッファメモリは、前記スイッチにより前記インターフェースと接続されることにより、前記インターフェースから前記データを転送され、
   前記ＥＣＣ部は、前記スイッチにより前記ＮＡＮＤ型フラッシュメモリと接続されることにより、前記バッファメモリからデータを読み出し、該データにつきパリティを生成し、生成した該パリティを前記バッファメモリの所定のアドレス格納する
   ことを特徴とする請求項１記載の半導体装置。
5. 前記メモリセルアレイは、同一カラムの複数の前記メモリセルに接続されたビット線を更に備え、
   前記バッファメモリは、前記ビット線に接続され、該ビット線との間でデータの授受を行う第１メモリと、前記第１メモリ、前記ＥＣＣ部、及び前記インターフェースとの間でデータの授受を行う第２メモリとを含む
   ことを特徴とする請求項３または４記載の半導体装置。

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