JP2012033232A - 半導体装置及び書込データ検出方法 - Google Patents

Abstract

【課題】ヒューズＲＯＭに書き込まれているデータが、書き込む期待値とした期待値データと一致しているか否かを検出する機能を有する半導体装置を供給する。
【解決手段】本発明は、ヒューズＲＯＭの書込状態を示す書込データがヒューズ回路５１A、５１B及び５１Cの各々から供給される比較部６００を有している。この比較部６００は、ヒューズＲＯＭに書き込むデータである期待値データも入力され、この期待値データとヒューズＲＯＭに実際に書き込まれている書込状態を示す書込データとを比較し、比較結果を出力する。そして、本発明によれば、出力回路６５が複数のヒューズＲＯＭのデータの判定結果を１つの出力パッドNC５０１から１ビットの判定データとして出力する。
【選択図】図１

Description

本発明は、半導体装置及び書込データ検出方法に関するものである。

半導体装置においては、製造過程における製造バラツキにより、トランジスタ等の素子の特性が変動し、内部で発生させる電圧、回路動作の遅延、出力スルーレート、バッファのトリップポイント（論理閾値）等の特性値が設計値に対してずれ、仕様の範囲から外れる可能性がある。
特性値の仕様の範囲から外れた場合、回路に設けられた回路定数を制御する機能により特性値を調整し、特性値を仕様の範囲として歩留まりを向上させることが行われる。
このため、回路定数を制御するために各回路に対して供給する調整データが書き込まれる、不揮発性の記憶素子としてのヒューズＲＯＭが半導体装置内に設けられている。

ここで、例えば、ヒューズＲＯＭがレーザーの光の照射エネルギにより溶断させる光ヒューズの場合、光学ヒューズの切断を確実に行うためレーザービームの照射エネルギを最適化し、ヒューズの切断を行っている。
しかしながら、生産工程においては、このレーザによる切断工程において、一部の光学ヒューズに切断不良（完全に電気的に切断されていない状態）が発生する可能性がある。
また、レーザービームの照射エネルギの調整によっては、切断目的の光学ヒューズに隣接する他のヒューズを切断してしまう可能性もある。
そのため、光学ヒューズから読み出した書込データ（光学ヒューズに書き込まれているデータ）と、光学ヒューズを切断する際に用いた、本来光学ヒューズに書き込まれているはずのデータである期待値データとを比較し、光学ヒューズに期待値データが書き込まれているか否かの判定を行っている（例えば、特許文献１参照）。

特開２００３−１５２０８７号公報

しかしながら、特許文献１においては、複数ある光学ヒューズの各々の出力が、それぞれ異なるバッドから出力される構成となっている。
このため、調整に用いるためのヒューズの数が多い場合、全てのヒューズの切断状態を検出するため、多くのパッドが必要となる。
また、ヒューズの状態を読み出すために用いることのできるパッド数がヒューズ数よりも少ない場合、全てのヒューズの切断状態を読み出すことができない。

さらに、複数のパッドから出力される光学ヒューズの切断状態を示す書込データと、光学ヒューズを切断する際に用いた期待値データとの比較を、チップ毎に半導体試験装置（以下、テスタとする）側において行う必要があり、解析処理が複雑となり、チップのテストに必要な処理時間を長くしてしまう可能性がある。

本発明の半導体装置は、不揮発性の記憶素子を有する複数の記憶回路と、前記記憶回路子の各々の前記記憶素子に書き込まれている書込データと、シリアルに入力される、前記記憶回路各々の前記記憶素子に書き込んだ期待値データとを比較する比較部と、比較部の比較結果を出力パッドから出力する出力回路とを有することを特徴とする。

本発明の書込データ検出方法（ヒューズ切断状態検出方法）は、半導体装置における記憶回路の不揮発性の記憶素子に書き込まれている書込データを検出する書込データ検出方法であり、複数の前記記憶回路の各々の前記記憶素子に対し、期待値データを書き込む書込過程と、前記記憶回路の各々の前記記憶素子の書込データと、前記記憶素子の各々に書き込んだ期待値データとを比較する比較過程と、前記比較過程の比較結果を出力パッドから出力する出力過程とを有することを特徴とすることを特徴とする。

本発明によれば、複数の記憶回路における不揮発性の記憶素子の書込データの各々と、シリアルに入力される、各記憶素子に書き込んだ期待値データとを比較し、記憶素子に書き込んだ期待値データの各々と、記憶素子の書込データの各々との比較結果を、出力パッドから出力することができ、検出に必要なパッド数を従来に比較して低減することができる。
また、本発明によれば、不揮発性の記憶素子が増加した場合においても、出力パッドの数を増大させることなく、調整データの各々と、記憶素子の書込データの各々との比較結果を、出力パッドから出力することができる。

この発明の技術思想を示す原理図である。 この発明の一実施形態による半導体装置の構成例を示すブロック図である。 図２におけるヒューズデータ回路５０の構成例を示すブロック図である。 ヒューズデータ回路５０におけるヒューズに書き込まれた調整データの検出処理の動作例を示すフローチャートである。。 この発明の第２の実施形態による半導体装置の構成例を示すブロック図である。

本発明の技術思想（コンセプト）の代表的な一例は、以下に示される。図１に示すように、本発明は、不揮発性の記憶素子（後述するヒューズＲＯＭ）に実際に書き込まれている書込データがヒューズ回路５１Ａ、５１Ｂ及び５１Ｃの各々から供給される比較部６００を有している。この比較部６００は、ヒューズＲＯＭに対するデータの書き込みに用いたデータである期待値データがビット毎にシリアルに入力され、このシリアルに入力された期待値データと書込データとを、それぞれのヒューズ回路毎に比較し、ヒューズ回路５１Ａ、５１Ｂ及び５１Ｃの書込データの各々が対応する期待値データと全て一致しているか否かの比較結果を出力する。そして、本発明によれば、出力回路６５が複数のヒューズＲＯＭのデータの判定結果を１つの出力パッドＮＣ５０１から１ビットの判定データとして出力する。

また、本願の技術思想は、揮発性、不揮発性の複数の記憶セルを有する半導体装置に関して適用できる。さらに、図面で開示する各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＣＵ（Ｍｉｃｒｏ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｓｔａｎｄａｒｄ Ｃｉｒｃｕｉｔ）、メモリ（Ｍｅｍｏｒｙ）等の半導体装置全般に、本発明を適用することができる。

このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
また、トランジスタは、電界効果トランジスタ（Ｆｉｅｌｄ Ｅｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）であれば良く、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）以外にもＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有してもよい。

さらに、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。
すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

以下、図面を参照しながら、本発明の一実施形態について詳細に説明する。図２は、本発明の一実施形態の半導体装置の構成例であるＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）のブロック図である。
図２に示す半導体装置は、メモリセルアレイ１１と、アドレスバッファ１２と、ロウデコーダ１３と、カラムデコーダ１４と、センスアンプ１５と、コマンドデコーダ１６と、モードレジスタ１７と、制御回路１８と、データ入出力回路１９と、クロック生成回路２１と、電源回路３０と、ヒューズデータ回路５０とを備えている。

メモリセルアレイ１１は、複数のワード線とこのワード線に垂直方向に設けられた複数のビット線との交点の各々にメモリセルがマトリクス状に配置されて構成されている。
カラムデコーダ１４は、アドレスバッファ１２により取り込まれたアドレスにおけるカラムアドレス（列アドレス）をデコードし、メモリセルアレイ１１内の対応するビット線を選択する。
ロウデコーダ１３は、アドレスバッファ１２により取り込まれたアドレスにおけるロウアドレスをデコードし、メモリセルアレイ１１内の対応するワード線を選択する。
センスアンプ１５は、データ読み出し時には選択されたビット線の電位を増幅出力し、データ書き込み時には外部からのデータをメモリセルに書き込む。

アドレスバッファ１２は、外部から入力されるアドレスデータ（以下、アドレスと略す）ＢＡ０〜ＢＡ１、ＤＡ０〜Ａ１２をマルチプレックス方式で内部に取り込む。
コマンドデコーダ１６は、外部から入力されるチップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥ、ロウアドレスイネーブル信号／ＲＡＳ、カラムアドレスイネーブル信号／ＣＡＳなどの制御信号及びアドレスなどの信号を受けて、これらのデータの示すコマンドのデコード（解釈）を行い、コマンドデータとして出力する。
モードレジスタ１７には、コマンドデコーダ１６から供給されるコマンドデータに応じて動作モードが設定される。
以下、テスタが制御信号及びアドレスなどにより、コマンドデコーダ１６にコマンドを供給することを、テスタがコマンドデータをモードレジスタ１７に書き込むとして記載する。

データ入出力回路１９は、データのメモリセルからの読み出し時において、メモリセルアレイ１１から読み出され、センスアンプ１５により増幅されたデータを外部に出力する。
また、データ入出力回路１９は、データのメモリセルへの書き込み時において、外部から入力されるデータを取り込み、この取り込んだデータをセンスアンプ１５に供給する。ここでデータ入出力回路１９は、外部から供給される制御信号ＤＱＭに基づいて例えば１６ビットのデータＤＱ０〜ＤＱ１５をマスク（有効）するか否かを決定するように構成される。また、データ入出力回路１９は、後述するヒューズデータ回路５０から供給される調整データにより、出力する信号のスルーレート及びトリップポイントの調整を行う機能を有している。

クロック生成回路２１は、外部から供給されるクロック信号ＣＬＫ及びクロックイネーブル信号ＣＫＥにより、半導体装置内部の各回路において用いる内部クロックを生成する。
制御回路１８は、コマンドデコーダ１６から供給されるコマンデータと、モードレジスタ１７に設定された動作モードとに応じて、半導体装置内部の各回路の動作を制御する制御信号を生成する。
電源回路３０は、外部から供給される電源電圧を内部の各回路で用いる電圧、あるいはメモリセルの基板部分に印加する電圧などに変換する。また、電源回路３０は、後述するヒューズデータ回路５０から供給される調整データにより、複数ある異なる電圧を出力するタップのいずれから電圧を出力するかの制御を行い、発生して出力する電圧のレベル調整を行う。

ヒューズデータ回路５０は、例えば、センスアンプ１５が活性化するデータアンプタイミング、ロウデコーダ１３のワード線の活性化のタイミング、データ入出力回路１９におけるスルーレート及びトリップポイント（論理閾値）、電源回路３０における電源電圧等の調整を各回路に対して行わせるため、内部に設定された調整データを各回路に供給することにより行う。各回路は、データ入出回路１９及び電源回路３０と同様に、調整データが入力されることにより、この調整データにより特性を制御する構成で形成されている。

このため、ヒューズデータ回路５０は、上述した製造バラツキを調整するデータとして期待値データを書き込むヒューズＲＯＭが設けられている。
そして、ヒューズデータ回路５０は、ヒューズＲＯＭに書き込まれたデータである調整データ（ヒューズＲＯＭに実際に書き込まれれている書込データ）を、それぞれの回路における調整データにより特性を調整する調整回路（不図示）へ出力する。

このヒューズデータ回路５０は、電源回路３０、データ入出力回路１９などの調整が必要な回路毎に、ヒューズＲＯＭ（後述するヒューズ５５）により調整データのデータセットを設定した場合、それぞれの調整データ毎に設ける構成とする。
また、半導体装置における各回路の調整データのデータセットをそれぞれ独立に複数のデータセットとし、また、半導体装置における複数あるいは全ての回路に対する調整データを組み合わせ、１つのデータセットとして構成し、組み合せたデータセットの検証結果を出力する構成としてもよい。

ヒューズデータ回路５０におけるヒューズＲＯＭは、レーザの照射光のエネルギにより溶断する光学ヒューズ、若しくは電気ヒューズ（例えば、アンチヒューズ）等のＯｎｅ−Ｔｉｍｅ−ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、またはＥＰ−ＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ−ＲＯＭ）、若しくはＥＥＰ−ＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ−ＲＯＭ）などの電気的に書き換えが可能な不揮発性ＲＯＭ）で構成で構成されている。

次に、図３を用いて本実施形態におけるヒューズデータ回路５０の説明を行う。図３は、ヒューズデータ回路５０の構成例を示すブロック図である。ここでは、１つの調整データに対応するヒューズデータ回路５０の構成について説明する。
図３において、ヒューズデータ回路５０は、ヒューズ回路５１Ａ、５１Ｂ及び５１Ｃと、ＥＸＯＲ（排他的論理和）回路６１、６２及び６３と、ＯＲ（論理和）回路６４と、出力回路６５と、バッファ６６と、第２コマンド発行回路６７と、ＤＦＦ（Ｄｅｌａｙ Ｆｌｉｐ−Ｆｌｏｐ）６８、６９及び７０とから構成されている。

本実施形態においては、調整データを３ビットとしているため、ヒューズ回路、ＥＸＯＲ回路及びＤＦＦは３ビット分である。しかし、調整データを構成するビットデータのビット数に応じ、その都度ビット数分のヒューズ回路が設けられる。
また、本実施形態においては、ヒューズ回路５１ＡがビットデータＤＡを出力し、ヒューズ回路５１ＢがビットデータＤＢを出力し、ヒューズ回路５１ＣがビットデータＤＣを出力している。これらビットデータＤＡ、ＤＢ、ＤＣがデータセットとして調整データを構成し、例えば、電源回路３０に対して電圧を調整する調整データとして供給され、電源回路３０が供給される調整データにより電源電圧から生成する電圧の調整を行う。

また、ヒューズ回路５１Ａ、５１Ｂ及び５１Ｃ各々は、ヒューズ５５、ヒューズ（ＦＵＳＥ）判定回路５７、バッファ５８、ＤＦＦ６０及び第１コマンド発行回路５９を有している。
ヒューズ５５は、ヒューズＲＯＭとして設けられており、調整データにおける１ビットのビットデータとしてデータが書き込まれる。
ヒューズ判定回路５７は、ヒューズ５５に書き込まれている（ヒューズ５５が記憶している）ビットデータを判定、例えばヒューズ５５に書き込まれているデータが「１」または「０」のいずれであるかを判定し、バッファ５８を介して判定結果を出力する。

ＤＦＦ６０は、バッファ５８を介してヒューズ判定回路５７から端子Ｄに供給されるビットデータを、クロック端子ＣＫに供給されるラッチ信号の立ち上がりに同期して保持するとともに、保持したビットデータを端子Ｑから出力する。
また、ヒューズ回路５１Ａ、５１Ｂ及び５１Ｃ各々の出力は、ヒューズデータ回路５０からの調整データとして、図２における電源回路３０及びデータ入出力回路１９等に対して供給される。
第１コマンド発行回路５９は、半導体装置に電源が投入された際に活性化され、電源が投入されたタイミングにおいて、ラッチ信号を生成し、生成したラッチ信号をＤＦＦ６０のクロック端子ＣＫに対して出力する。第１コマンド発生回路５９は、ヒューズ回路５１Ａから５１Ｃにおいて共通化してもよい。

ＤＦＦ６８、６９及び７０の各々は、レジスタとして用いられ、直列に接続されてシフトレジスタ７００を形成し、それぞれのクロック端子ＣＫに供給されるシフトクロックにより、パッドＮＣ５００からバッファ６６を介して入力されるデータを順次シフトし、それぞれの端子Ｑからシフトさせたデータを出力する。
シフトレジスタにおいて、ＤＦＦ６８は端子Ｄがバッファ６６を介してパッドＮＣ５００に接続され、クロック端子ＣＫが第２コマンド発行回路６７の出力に接続され、端子Ｑが次段のＤＦＦ６９の端子Ｄに接続されている。
ＤＦＦ６９は、クロック端子ＣＫが第２コマンド発行回路６７の出力に接続され、端子Ｑが次段のＤＦＦ７０の端子Ｄに接続されている。
ＤＦＦ７０は、端子ＣＫが第２コマンド発行回路６７の出力に接続されている。

本実施形態においては、シフトされるデータは、調整データと比較する期待値データである。この期待値データは、ヒューズ回路５１Ａ、５１Ｂ及び５１Ｃの各々のヒューズ５５に書き込んだデータ（実際にヒューズＲＯＭに書き込まれているデータではなく、ヒューズＲＯＭに書き込んだ、すなわち正常に書き込まれた場合、ヒューズＲＯＭに書き込まれているはずのデータ）である。したがって、期待値データは、調整データと同一のビット数であり、本実施形態においてはビットデータＥＡ、ＥＢ及びＥＣの３ビットのデータセットで構成されている。このビットデータＥＡがＤＦＦ６８の端子Ｑから出力され、ビットデータＥＢがＤＦＦ６９の端子Ｑから出力され、ビットデータＥＣがＤＦＦ７０の端子Ｑから出力されている。ビットデータＥＡがビットデータＤＡに対応し、ビットデータＥＢがビットデータＤＢに対応し、ビットデータＥＣがビットデータＤＣに対応している。

テスタにより、図２におけるモードレジスタ１７に書き込まれるコマンドデータが、ヒューズデータ回路５０におけるヒューズ５５の調整データの検証を示す場合、制御回路１８は、このコマンドデータにより、第２コマンド発行回路６７に対して活性化信号を出力する。
第２コマンド発生回路６７は、制御回路１８から活性化信号が供給されると、活性化されて、次の動作を開始する。また、第２コマンド発生回路６７は、パッドＮＣ５０２から供給される外部クロックに同期し、シフトクロックを生成してシフトレジスタ７００へ出力する。

ここで、テスタは、パッドＮＣ５００に対して期待値データにおけるビットデータを、１ビット毎にシリアルに供給し、このビットデータを出力する毎に、ビットデータの出力タイミングから一定時間遅延させた外部クロックを、パッドＮＣ５０２に対して供給する。この一定時間の遅延は、ＤＦＦ６８がパッドＮＣ５００から入力されるビットデータを、第２コマンド発行回路６７からのシフトクロックで取り込める時間に設定する必要がある。

また、パッドＮＣ５０２を設けずに、テスタは、調整データの検証モードにおいて、パッドＮＣ５００に対して、期待値データを構成するビットデータを順次供給し、ビットデータを供給する毎に、第２コマンド発行回路６７に１パルス分のシフトクロックを生成させるコマンドデータを、コードレジスタ１７に書き込む。これにより、テスタはモードレジスタ１７を介して制御回路１８から第２コマンド発行回路６７に外部信号を与えるように構成してもよい。
このとき、第２コマンド発行回路６７は、外部信号が１パルス入力されると、この外部信号に同期させて、１パルスのシフトクロックをシフトレジスタ７００へ出力する。

ＥＸＯＲ回路６１、６２、６３及びＯＲ回路６４は、比較部６００を構成し、ビットデータＤＡ、ＤＢ及びＤＣの各々が、それぞれビットデータＥＡ、ＥＢ、ＥＣと一致しているか否かの判定を行う。
ＥＸＯＲ回路６１は、２入力端子の論理和回路であり、一方の入力端子がヒューズ回路５１Ａの出力端子であるＤＦＦ６０の端子Ｑに接続されており、ビットデータＤＡが供給され、他方の入力端子がＤＦＦ６８の端子Ｑに接続されており、ビットデータＥＡが供給される。
ＥＸＯＲ回路６２は、２入力端子の論理和回路であり、一方の入力端子がヒューズ回路５１Ｂの出力端子であるＤＦＦ６０の端子Ｑに接続されており、ビットデータＤＢが供給され、他方の入力端子がＤＦＦ６９の端子Ｑに接続されており、ビットデータＥＢが供給される。
ＥＸＯＲ回路６３は、２入力端子の論理和回路であり、一方の入力端子がヒューズ回路５１Ｃの出力端子であるＤＦＦ６０の端子Ｑに接続されており、ビットデータＤＣが供給され、他方の入力端子がＤＦＦ７０の端子Ｑに接続されており、ビットデータＥＣが供給される。

ＯＲ回路６４は、３入力の論理和回路であり、第１入力端子がＥＸＯＲ回路６１の出力端子に接続され、第２入力端子がＥＸＯＲ回路６２の出力端子に接続され、第３入力端子がＥＸＯＲ回路６３の出力端子に接続されている。また、ＯＲ回路６４は、出力端子が出力回路６５を介してパッドＮＣ５０１に接続されている。
比較部６００は、調整データの各々のビットデータと期待値データの各々のビットデータとをそれぞれ比較し、すなわちビットデータＤＡとＥＡとを、ビットデータＤＢとＥＢとを、ビットデータＤＣとＥＣとをそれぞれ比較し、全てが一致している場合、一致データとして「０」を出力し、いずれか１つでも異なっている場合、不一致データとして「１」を出力する。
パッドＮＣ５００、ＮＣ５０１及びＮＣ５０２の各々は、例えば、ＮＣ（ｎｏｎ ｃｏｎｎｅｃｔｉｏｎ）ピンに対応したパッドが用いられる。

次に、図３及び図４を用い、ヒューズデータ回路５０におけるヒューズに書き込まれた調整データの検出処理を説明する。図４は、テスタが本実施形態の半導体装置におけるヒューズデータ回路５０におけるヒューズに書き込まれた調整データの検出処理の動作例を示すフローチャートである。以下、本実施形態においては、例えば、ヒューズ５５が光学ヒューズで形成され、データの書き込みがテスタに制御されるレーザー装置で行われる。

テスタは、半導体チップの動作テストを行い、テスト結果から電源回路３０の電源電圧、データ入出力回路１９のスルーレート等のバラツキを調整する期待値データを生成する。
そして、テスタは、レーザ装置を駆動し、ヒューズ回路５１Ａ、５１Ｂ及び５１Ｃの各々のヒューズ５５を切断あるいは非切断とし、調整データとして期待値データを書き込む（ステップＳ１）。
このヒューズ５５への書き込みは、調整データを構成するビットデータのデータセット毎に行われる。

次に、テスタは、テスト対象の半導体装置に対して、電源電圧を印加する（ステップＳ２）。電源電圧が印加されることにより、ヒューズ回路５１Ａ（または５１Ｂ若しくは５１Ｃ）において、第１コマンド発行回路５９は、ラッチ信号をＤＦＦ６０の端子ＣＫへ供給する。これにより、ＤＦＦ６０は、端子ＣＫに対して供給されるラッチ信号の立ち上がりに同期し、ヒューズ判定回路５７の出力するビットデータＤＡ（またはＤＢ若しくはＤＣ）を保持するとともに、端子Ｑから保持したビットデータＤＡ（またはＤＢ若しくはＤＣ）を出力する。

その後、テスタは、ヒューズ回路５１Ａ、５１Ｂ及び５１Ｃの各々のヒューズ５５に書き込まれた調整データの検出を行うことを指示するコマンドデータを、モードレジスタ１７に対して書き込む（ステップＳ３）。
これにより、制御回路１８は、第２コマンド発行回路６７に対し、活性化信号を出力して、コマンド発生回路６７を活性化し、半導体装置の動作モードを調整データの検出モードとする。
そして、テスタは、ヒューズ回路５１Ａ、５１Ｂ及び５１Ｃの各々のヒューズ５５の書き込みに用いた期待値データを、シリアルにヒューズデータＥＣ、ＥＢ及びＥＡの順番に順次、パッドＮＣ５００に対して供給し、この期待値データにおけるビットデータの供給毎に、パッドＮＣ５０２から外部クロックを１パルスずつ供給する。

このとき、シフトレジスタ７００は、第２コマンド発行回路６７が外部クロックから生成するシフトクロックにより、順次入力される期待値データをシフトさせる。
そして、シフトレジスタ７００が３段のレジスタ（ＤＦＦ）から構成されているため、テスタが外部クロックを３パルス供給することにより、ＦＦ７０が端子ＱからビットデータＥＣを出力し、ＤＦＦ６９が端子ＱからビットデータＥＢを出力し、ＤＦＦ６８が端子ＱからビットデータＥＡを出力する状態となる。

次に、比較部６００は、調整データＤＡ、ＤＢ、ＤＣの各々と、期待値データＥＡ、ＥＢ、ＥＣの各々とが一致するか否かの判定を行い、判定結果として、調整データと期待値データとにおける全てのビットデータが一致している場合、一致信号を出力し、調整データと期待値データとにおけるいずれかのビットデータが異なっている場合、不一致信号を出力する（ステップＳ４）。
すなわち、比較部６００において、ＥＸＯＲ回路６１がビットデータＤＡとビットデータＥＡとが一致しているか否かを判定し、ＥＸＯＲ回路６２がビットデータＤＢとビットデータＥＢとが一致しているか否かを判定し、ＥＸＯＲ回路６３がビットデータＤＣとビットデータＥＣとが一致しているか否かを判定する。

そして、ＥＸＯＲ回路６１、６２及び６３の各々は、判定した結果をＯＲ回路６４の入力へ出力する。また、ＥＸＯＲ回路６１、６２及び６３の各々は、調整データのビットデータと期待値データのビットデータとが一致している場合に「０」を出力し、異なっている場合に「１」を出力する。
このため、ＯＲ回路６４は、調整データと期待値データとの各々のビットデータが一致している場合、比較結果として「０」を出力し、いずれかのビットデータが異なっている場合、比較結果として「１」を出力する。これにより、調整データと期待値データとの比較結果は、出力回路６５により、パッドＮＣ５０１から出力される。

次に、テスタは、パッドＮＣ５０１から出力される比較結果を読み込み、比較結果が「０」であれば、テスト対象の半導体装置を良品とし、比較結果が「１」であれば不良品とする。
このとき、ヒューズが切断状態にあれば、テスタは再度レーザを対象とするヒューズ５５に照射し、ステップＳ２からの処理を行ってもよい。

上述したように、本実施形態によれば、電源回路３０の電圧の調整、データ入出力回路１９のスルーレート等の製造バラツキの調整を目的とし、調整量を示す期待値データをヒューズ５５に書き込んだ後、実際にヒューズ５５に書き込まれている調整データと、書き込みに用いた期待値データとの比較を比較部６００において行う。
したがって、本実施形態によれば、調整データの判定結果として、期待値データと調整データとが一致しているか否かを示す１ビットのデータが出力されるのみであるため、１つのパッドＮＣ５０２からデータを得ることができ、従来に比較してより多くのヒューズの書き込み状態を、より少ないパッド数で検出することができる。

また、本発明によれば、調整データのビット数が増加したことのより、ヒューズ５５が増加した場合においても、比較結果を出力する出力パッドの数を増大させることなく、調整データの各々と、ヒューズ５５の書込データの各々との比較結果を、出力パッドから出力することができる。

これにより、本発明によれば、ヒューズ５５毎の各々に書き込まれている調整データが、それぞれのヒューズ５５に書き込んだ期待値データと一致するか否かを検出することができるため、各ヒューズ５５に正常な調整を行うデータが書き込まれているか否かを、製造工程において確認することが可能となる。
したがって、本発明によれば、ヒューズ５５に対する期待値データの書き込みが正常に書き込まれたか否かを判定することができ、顧客に対して不良品の半導体装置の出荷を防止することができる。

このように、本実施形態は、不揮発性の記憶素子（ヒューズ５５）を有する複数の記憶回路（ヒューズ回路５１Ａ、５１Ｂ、５１Ｃ）と、記憶回路子の各々の記憶素子に書き込まれている書込データと、シリアルに入力される、記憶回路各々の記憶素子に書き込んだ期待値データとを比較する比較部（６００）と、比較部の比較結果を出力パッド（ＮＣ５０１）から出力する出力回路（６５）とを有する。

したがって、本発明によれば、複数のヒューズ回路（５１Ａ、５１Ｂ、５１Ｃ）から出力されるヒューズ５５に書き込まれている調整データにおけるビットデータと、このビットデータに対応する期待値データの各々との比較結果を、１つの出力パッドＮＣ５０１から出力することが可能となり、多くのヒューズ５５に書き込まれているデータと期待値データとの比較結果を、従来より少ない出力パッド数で得ることができる。
また、本実施形態によれば、複数のヒューズ回路（５１Ａ、５１Ｂ、５１Ｃ）の出力するヒューズ５５に書き込まれているデータの各々と、これらに対応する期待値データからなるシリアルデータとを容易に比較できるため、ヒューズ５５に書き込まれているデータと期待値データとの比較処理を高速に行うことができる。

次に、本発明の第２の実施形態による半導体装置を説明する。図５は、本発明の第２の実施形態によるヒューズデータ回路５０の構成例を示すブロック図である。
第１の実施形態と同様の構成については同一の符号を付し、以下、第２の実施形態が第１の実施形態と異なる構成及び動作のみ説明する。
図５に示すように、第２の実施形態による半導体装置には、第１の実施形態における図２の出力パッドＮＣ５００を、期待値データを入力する入力パッドと兼用するため、切替回路８００が設けられている。

この切替回路８００は、出力回路６５Ｂ、バッファ６６Ｂ及びインバータ７１から構成され、例えば、切替信号が「１」の場合に、パッドＮＣ５００から、シフトレジスタ７００に期待値データを入力する入力モードとなり、切替信号が「０」の場合に、比較部６００の比較結果をパッドＮＣ５００から出力する出力モードとなる。
ここで、バッファ６６Ｂは、スリーステートバッファであり、例えば、制御端子Ｓに「１」が供給されている場合、入力端子に供給されたデータを出力端子から出力し、制御端子Ｓに「０」が供給されている場合、入力端子に供給されるデータにかかわらず、出力端子をハイインピーダンス（Ｈｉ−Ｚ）状態とする。

また、出力回路６５Ｂは、スリーステートバッファであり、例えば、制御端子Ｓに「１」が供給されている場合、入力端子に供給されたデータを出力端子から出力し、制御端子Ｓに「０」が供給されている場合、入力端子に供給されるデータにかかわらず、出力端子をハイインピーダンス（Ｈｉ−Ｚ）状態とする。
インバータ７１は、入力端子がバッファ６６Ｂの制御端子Ｓに接続され、出力端子が出力回路６５Ｂの制御端子Ｓに接続されている。

テスタが調整データの検出を指示するコマンドデータをモードレジスタ１７に書き込むことにより、制御回路１８は、第２コマンド発行回路６７を活性化し、調整データの検出モードとするとともに、切替信号を入力状態を示す「１」として出力する。
これにより、バッファ６６Ｂの制御端子Ｓに「１」が入力され、バッファ６６Ｂがデータ伝達する状態となり、インバータ７１により切替信号が反転されるため、出力回路６５Ｂの制御端子Ｓに「０」が入力され、出力回路６５Ｂの出力がハイインピーダンス状態となり、パッドＮＣ５００は入力バッドとして用いられ、テスタは期待値データをシフトレジスタ７００に対して供給する。

そして、テスタは、期待値データを供給した後、調整データの検出モードのまま、切替信号を「１」から「０」とするコマンドデータをモードレジスタ１７に書き込む。
これにより、制御回路１８は、入力状態を示す「１」から、出力状態を示す「０」に、切替信号を変化させる。

これにより、バッファ６６Ｂの制御端子Ｓに「０」が入力され、バッファ６６Ｂの出力がハイインピーダンス状態となり、インバータ７１により切替信号が反転されるため、出力回路６５Ｂの制御端子Ｓに「１」が入力され、出力回路６５Ｂがデータを伝達する状態となり、パッドＮＣ５００は出力バッドとして用いられ、テスタはパッドＮＣ５００から出力される検出結果を読み込むことになる。
本実施形態によれば、ヒューズに書き込まれたデータと、期待値データトの比較のために用いるパッド数を、第１の実施形態に対して、さらに低減することができる。

また、半導体装置の半導体チップには、その製造ロット、ウェハを識別する情報、そのウェハ内における座標、品種、機能、特性と製造履歴との関係を把握するための識別情報としてチップＩＤ（チップ固有の識別情報）が付加されている。
このチップＩＤを読み出す際、上述した調整データの判定結果をチップＩＤに含めて読み出すように構成しても良い。

このチップＩＤは、ビットデータのデータセットが、ビット毎にヒューズＲＯＭデータを書き込むことにより設定されている。
さらに、このチップＩＤの書き込まれるヒューズＲＯＭをヒューズ５５とし、図３及び図５の構成のヒューズデータ回路５０の構成とすることで、チップＩＤが調整データとして間違いなく書き込まれているか否かを、第１の実施形態または第２の実施形態と同様に判定することを調整データの判定結果に加えるように構成しても良い。

第１及び第２の実施形態においては、電源回路３０、データ入出力回路１９などの調整に用いる調整データ、あるいはチップＩＤなどのデータセット毎の検出結果を、それぞれ異なるパッドから出力させる構成としている。
異なるパッドからではなく、図示しない選択回路により、いずれのデータセットの検証結果を出力させるかを選択する選択回路を設け、テスタがコマンドデータにより選択回路を制御し、いずれのデータセットの検証結果をパッドから出力するかを選択する構成としてもよい。この構成によれば、１つの出力パッドにより、複数の調整データのデータセットの検証結果を出力させることができる。

以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。

１１…メモリセルアレイ
１２…アドレスバッファ
１３…ロウデコーダ
１４…カラムデコーダ
１５…センスアンプ
１６…コマンドデコーダ
１７…モードレジスタ
１８…制御回路
１９…データ入出力回路
２１…クロック生成回路
３０…電源回路
５０…ヒューズデータ回路
５１Ａ，５１Ｂ，５１Ｃ…ヒューズ回路
５５…ヒューズ
５７…ヒューズ判定回路
５８，６６，６６Ｂ…バッファ
５９…第１コマンド発行回路
６０，６８，６９，７０…ＤＦＦ
６１，６２，６３…ＥＸＯＲ回路
６４…ＯＲ回路
６５，６５Ｂ…出力回路
６７…第２コマンド発行回路
７１…インバータ（反転回路）
６００…比較部
７００…シフトレジスタ
ＮＣ５００，ＮＣ５０１，ＮＣ５０２…パッド

Claims (8)

1. 不揮発性の記憶素子を有する複数の記憶回路と、
   前記記憶回路子の各々の前記記憶素子に書き込まれている書込データと、シリアルに入力される、前記記憶回路各々の前記記憶素子に書き込んだ期待値データとを比較する比較部と、
   比較部の比較結果を出力パッドから出力する出力回路と
   を有することを特徴とする半導体装置。
2. 入力パッドを介してクロックに同期して順次入力される前記期待値データを、前記クロックに同期してシフトさせて記憶するシフトレジスタをさらに有し、
   前記比較部が前記シフトレジスタに記憶された前記期待値データの各々と、複数の前記記憶素子の各々の書込データとが一致しているか否かを判定する
   ことを特徴とする請求項１に記載の半導体装置。
3. 出力モードに設定された場合、前記出力回路から出力される前記比較結果を前記出力パッドから出力し、入力モードに設定された場合、前記出力パッドを前記入力パッドとし、前記出力パッドから供給される期待値データを、前記シフトレジスタに供給する切替回路をさらに有する
   ことを特徴とする請求項２に記載の半導体装置。
4. 前記シフトレジスタが前記期待値データを取り込む際、少なくとも前記シフトレジスタの段数分の前記クロックを生成する制御回路をさらに有する
   ことを特徴とする請求項２または請求項３に記載の半導体装置。
5. 前記比較部が
   前記記憶素子の書込データのいずれか一つと、当該記憶素子に書き込んだ前記期待値データとを比較する、前記記憶回路毎に設けられた一致判定回路と、
   前記一致判定回路の各々の出力結果を合成する合成回路と
   から構成されていることを特徴とする請求項１から請求項４のいずれか一項に記載の半導体装置。
6. 前記一致判定回路が前記書込データと前記期待値データとの排他的論理和を演算する回路であり、前記合成回路が複数の前記一致判定回路の前記出力結果の論理和を演算する回路であることを特徴とする請求項５に記載の半導体装置。
7. 前記ヒューズ回路が
   前記記憶素子の前記書込データをラッチするラッチ部と、
   電源が投入された際、前記記憶素子の前記書込データをラッチするラッチ信号を、前記ラッチ部に供給するラッチ制御部と
   を有していることを特徴とする請求項１から請求項６のいずれか一項に記載の半導体装置。
8. 半導体装置における記憶回路の不揮発性の記憶素子に書き込まれている書込データを検出する書込データ検出方法であり、
   複数の前記記憶回路の各々の前記記憶素子に対し、期待値データを書き込む書込過程と、
   前記記憶回路の各々の前記記憶素子の書込データと、前記記憶素子の各々に書き込んだ期待値データとを比較する比較過程と、
   前記比較過程の比較結果を出力パッドから出力する出力過程と
   を有することを特徴とする書込データ検出方法。

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