JP2012109329A - 半導体装置及びその制御方法 - Google Patents

Abstract

【課題】様々な導通状態にある電気ヒューズを其々誤判定なく読み出すことのできる半導体装置及び半導体装置の制御方法を提供する。
【解決手段】選択トランジスタ９０３を介して検出ノードＡに接続された電気ヒューズ９０２と、選択トランジスタ９０３をオフさせた状態で検出ノードＡをプリチャージするプリチャージトランジスタ９０４と、選択トランジスタ９０３をオンさせ、プリチャージトランジスタ９０４をオフさせた状態で、検出ノードＡにバイアス電流を流すバイアストランジスタ９０５と、検出ノードＡにバイアス電流が流れている状態で検出ノードＡの電位を検出する検出回路９０６とを備え、バイアストランジスタ９０５は、バイアス電流の量を段階的又は連続的に減少させる。
【選択図】図３

Description

本発明は半導体装置及びその制御方法に関し、特に、電気ヒューズを有し、該電気ヒューズがプログラムされているか否かを誤判定なく読み出すことの可能な半導体装置及びその制御方法に関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置においては、正常に動作しない不良セルを冗長セルに置換することによって不良アドレスの救済が行われる。不良アドレスの記憶には、例えば、電気ヒューズが用いられる。電気ヒューズは、銅を主体とする材料や不純物含有ポリシリコン等からなり、初期状態は電気的に導通状態である。かかる電気ヒューズに電流を流すことにより熱を発生させ、これにより電気ヒューズを溶断（切断）することにより、電気ヒューズを非導通状態として不良アドレスを不揮発的に記憶することができる。したがって、このような電気ヒューズを複数設け、所望の電気ヒューズ素子を切断すれば、所望のアドレスを記憶させることが可能となる。このように、通常の電気ヒューズは、導通状態から非導通状態に変化させることによって情報を不揮発的に記憶する（特許文献１参照）。

特開２００７−３２９１９６号公報

しかしながら、特許文献１にも記載されているように、電気ヒューズは既知の電気的な切断（プログラミング）を行っても、その切断が意図通りに行われない場合がある。すなわち、複数の電気ヒューズに対して切断処理が行われるが、切断処理が行われた全ての電気ヒューズが十分に切断されるわけではなく、切断が不十分で完全に非導通にならずに、読み出し時、非導通（プログラム）状態であるべき電気ヒューズを導通（非プログラム）と誤判定してしまうという問題が生じる。

一方、特許文献１における電気ヒューズと同様、電気を用いて導通・非導通を変化させる電気ヒューズとしてアンチヒューズが知られている。アンチヒューズは、特許文献１における電気ヒューズとは逆に、非導通状態（非プログラム）から導通状態（プログラム）に変化させることによって情報を記憶する素子である。アンチヒューズへの情報の書き込み（プログラム）は、高電圧の印加による絶縁破壊によって行われる。ここで、そのプログラムの結果は、特許文献１における電気ヒューズの場合と同様に、厳密には電気ヒューズ毎に異なる。つまり、導電レベルの高い（抵抗が小さい）ものから導電レベルの低い（抵抗が大きい）もの、導電に失敗した（抵抗が特に大きい）ものなど様々となる。

本発明は、そのような様々な導通状態にある電気ヒューズを其々誤判定なく読み出すことのできる半導体装置及び半導体装置の制御方法を提供するものである。

本発明による半導体装置は、選択トランジスタを介して検出ノードに接続された電気ヒューズと、前記選択トランジスタをオフさせた状態で前記検出ノードをプリチャージするプリチャージトランジスタと、前記選択トランジスタをオンさせ、前記プリチャージトランジスタをオフさせた状態で、前記検出ノードにバイアス電流を流すバイアストランジスタと、前記検出ノードに前記バイアス電流が流れている状態で前記検出ノードの電位を検出する検出回路と、を備え、前記バイアストランジスタは、前記バイアス電流の量を段階的又は連続的に減少させることを特徴とする。

本発明による半導体装置の制御方法は、第１の期間において、電気ヒューズの一端に第１の電流を供給し、前記第１の期間の経過後の第２の期間において、前記電気ヒューズの前記一端に前記第１の電流よりも小さい第２の電流を供給し、前記第１及び第２の期間において前記ヒューズがプログラムされているかを前記電気ヒューズの前記一端の電圧を検知して判定することを特徴とする。

本発明によれば、ヒューズがプログラムされているか否かを判定すべくヒューズの導電状態を検出する際、検出ノード（ヒューズの一端）に供給する電流の量を段階的に又は連続的に減少させている。すなわち、まず、検出ノードに大きな電流を供給することにより、プログラムされたヒューズのうち、導電レベルの高い（抵抗が小さい）ヒューズが接続された検出ノードの電位が低下することでそのヒューズがプログラムされていることを検出でき、その後、検出ノードに供給する電流を小さくすることにより導電レベルの低い（抵抗が大きい）ヒューズが接続された検出ノードの電位も低下するため、そのヒューズがプログラムされていることも確実に検出することが可能となる。

本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。 図１におけるヒューズ制御回路８０の構成を示す回路図である。 図１における所定のアンチヒューズセット９２に含まれる１ビット分のアンチヒューズ読み出し回路の構成を示す回路図である。 図３に示すアンチヒューズ読み出し回路の動作を説明するためのタイミング図である。 プログラムされた切断状態の悪い（高抵抗の）アンチヒューズと非プログラムのアンチヒューズの詳細なレベル変化を示すタイミング図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。

本実施形態による半導体装置１０は単一の半導体チップに集積されたＤＲＡＭであり、外部端子として、アドレス端子１１、コマンド端子１２、電源端子１３，１４、リセット端子１５、クロック端子１６及びデータ入出力端子１７を備えている。その他、データストローブ端子なども備えられているが、これらについては図示を省略してある。

アドレス端子１１は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレスバッファ２１に供給される。アドレスバッファ２１の出力信号ＡＤＤは、ロウアドレスラッチ回路５１及びカラムアドレスラッチ回路５２に供給される。ロウアドレスラッチ回路５１にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスＸＡＤＤについてはロウデコーダ６２に供給され、カラムアドレスＹＡＤＤについてはカラムデコーダ６３に供給される。

コマンド端子１２は、ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ、チップセレクト信号ＣＳ等のコマンド信号ＣＯＭが供給される端子である。これらのコマンド信号ＣＯＭは、コマンドバッファ３１に供給される。コマンドバッファ３１に供給されたこれらコマンド信号ＣＯＭは、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、コマンド信号の保持、デコード及びカウントなどを行うことによって、ＡＣＴ，ＲＥＡＤ，ＷＲＩＴＥ等の各種内部コマンドを生成する回路である。生成された内部コマンドは、ロウアドレスラッチ回路５１、カラムアドレスラッチ回路５２及びカラムデコーダ６３に供給される。

電源端子１３及び１４は、電源電圧ＶＤＤ及び接地電位ＶＳＳが供給される端子であり、供給された電源電圧ＶＤＤ及び接地電位ＶＳＳは内部電源発生回路９１に供給され、内部電源発生回路９１は内部電圧ＶＰＥＲＩを生成する。また、内部電源発生回路９１は、後述するアンチヒューズのプログラムに必要なプログラム信号ＰＲＯＧ＿Ａ及びＰＲＯＧ＿Ｂ用の電位も生成する。

リセット端子１５は、電源投入時に活性化されるリセット信号ＲＥＳＥＴＢが供給される端子であり、供給されたリセット信号ＲＥＳＥＴＢは、ヒューズ制御回路８０に供給される。

クロック端子１６は、外部クロック信号ＣＫが供給される端子であり、供給された外部クロック信号ＣＫは、入力バッファ４１及びＤＬＬ回路４２に供給される。入力バッファ４１は、外部クロック信号ＣＫを受けて内部クロック信号ＩＣＬＫを生成し、ＤＬＬ回路４２は、内部クロック信号ＬＣＬＫを生成し、これを入出力バッファ７２に供給する。

データ入出力端子１７は、リードデータＤＱ０〜ｎの出力及びライトデータＤＱ０〜ｎの入力を行うための端子であり、入出力バッファ７２に接続されている。入出力バッファ７２は、リード動作時において内部クロック信号ＬＣＬＫに同期してリードデータを出力する。

ロウデコーダ６２は、ロウアドレスＸＡＤＤに基づいてメモリセルアレイ６１に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ６１内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路６４内の対応するセンスアンプＳＡに接続されている。

また、カラムアドレスＹＡＤＤはカラムデコーダ６３に供給される。カラムデコーダ６３は、カラムアドレスＹＡＤＤに基づいてセンス回路６４に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラムデコーダ６３によって選択されたセンスアンプＳＡは、リードライトアンプ７１に接続される。リードライトアンプ７１は、リード動作時においてはセンスアンプＳＡによって増幅されたリードデータをさらに増幅し、これを入出力バッファ７２に供給する。一方、ライト動作時においては、入出力バッファ７２から供給されるライトデータを増幅し、これをセンスアンプＳＡに供給する。

ヒューズ制御回路８０は、リセット信号ＲＥＳＥＴＢを受け、プリチャージ信号ＰＲＥＢ、検知信号ＤＥＴＥＣＴ及びバイアス電圧ＢＩＡＳをアンチヒューズ回路９４へ供給する回路である。ヒューズ制御回路８０の詳細については後述する。

アンチヒューズ回路９４は、複数のアンチヒューズセット（ＡＦセット）９２と、複数のラッチ回路９３により構成されている。アンチヒューズ回路９４には、内部電源発生回路９１により生成された内部電圧ＶＰＥＲＩが供給されている。

アンチヒューズ回路９４のうち、図１において一番左側に示されたアンチヒューズ回路９４は、電源調整用のアンチヒューズ回路であり、その出力は内部電源発生回路９１に入力されている。また、アンチヒューズ回路９４のうち、図１において右側に示され、比較回路９５に接続されたアンチヒューズ回路９４は、ロウアドレス救済用のアンチヒューズ回路９４である。さらに、図１において左から２番目に示されたアンチヒューズ回路９４は、その他の機能調整用のアンチヒューズ回路を示している。

アンチヒューズ回路９４は、電源投入時に活性化されるリセット信号ＲＥＳＥＴＢを受けたヒューズ制御回路８０から発生される検知信号ＤＥＴＥＣＴに基づき、各アンチヒューズセット９２に含まれるアンチヒューズ素子がプログラムされているか否かを読み出し、その結果を各ラッチ回路９３に保持する。アンチヒューズ回路９４の詳細については後述する。

各ラッチ回路９３に保持された各情報と、ロウアドレスＸＡＤＤの各ビットとが比較回路９５によってそれぞれ比較され、一致した場合には一致信号ＨＩＴが活性化する。そして、一致信号ＨＩＴに基づき、一致したロウアドレスに対応するロウデコーダ６２の動作が停止されると同時に冗長ロウデコーダ６６が動作し、冗長メモリセル６５が選択される。一方、一致しない場合には一致信号ＨＩＴが活性化しないため、該ロウアドレスに対応するロウデコーダ６２の動作が行われ、冗長ロウデコーダ６６は動作しない。このようにして、欠陥のある通常セルが冗長セルに置換される。

図２は、図１におけるヒューズ制御回路８０の構成を示す回路図である。

図２に示すように、ヒューズ制御回路８０は、制御信号発生部８０１、遅延回路８０２及びバイアス発生回路８０３を備えて構成されている。

制御信号発生部８０１は、リセット信号ＲＥＳＥＴＢを受け、プリチャージ信号ＰＲＥＢ、検知信号ＤＥＴＥＣＴ及び第１のバイアス制御信号ＢＩＡＳ＿ＣＯＮＴ１を生成する。第１のバイアス制御信号ＢＩＡＳ＿ＣＯＮＴ１は、遅延回路８０２に供給される。遅延回路８０２は、第１のバイアス制御信号ＢＩＡＳ＿ＣＯＮＴ１を所定の時間遅延させた第２のバイアス制御信号ＢＩＡＳ＿ＣＯＮＴ２を出力する。第１及び第２のバイアス制御信号ＢＩＡＳ＿ＣＯＮＴ１、ＢＩＡＳ＿ＣＯＮＴ２はバイアス発生回路８０３に供給され、バイアス発生回路８０３は、第１のバイアス制御信号ＢＩＡＳ＿ＣＯＮＴ１と第２のバイアス制御信号ＢＩＡＳ＿ＣＯＮＴ２とを合成し、バイアス電圧ＢＩＡＳとして出力する。具体的には、第１のバイアス制御信号ＢＩＡＳ＿ＣＯＮＴ１の活性化に応答してバイアス電圧ＢＩＡＳを相対的に低いレベルとし、第２のバイアス制御信号ＢＩＡＳ＿ＣＯＮＴ２の活性化に応答してバイアス電圧ＢＩＡＳを相対的に高いレベルとする。

図３は、図１における所定のアンチヒューズセット９２に含まれる１ビット分のアンチヒューズ読み出し回路９０の構成を示す回路図である。

図３に示すように、アンチヒューズ読み出し回路９０は、第１のプログラム信号ＰＲＯＧ＿Ａが入力されるドライバ回路９０１と、第２のプログラム信号ＰＲＯＧ＿Ｂが供給されるノードＢにソース及びドレイン電極が接続され、ドライバ回路９０１の出力が供給されるノードＣにゲート電極が接続されたトランジスタタイプのアンチヒューズ９０２と、検出ノードＡとアンチヒューズのゲート電極との間に接続され、ゲート電極に検知信号ＤＥＴＥＣＴが入力される選択トランジスタ（Ｎ型トランジスタ）９０３と、内部電圧ＶＰＥＲＩ（電源ライン）と検出ノードＡとの間に接続され、ゲート電極にプリチャージ信号ＰＲＥＢが入力されるプリチャージトランジスタ９０４（Ｐ型トランジスタ）と、ゲート電極にバイアス電圧ＢＩＡＳが入力されるバイアストランジスタ９０５（Ｐ型トランジスタ）と、検出ノードＡの電位を検出する検出回路９０６とを備えて構成されている。

検出回路９０６は、内部電圧ＶＰＥＲＩと接地電位ＶＳＳとの間に直列接続されＰ型トランジスタ９０７とＮ型トランジスタ９０８とにより構成されたインバータＩＮＶを備えている。そして、インバータＩＮＶの入力が検出ノードＡに接続され、検出ノードＡの電位に応じて、インバータＩＮＶの出力からヒューズラッチデータＦＬＤが出力される。

さらに、アンチヒューズ読み出し回路９０は、ゲート電極にヒューズラッチデータＦＬＤが入力され、内部電圧ＶＰＥＲＩ（電源ライン）とバイアストランジスタ９０５との間に接続されたフィードバックトランジスタ９０９（Ｐ型トランジスタ）と、ゲート電極にヒューズラッチデータＦＬＤが入力され、検出ノードＡと接地電位ＶＳＳとの間に接続されたディスチャージトランジスタ９１０（Ｎ型トランジスタ）を含んでいる。

このような構成のアンチヒューズ読み出し回路９０において、アンチヒューズ９０２をプログラムするには、第１のプログラム信号ＰＲＯＧ＿ＡをＶＰＰＳＴ（高電圧）、第２のプログラム信号ＰＲＯＧ＿ＢをＶＢＢＳＶＴ（低電圧）にセットする。これにより、アンチヒューズ９０２のゲート絶縁膜が破壊されてノードＢとノードＣとが電気的に接続（短絡）され、アンチヒューズ９０２はプログラムされた状態となる。

次に、アンチヒューズ９０２の読み出し動作につき説明する。

まず、読み出し動作の概要について説明する。本実施形態は、アンチヒューズ９０２の読出しを２段階で行うことを技術的特徴としている。

すなわち、第１段階では、バイアス電圧ＢＩＡＳの電位を低くしてアンチヒューズ９０２の一端（ノードＣ）へのバイアス電流の供給を大きくすることにより、導電レベルの高いアンチヒューズ９０２が一番早く読み出され、導電レベルが低いもの程電流供給量に対する電流の引き抜きが遅くなるため読み出し時間が長くなる、あるいは読み出しができない状態となる。つまり、第１段階は、導電レベルの高いものを読み出す段階である。

第２段階は、バイアス電圧ＢＩＡＳの電位を高くしてアンチヒューズ９０２の一端（ノードＣ）へのバイアス電流の供給を絞ることにより、導電レベルの低いアンチヒューズ９０２の読み出しを加速する段階である。

この第１段階、第２段階によって導電レベルの高いものから低いものまで誤判定なく読み出すことを可能とするものである。

次に、図４のタイミング図を参照しながら、アンチヒューズ９０２の読み出し動作につき説明する。

まず、リセット信号ＲＥＳＥＴＢをローレベルに活性化することにより、プリチャージ信号ＰＲＥＢが所定期間ローレベルに活性化する。これにより、プリチャージトランジスタ９０４がオンし、検出ノードＡがＶＰＥＲＩレベル（ハイレベル）にプリチャージされる。プリチャージトランジスタ９０４がオフした後、バイアス電圧ＢＩＡＳのレベルがＢＩＡＳ＿ＣＯＮＴ１に対応して多少上昇する。続いて、検知信号ＤＥＴＥＣＴがハイレベルに活性化する。このとき、ドライバ回路９０１はオフ状態であり、第２のプログラム信号ＰＲＯＧ＿Ｂは接地電位ＶＳＳとなっている。

このような状態で、アンチヒューズ９０２が非プログラム（絶縁破壊されていない）状態の場合、検出ノードＡはハイレベルに維持されるため、検出回路９０６のインバータＩＮＶの反転レベル（しきい値）を下回ることはなく、ヒューズラッチデータＦＬＤはローレベルに確定する。すなわち、検出ノードＡの電位がハイレベルであることが検知され、アンチヒューズ９０２がプログラムされていないと判定される。

これに対し、アンチヒューズ９０２がプログラムされた状態の場合、接地電位ＶＳＳとなっているノードＢとフィードバックトランジスタ９０９との間にバイアストランジスタ９０５及び選択トランジスタ９０３を介して電流パスが形成される。このとき、導電レベルの高い（抵抗が小さい）アンチヒューズ９０２が接続された検出ノードＡのレベルはスムーズにローレベルへ低下し、検出回路９０６のインバータＩＮＶの反転レベル（しきい値）をすぐに下回る（ノードＡ低抵抗ヒューズ参照）ことにより、検出回路９０６の出力であるヒューズラッチデータＦＬＤがハイレベルとなる。これにより、フィードバックトランジスタ９０９のゲート電極がハイレベルとなることから、フィードバックトランジスタ９０９はオフ状態となり、検出ノードＡへの電流の供給がストップする。また、ディスチャージトランジスタ９１０がオン状態となることから、検出ノードＡの電位は接地電位ＶＳＳまで下がる。したがって、導電レベルの高い（抵抗が小さい）アンチヒューズ９０２を有するアンチヒューズ読み出し回路９０においては、その出力であるヒューズラッチデータＦＬＤがハイレベルに確定する。すなわち、検出ノードＡの電位がローレベルであることが検知され、アンチヒューズ９０２がプログラムされていると判定される。

ここで、期間Ｔ１経過時点で一部の切断状態の悪い（導電レベルが低い）アンチヒューズ９０２に関しては、まだ正しい判定がなされていない状態である。

アンチヒューズ９０２がプログラムされた状態で、且つその導電レベルが低い（抵抗が大きい）場合、接地電位ＶＳＳとなっているノードＢとフィードバックトランジスタ９０９との間にバイアストランジスタ９０５及び選択トランジスタ９０３を介して電流パスが形成されるものの、アンチヒューズ９０２の導電レベルが低いことから、検出ノードＡの電位をなかなか下げることができない。このため、期間Ｔ１においてはインバータＩＮＶの反転レベル（しきい値）を下回ることができず、インバータＩＮＶの出力はローレベルのままとなる。しかしながら、本実施形態においては、検知信号ＤＥＴＥＣＴの活性化から期間Ｔ１が経過すると、遅延回路８０２（図２参照）の出力であるバイアス制御信号ＢＩＡＳ＿ＣＯＮＴ２がハイレベルとなり、これに対応してバイアス電圧ＢＩＡＳのレベルがさらに上昇する。これにより、バイアストランジスタ９０５の電流供給能力が低下するため、検出ノードＡの電流が低下（減少）することとなる。このため、導電レベルの低いアンチヒューズ９０２でも検出ノードＡの電位を下げやすくなり、期間Ｔ２において、インバータＩＮＶの反転レベルを下回ることができ、検出回路９０６の出力であるヒューズラッチデータＦＬＤをハイレベルとすることができる。その後は、上記導電レベルの高いアンチヒューズ９０２を有するアンチヒューズ読み出し回路９０と同様、導電レベルが低いアンチヒューズ９０２を有するアンチヒューズ読み出し回路９０においても、フィードバックトランジスタ９０９のゲート電極がハイレベルとなり、フィードバックトランジスタ９０９がオフ状態となり、検出ノードＡへの電流の供給がストップし、また、ディスチャージトランジスタ９１０がオン状態となるため、検出ノードＡの電位は接地電位ＶＳＳまで下がる。したがって、その出力であるヒューズラッチデータＦＬＤがハイレベルに確定する。すなわち、検出ノードＡの電位がローレベルであることが検知され、アンチヒューズ９０２がプログラムされていると判定される。

このようにして、期間Ｔ１＋Ｔ２経過時点で一部の切断状態の悪い（導電レベルが低い）アンチヒューズ９０２に関しても正しい判定がなされる。

このように、本実施形態では、アンチヒューズ９０２の読み出しを２段階で行う、すなわち、バイアス電圧ＢＩＡＳの電位を低い状態から高い状態にする（検出ノードＡのバイアス電流の量を段階的に減少させる）ことにより、様々な導通状態にあるアンチヒューズ９０２を其々誤判定なく読み出すことを可能としている。

これに対し、例えば、初めからバイアス電圧ＢＩＡＳを高レベルとした場合（すなわち、検出ノードＡへのバイアス電流の量を少なくした場合）には、瞬時に多数のアンチヒューズ９０２に電流が流れることにより、ノードＢのレベル（ＶＳＳ）が浮くことで誤判定がされてしまう可能性がある。そのため、本実施形態では、第１段階において他の多数のアンチヒューズ９０２についての読み出しを終えておき、第２段階のみバイアス電圧ＢＩＡＳを高レベルとすることにより、ノードＢのレベルの浮きによる誤判定を防止することを可能としている。

また、第１段階において多数のアンチヒューズ９０２についての読み出しを終え、第２段階においては残りの少数のアンチヒューズ９０２についての読み出しを行うことから、第２の期間Ｔ２は第１の期間Ｔ１よりも短く設定している。

また、長い判定時間を用いてバイアス電圧ＢＩＡＳを低レベルで維持する場合には、非プログラムのアンチヒューズ９０２を有するアンチヒューズ読み出し回路９０における各リーク（特に、ディスチャージトランジスタ９１０によるリーク）によって、検出ノードＡのレベルが低下し、非プログラムのものもプログラムされていると誤判定されてしまう可能性がある（図４の非プログラムヒューズのレベル低下参照）。したがって、期間Ｔ１を長くしすぎることは好ましくない。このため、本実施形態では、期間Ｔ１におけるリークによる電荷の放出が終わる前に加速的に判定を行うべく、第２段階のみ高レベルとしている。

ここで、図５に、プログラムされた切断状態の悪い（高抵抗の）アンチヒューズ９０２と非プログラムのアンチヒューズ９０２の詳細なレベル変化を表すタイミング図を示す。

図５に示すように、バイアス電圧ＢＩＡＳのレベルを上げる期間Ｔ２において、非プログラムのアンチヒューズ９０２が接続された検出ノードＡの電位が期間Ｔ１に比べ大きく低下しており、期間Ｔ２の終了間際においては、インバータＩＮＶの反転レベルの近くまで下がってきている。このことから、期間Ｔ２を極端に長くすることは好ましくない。したがって、期間Ｔ２は、高抵抗のアンチヒューズ９０２が接続された検出ノードＡの電位がインバータＩＮＶの反転レベルを下回ることができ、且つ、非プログラムのアンチヒューズ９０２が接続された検出ノードＡの電位がインバータＩＮＶの反転レベルよりも高い状態を保持できる時間とする必要がある。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、アンチヒューズ回路としては、例としてロウアドレス救済用のアンチヒューズ回路、電源調整用のアンチヒューズ回路、及びその他の機能調整用のアンチヒューズ回路を挙げているが、カラムアドレス救済用のアンチヒューズ回路やさらにその他の機能調整用のアンチヒューズ回路を設けても構わない。

上記実施形態では、アンチヒューズ９０２の読み出しにおいて、バイアス電圧ＢＩＡＳを２段階に分けて印加する例を示したが、３段階、またはそれ以上に分けてもよく、また段階的に限らず、連続的に変化させてもよい。また、バイアス電圧ＢＩＡＳのレベルについては、低い状態から高い状態に変化させることは必須でなく、例えば、バイアストランジスタとしてＮチャンネル型のＭＯＳトランジスタを用いる場合には、上記実施形態とは逆に、バイアス電圧ＢＩＡＳのレベルを高い状態から低い状態に変化させても構わない。

１０ 半導体装置
１１ アドレス端子
１２ コマンド端子
１３，１４ 電源端子
１５ リセット端子
１６ クロック端子
１７ データ入出力端子
２１ アドレスバッファ
３１ コマンドバッファ
３２ コマンドデコーダ
４１ 入力バッファ
４２ ＤＬＬ回路
５１ ロウアドレスラッチ回路
５２ カラムアドレスラッチ回路
６１ メモリセルアレイ
６２ ロウデコーダ
６３ カラムデコーダ
６４ センス回路
６５ 冗長メモリセル
６６ 冗長ロウデコーダ
７１ リードライトアンプ
７２ 入出力バッファ
８０ ヒューズ制御回路
９０ アンチヒューズ読み出し回路
９１ 内部電源発生回路
９２ アンチヒューズセット
９３ ラッチ回路
９４ アンチヒューズ回路
９５ 比較回路
８０１ 制御信号発生部
８０２ 遅延回路
８０３ バイアス発生回路
９０１ ドライバ回路
９０２ アンチヒューズ
９０３ 選択トランジスタ
９０４ プリチャージトランジスタ
９０５ バイアストランジスタ
９０６ 検出回路
９０７ Ｐ型トランジスタ
９０８ Ｎ型トランジスタ
９０９ フィードバックトランジスタ
９１０ ディスチャージトランジスタ
Ａ 検出ノード
ＡＤＤ アドレス信号
Ｂ，Ｃ ノード
ＢＩＡＳ バイアス電圧
ＢＩＡＳ＿ＣＯＮＴ１，ＢＩＡＳ＿ＣＯＮＴ２ バイアス制御信号
ＢＬ ビット線
ＣＡＳ カラムアドレスストローブ信号
ＣＫ 外部クロック信号
ＣＯＭ コマンド信号
ＣＳ チップセレクト信号
ＤＥＴＥＣＴ 検知信号
ＤＱ０-ｎ ライト／リードデータ
ＦＬＤ ヒューズラッチデータ
ＨＩＴ 一致信号
ＩＣＬＫ，ＬＣＬＫ 内部クロック信号
ＩＮＶ インバータ
ＭＣ メモリセル
ＰＲＥＢ プリチャージ信号
ＰＲＯＧ＿Ａ，ＰＲＯＧ＿Ｂ プログラム信号
ＲＡＳ ロウアドレスストローブ信号
ＲＥＳＥＴＢ リセット信号
ＳＡ センスアンプ
Ｔ１，Ｔ２ 期間
ＶＤＤ 電源電圧
ＶＰＥＲＩ 内部電圧
ＶＳＳ 接地電位
ＷＥ ライトイネーブル信号
ＷＬ ワード線
ＸＡＤＤ ロウアドレス
ＹＡＤＤ カラムアドレス

Claims (8)

1. 選択トランジスタを介して検出ノードに接続された電気ヒューズと、
   前記選択トランジスタをオフさせた状態で前記検出ノードをプリチャージするプリチャージトランジスタと、
   前記選択トランジスタをオンさせ、前記プリチャージトランジスタをオフさせた状態で、前記検出ノードにバイアス電流を流すバイアストランジスタと、
   前記検出ノードに前記バイアス電流が流れている状態で前記検出ノードの電位を検出する検出回路と、を備え、
   前記バイアストランジスタは、前記バイアス電流の量を段階的又は連続的に減少させることを特徴とする半導体装置。
2. 前記検出回路は、前記検出ノードのレベルがしきい値を超えていることに応答して前記バイアストランジスタを活性化させ、前記検出ノードのレベルがしきい値未満であることに応答して前記バイアストランジスタを非活性化させるフィードバックトランジスタを含むことを特徴とする請求項１に記載の半導体装置。
3. 前記検出回路は、前記検出ノードのレベルがしきい値未満であることに応答して前記検出ノードをディスチャージするディスチャージトランジスタをさらに含むことを特徴とする請求項２に記載の半導体装置。
4. 前記プリチャージトランジスタは、電源ラインと前記検出ノードとの間に接続されており、
   前記バイアストランジスタと前記フィードバックトランジスタは、前記電源ラインと前記検出ノードとの間に直列接続されていることを特徴とする請求項２又は３に記載の半導体装置。
5. 前記バイアストランジスタは、第１の期間においては前記バイアス電流の量を相対的に大きい第１の電流量とし、前記第１の期間に続く第２の期間においては前記バイアス電流の量を相対的に小さい第２の電流量とし、前記第２の期間は前記第１の期間よりも短いことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
6. 第１の期間において、電気ヒューズの一端に第１の電流を供給し、
   前記第１の期間の経過後の第２の期間において、前記電気ヒューズの前記一端に前記第１の電流よりも小さい第２の電流を供給し、
   前記第１及び第２の期間において前記電気ヒューズがプログラムされているかを前記電気ヒューズの前記一端の電圧を検知して判定することを特徴とする半導体装置の制御方法。
7. 前記第１の期間は前記第２の期間よりも長いことを特徴とする請求項６に記載の半導体装置の制御方法。
8. 前記第１及び第２の電流はトランジスタにより供給され、前記トランジスタのバイアスを制御することにより生成されることを特徴とする請求項６又は７に記載の半導体装置の制御方法。

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