JP2000500901A

JP2000500901A - アンチヒューズ検出回路

Info

Publication number: JP2000500901A
Application number: JP10508216A
Authority: JP
Inventors: キャスパー、ステファン・エル
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 1996-08-01
Filing date: 1997-08-01
Publication date: 2000-01-25
Anticipated expiration: 2017-08-01
Also published as: US5956282A; AU4054597A; JP3374161B2; KR100374467B1; US5831923A; US6108260A; KR20000029737A; DE69732361D1; EP0920699A1; WO1998006102A1; EP0920699B1; ATE288125T1; DE69732361T2

Abstract

(57)【要約】アンチヒューズ検出回路は、アンチヒューズ或はヒューズ等のプログラマブル素子のコンダクタンスを検知して、該プログラマブル素子の状態に対応する論理出力を提供する。キャパシタはコンパレータ入力をその入力電圧トリップ点以上にプリチャージする。プログラマブル素子はコンパレータ入力をそのコンダクタンス状態に依存してトリップ点以下に放電する。この回路は、プログラマブル素子が単にほんの僅かに導電性であるときですらそのプログラマブル素子の状態を迅速且つ正確に検知することを可能としており、プログラマブル素子の信頼性を改善する。こうしたプログラマブル素子は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）等の再マッピング・メモリセルに使用される。プログラマブル素子の状態はアドレス指定論理のプリチャージ中に検知され、行アドレス・ストローブ（ＲＡＳ）信号がアサートされる際に任意にラッチされる。

Description

【発明の詳細な説明】アンチヒューズ検出回路発明の分野本発明は集積回路に関し、特にアンチヒューズの状態を読取るための方法及び装置に関する。発明の背景集積回路（ＩＣ）は回路ノード間の選択的で永久的なプログラ可能な電気的接続をしばしば必要とする。そうした接続はアンチヒューズ・リンク（アンチヒューズ）によって実行され得る。アンチヒューズは、２つの導電性端子が誘電体層によって分離されているキャパシタと同様な構造で製作される。アンチヒューズが製作されている状態である非プログラムの「オフ(ｏｆｆ)」状態は、アンチヒューズ端子間の高抵抗を提示する。アンチヒューズは「オン(ｏｎ)」状態にプログラムされることも可能であり、その場合、アンチヒューズ端子間の低抵抗接続が望まれる。アンチヒューズを「オン」にプログラムするために、大きなプログラミング電圧がアンチヒューズ端子にわたって印加されて、介在された誘電体をブレークダウン又は破壊して、アンチヒューズ端子間の導電性リンクを形成する。しかしながら、アンチヒューズ間の導電性リンクは、時折、まさにほんの僅かな導電性であり、そのほんの僅かな「オン」状態のアンチヒューズにわたって約４００ＫΩまでの比較的高抵抗を残す。更に大きな電圧を使用してより良好に誘電体をブレークダウンすることができるであろうが、そうした電圧は他の回路に損傷を与える可能性が増やす。しばしば、アンチヒューズはＩＣ上にバイナリ・データを永久的に記憶するために使用される。バイナリ論理状態は、アンチヒューズの「オン」及び「オフ」状態によって表される。アンチヒューズ検出回路はアンチヒューズの状態を読取るべく使用可能である。典型的なアンチヒューズ検出回路は、アンチヒューズ素子の状態の読取り中に、アンチヒューズ抵抗と抵抗器ディバイダを形成する。ほんの僅かな「オン」であるアンチヒューズは比較的高抵抗を提示し、充分に制御されない。この抵抗器ディバイダは、ほんの僅かな「オン」及び「オフ」のアンチヒューズ間のミリボルト程度の違いを提供することだけは可能であって、一貫して正確に検出することが難しい。よって、ほんの僅かな「オン」アンチヒューズは、もしそのアンチヒューズ抵抗が充分に大きければ、誤って「オフ」として検出される可能性がある。当業界において要望されていることは、ほんの僅かな導電性「オン」状態だけを有するアンチヒューズを含むアンチヒューズの状態を正確に読取る頑強なアンチヒューズ検出回路を提供することである。例えば、アンチヒューズはダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）等のメモリセル・アレイにしばしば用いられる。ＤＲＡＭの故障メモリセルに関する試験後、故障セルのＤＲＡＭ内でのアドレスはアンチヒューズ素子の選択的な永久プログラミングによって機能的なセル・アドレスに再マッピングされ得る。この再マッピングは、典型的には、行或は列に基づいて為される。ＤＲＡＭの動作において、アンチヒューズの状態は、メモリセルが迅速にアドレスされるような適切な時機に決定されなければならない。時機を得た頑強なアンチヒューズ検出回路はメモリセル・アレイ用に必要とされており、且つ、アンチヒューズ素子が使用され得る広範な他の用途で必要とされている。発明の概要溶融可能なリンク（ヒューズ）又はアンチヒューズ検知回路は、コンパレータの入力をプリチャージするプリチャージ素子を使用する。コンパレータはアンチヒューズ素子に接続されて、プリチャージされたコンパレータ入力が「オン」の際に放電することによって、該アンチヒューズが「オン」状態及び「オフ」状態に対応する導電性状態或は非導電性状態であるかを決定する。プリチャージ素子の使用によって、特に導電性が所望されたように高でないような、アンチヒューズのほんの僅かな「オン」状態の場合、該アンチヒューズのその意図された状態のより正確な検知を可能する。改善されたアンチヒューズ検知は、そうしたアンチヒューズをメモリ・マッピング及び永久データ記憶用に使用するダイナミック・ランダム・アクセス・メモリ装置に特に有用である。検知回路はアンチヒューズの状態を１つの行アドレス・ストローブ（ＲＡＳ）サイクル以内で正確に検出する。一実施例において、プリチャージ素子は、コンパレータを備え、それがそのコンパレータ入力に電圧を容量的に接続するために使用されている。コンパレータ入力は正の電源から接続解除されて、アンチヒューズ素子及びアンチヒューズ検出回路間の任意の抵抗ディバイダを削除する。コンパレータ入力の結果的な電圧は、該コンパレータの入力電圧トリップ点よりも初期的にはより正となる。所定時間の経過が許容されて、もしヒューズが導電性状態であれば、アンチヒューズ素子及びアンチヒューズ検出回路間の抵抗性分割によって決定された電圧へ向かうよりも、コンパレータ入力の電圧を接地電圧へ向けてブリードする。時間長は、ほんの僅かな「オン」であるヒューズ抵抗の最悪の場合で計算された回路のＲＣの時定数に基づく。所定時間後、コンパレータ入力電圧は、もしヒューズが導電性状態であれば該コンパレータ入力電圧トリップ点よりも低い。コンパレータ出力はヒューズの状態に対応する論理値を提供する。このコンパレータ出力は、もしヒューズがオフ導電性であれば、コンパレータ入力の高をラッチすべく使用されもする。本発明の１つの長所は、ほんの僅かな「オン」のアンチヒューズ及び「オフ」のアンチヒューズ間の程度或はミリボルト程度だけの違いを提供し得る抵抗性分割によって決定される電圧と対抗するように、アンチヒューズがほんの僅かな「オン」である際、コンパレータに対する入力が接地へ向かうことである。更なる長所は、ヒューズ素子がヒューズを経時的に損傷する傾向があり得る高電流に支配させないことである。更なる実施例において、ヒューズの検知はＤＲＡＭにおけるＲＡＳが高の際のＲＡＳサイクルの終わりに実行される。論理値で表現されるような検知状態は、次いで、ラッチされ保持されて、ＲＡＳが低の際の次のメモリセル・アクセス期間中に使用される。これはヒューズ状態の相当により良好な時間的指示を提供して、メモリセルをアドレスし読取るためにより多くの時間が可能となる。そうしたセルの密度が増大して、それらを接続する線がより長くなると、より迅速なアドレス指定が非常に重要な長所となる。図面の簡単な説明図１は、先行技術に係るアンチヒューズ検出回路を示す概略図である。図２Ａは、本発明に係るアンチヒューズ検出回路を示す概略図である。図２Ｂは、本発明に係るアンチヒューズ検出回路の代替実施例を示す概略図である。図３Ａは、図２Ａに示されるアンチヒューズ検出回路内での幾つかのタイミング関係を全般的に示すタイミング線図である。図３Ｂは、図２Ｂに示される代替的なアンチヒューズ検出回路内での幾つかのタイミング関係を全般的に示すタイミング線図である。図４は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルをアドレスするのに使用される行アドレス・ストローブ（ＲＡＳ）信号を全般的に示すタイミング線図である。実施例の詳細な説明以下の詳細な説明において、本願の一部を形成すると共に、本発明が実施され得る特定の実施例が例示目的で示されている添付図面が参照される。これら実施例は充分詳細に説明されて、当業者がこの発明を実施できるように為されており、そして他の実施例が利用され得ること、また構造的、論理的、並びに、電気的な変更等が、本発明の精神及び範囲から逸脱することなく為され得ることが理解されるべきである。以下の詳細な説明は、それ故に、限定的意味合いで解釈されるべきではなく、そして本発明の範囲は添付の請求の範囲及び等価物で定義される。図１は先行技術に係るアンチヒューズ検出回路を示す概略図である。アンチヒューズ１００は接地ノード１１０に接続された第１端子と、ノード１２０でｎ- チャネル金属-酸化物-半導体（ＮＭＯＳ）電界効果トランジスタ（ＦＥＴ）１１５のソース端子に接続された第２端子とを有する。ＦＥＴ１１５は、ＤＶＣ２と呼称されるバイアス電圧ノード１２５に接続されたゲート端子を有する。ＤＶＣ２ノード１２５はバイアス電圧生成回路から実質的に一定のＤＶＣ２バイアス電圧を受け取る。このＤＶＣ２バイアス電圧は、Ｖｃｃノード１３０で受け取られて、Ｖｃｃとして典型的には呼称される電源電圧の半分と略同等である。ＦＥＴ１１５は、ノード１３５で、ｐ-チャネルＭＯＳ（ＰＭＯＳ）プルアップＦＥＴ１４０のドレイン端子に接続されたそれ自体のドレイン端子を有する。プルアップＦＥＴ１４０のゲート端子は接地ノード１１０に接続されており、ＰＭＯＳプルアップＦＥＴ１４０のソース端子はノード１４５でＰＭＯＳラッチＦＥＴ１５０及びＰＭＯＳストローブＦＥＴ１５５の各々のドレイン端子に接続されている。ラッチＦＥＴ１５０及びストローブＦＥＴ１５５の各々のソース端子はＶｃｃノード１３０に接続されている。ストローブＦＥＴ１５５のゲート端子は制御ノード１６０に接続されている。ラッチＦＥＴ１５０のゲート端子は出力ノード１６５でインバータ１７０の出力端子に接続されている。インバータ１７０の入力端子はノード１３５でＦＥＴ１１５及びプルアップＦＥＴ１４０の各々のドレイン端子に接続されている。アンチヒューズ１００の状態は検出されて、出力ノード１６５でバイナリ論理レベルとして提供される。出力ノード１６５での、Ｖｃｃノード１３０の電圧に略同等のバイナリ論理高（「高又はハイ」）電圧は、それが「オン」状態にプログラムされたアンチヒューズ１００に対応している。出力ノード１６５での、接地ノード１１０の電圧に略同等のバイナリ論理低（「低又はロー」）電圧は、それが製作された「オフ」状態のままの非プログラム状態のアンチヒューズ１００に対応している。アンチヒューズ１００の状態を読取るために、Ｖｃｃノード１３０でのものと略同等の電圧から接地ノード１１０でのものと略同等の電圧まで短いパルス期間に制御ノード１６０を脈動することによってストローブＦＥＴ１５５をターン・オンさせる。その「オフ」状態でのアンチヒューズ１００はノード１３５及び接地ノード１１０間で高抵抗を提示する。(ＦＥＴ１１５は、非ブログラムのアンチヒューズ１００の時間依存ブレークダウンからの既知問題を禁止するためにノード１３５及び１２０を充分抵抗的に接続解除するための抵抗性保護ＦＥＴとして当業者に認識されている。)パルス期間中、ストローブＦＥＴ１５５及びプルアップＦＥＴ１４０双方はオンであり、それによって、ノード１３５をＶｃｃノード１３０に接続し、そしてそれよってノード１３５での電圧をＶｃｃノード１３０まで増大する。ノード１３５での電圧がインバータ１７０の入力電圧トリップ点以上に増大すると、該インバータ１７０は出力ノード１６５での電圧を接地ノード１１０での電圧まで引っ張り、それによって、ストローブＦＥＴ１５５がターン・オンされた後でさえノード１３５をＶｃｃノード１３０に接続するラッチＦＥＴ１５０をターン・オンする。よって、出力ノード１６５での、接地ノード１１０の電圧に略同等なバイナリ論理低電圧は、製作された状態である「オフ」状態のままの非プログラム状態のアンチヒューズ１００に対応する。もしアンチヒューズ１００が「オン」にプログラムされていれば、ノード１２０及び接地ノード１１０間に導電性路が存在する。この状態で、ノード１３５はＦＥＴ１１５及びアンチヒューズ１００を介して接地ノード１１０に接続される。ストローブＦＥＴ１５５及びプルアップＦＥＴ１４０双方はパルス期間中はオンであり、それによって、ノード１３５はＶｃｃノード１３０に接続されもする。パルス期間中、アンチヒューズ１００の抵抗は、ＦＥＴ１１５、プルアップＦＥＴ１４０、並びに、ストローブＦＥＴ１５５の抵抗と共に抵抗ディバイダを形成する。ストローブＦＥＴ１５５をターン・オンするパルス期間は、例えば１０ナノ秒等と短く、それは、アンチヒューズ１００が「オン」にプログラムされている際にＶｃｃノード１３０からパルス期間中に甚大な電流が引き出され得るからである。プルアップＦＥＴ１４０は、典型的には、長いチャネル長のＦＥＴである。これが保証することは、アンチヒューズ１００が「オン」にプログラムされている際、ノード１３５及び１４５間に充分な抵抗が存在して、ストローブＦＥＴ１５５或はラッチＦＥＴ１５０の内の何れかがオンの際、或は、ストローブＦＥＴ１５５及びラッチＦＥＴ１５０が双方ともにオンである際、ノード１３５での電圧をインバータ１７０の入力電圧トリップ点以下に保持するか或は戻すことである。もしアンチヒューズ１００がノード１２０及び接地ノード１１０間にまさにほんの僅かな導電性路が伴われる僅かな「オン」にプログラムされると、ノード１３５はＦＥＴ１１５及びアンチヒューズ１００を介して接地ノード１１０により弱々しく接続される。パルス期間中、ＦＥＴ１５５及びプルアップＦＥＴ１４０の双方はオンであり、よってノード１３５をＶｃｃノード１３０に接続しもする。パルス期間中、ノード１３５での電圧はインバータ１５０の入力電圧トリップ点以上に増大し得て、該インバータ１７０に出力ノード１６５での電圧を接地ノード１１０での電圧までに付勢させて、ラッチＦＥＴ１５０をターン・オンする。パルス期間後、ノード１３５及び接地ノード１１０間の抵抗が充分に低くなってノード１３５での電圧をインバータ１７０の入力電圧トリップ点の電圧以下に戻すまで、ラッチＦＥＴ１５０はオンのまま残存し得る。パルス期間中、ノード１３５はＶｃｃノード１３０及び接地ノード１１０の双方に接続され、即ち、ノード１３５での電圧はパルス期間中の抵抗性分割によって決定される。よってもしアンチヒューズ１００がノード１２０及び接地ノード１１０間でほんの僅かな導電性路のみを伴った僅かな「オン」にプログラムされていれば、バイナリ論理低状態が出力ノード１６５に誤って提供され得る。アンチヒューズ１００がほんの僅かに「オン」にプログラムされている際、他の短所が明らかとなる。プルアップＦＥＴ１４０としては、アンチヒューズ１００がほんの僅かな導電性だけである際に、ノード１３５での電圧がインバータ１３５の入力電圧トリップ点以上に増大されないように充分な抵抗性があることが望ましい。しかしながら特性的な時定数が、プルアップＦＥＴ１４０の大きな抵抗を含む抵抗とインバータ１７０の入力容量との積によって形成される。プルアップＦＥＴ１４０の大きな抵抗はノード１３５を高に引っ張るために必要とされる時間を増大する。図２Ａは、本発明に係るアンチヒューズ検出回路を示す概略図である。アンチヒューズ２００は接地ノード２１０に接続された第１端子と、ノード２２０で抵抗性保護素子として役立つＮＭＯＳＦＥＴ２１５のソース端子に接続された第２端子とを有する。ＦＥＴ２１５は、ＤＶＣ２と呼称されるバイアス電圧ノード２２５に接続されたゲート端子を有する。ＤＶＣ２ノード２２５はバイアス電圧生成回路から実質的に一定のＤＶＣ２バイアス電圧を受け取る。このＤＶＣ２バイアス電圧は、Ｖｃｃノード２３０で受け取られてＶｃｃとして典型的には呼称される電源電圧の半分と略同等である。ＦＥＴ２１５はノード２３５でＰＭＯＳディスエーブルＦＥＴ２４０のドレイン端子に接続されたドレイン端子を有する。ディスエーブルＦＥＴ２４０のゲート又は制御端子はノード２４５に接続されて、該ノード２４５でディスエーブル制御信号を受け取る。ノード２４５でのこのディスエーブル制御信号は、アンチヒューズ２００を介することを除いて、ノード２３５を実質的で電気的に絶縁するためのスイッチとしてのディスエーブルＦＥＴ２４０の動作を制御する。ディスエーブルＦＥＴ２４０のソース端子はノード２４７でラッチＦＥＴ２５０のドレイン端子に接続されている。ラッチＦＥＴ２５０のソース端子はＶｃｃノード２３０に接続されている。ラッチＦＥＴ２５０のゲート又は制御端子は出力ノード２５５でインバータ２６０の出力端子に接続されて、当該ラッチＦＥＴ２５０の導電状態ソース及びドレイン端子間の電流の流れを制御するスイッチとしての該ラッチＦＥＴ２５０を動作している。インバータ２６０の入力端子はノード２３５でＦＥＴ２１５及びディスエーブルＦＥＴ２４０の各ドレイン端子に接続されている。プリチャージャー２６１は、ノード２４５に接続された第１端子と、プリチャージ制御信号を受け取るためにプリチャージ・ノード２７０に接続された第２端子とを有するプリチャージ・キャパシタ２６５を備える。一実施例において、ラッチ２７５がその入力端子で出力ノード２５５に接続されて、ラッチ出力ノード２８０で出力を提供する。ラッチ２７５は後に続く各種論理回路が出力ノード２５５で、論理値がもはや有効ではなくなった後に論理値を要求するまで不必要である。図２Ｂは、図２Ａの回路の代替実施例を示し、プリチャージャー２６１が、プリチャージ制御信号を受け取るためのプリチャージ・ノード２７０に接続されたゲート端子、Ｖｃｃノード２３０に接続されたソース端子、並びにノード２３５に接続されたドレイン端子を有するＰＭＯＳプリチャージＦＥＴ２８５等のスイッチを備えている。図３Ａは、アンチヒューズ２００が読取られている間、図２Ａのアンチヒューズ検出回路の全般的なタイミング関係を示すタイミング線図である。時間の増大は軸線３００によって全般的に示されている。ディスエーブル制御信号３０２は、ＰＭＯＳディスエーブルＦＥＴ２４０を有する図２Ａの実施例におけるアンチヒューズ２００の読取り中のノード２４５での電圧を全般的に示している。ＮＭＯＳディスエーブルＦＥＴ２４０の場合、ディスエーブル制御信号３０２は図３Ａでのその図示の状態から変換されることになる。プリチャージ制御信号３０５は、アンチヒューズ２００の読取り中のプリチャージ・ノード２７０での電圧を全般的に示している。ＤＶＣ２バイアス電圧信号３０６はＤＶＣ２ノード２２５でのバイアス電圧を全般的に示している。時間ｔ₁及びｔ₄間のインターバルは、フィードバック・ディスエーブル・パルス期間と呼称される。このディスエーブル・パルス期間中、制御回路はノード２４５に対して、接地ノード２１０での電圧に略同等の電圧からＶｃｃノード２３０での電圧に略同等の電圧までのパルスを与える。これはディスエーブルＦＥＴ２４０をそのディスエーブル・パルス期間中にターン・オフして、ノード２３５を、アンチヒューズ２００を介してのものを除いて、任意のｄｃ導通性路から実質的に電気的絶縁させられる。時間ｔ₂及びｔ₅間のインターバルはプリチャージ・パルス期間と呼称される。このプリチャージ・パルス期間中、制御回路はプリチャージ・ノード２７０に対して、接地ノード２１０での電圧に略同等の電圧からＶｃｃノード２３０での電圧に略同等なより正である電圧までのパルスを与える。プリチャージ・キャパシタ２６５はノード２３５及びプリチャージ・ノード２７０でのその第１端子及び第２端子を横切る電圧に関しての瞬時の変化に抵抗する。よって、時間ｔ₂の後、ノード２３５での電圧はｔ₂に先行する先行電圧から増大する。プリチャージ・キャパシタ２６５の容量値は、ノード２３５での時間ｔ₂後の初期電圧を増大すべく設計されて、インバータ２６０の入力電圧トリップ点よりも正となるようにしている。パルス・プリチャージ・ノード２７０は好都合にもノード２３５での電圧を迅速に変化する。他のプリチャージ技法をも使用可能である。例えば、ノード２３５での電圧は、プリチャージ・ノード２７０での電圧パルスによってよりも、該プリチャージ・ノード２７０での電流源を介してプリチャージ・キャパシタ２６５を充電することによっても変えることができる。もしプログラムされていない（非プログラムの）アンチヒューズ２００がその「オフ」状態であり、且つ時間ｔ₂に先行するノード２３５での電圧が、例えば、Ｖｃｃノード２３０での電圧に略同等であったならば、時間ｔ₂後のノード２３５での初期電圧はＶｃｃノード２３０での電圧を越える可能性がある。この場合、時間ｔ₂後のノード２３５での正確な初期電圧は、プリチャージ・キャパシタ２６５と該プリチャージ・キャパシタ２６５のものを除くノード２３５での集中容量との間の容量性電圧分割によって決定される。また時間ｔ₂後のノード２３５での正確な初期電圧は、ＰＭＯＳディスエーブルＦＥＴ２４０のドレイン-本体ｐｎ接合の任意のターン・オン及びクランピングによって制限されもし得る。ＣＭＯＳラッチアップを回避するために、ＰＭＯＳディスエーブルＦＥＴ２４０は充分な拡散ガードリングで取り囲むべきで、ＰＭＯＳディスエーブルＦＥＴ２４０のドレイン-本体ｐｎ接合が順バイアスされる際、基板内へ注入される少数キャリヤを集中する。代替的には、ディスエーブルＦＥＴ２４０はＮＭＯＳＦＥＴとして実行され得て、それは少なくともそのＮＭＯＳ閾値電圧によってＶｃｃノード２３０よりも正であるバイナリ論理高電圧を有するノード２４５でのゲート電圧を受け取って、ディスエーブルＦＥＴ２４０がオンであり且つアンチヒューズ２００が非プログラムである際、ノード２３５での電圧がＶｃｃにまでプルアップさせるように為す。非プログラムのアンチヒューズ２００によって提示される高抵抗は、インバータ２６０の入力電圧トリップ点よりも正であるノード２３５での電圧を残す。インバータ２６０は出力ノード２５５を接地ノード２１０での電圧に略同等の電圧まで引っ張り、それによってラッチＦＥＴ２５０をターン・オンする。時間ｔ₄ で、ディスエーブル制御信号３０２は接地ノード２１０での電圧に略同等の電圧まで戻り、それによってＰＭＯＳディスエーブルＦＥＴ２４０をターン・オンする。この状態で、ディスエーブルＦＥＴ２４０及びラッチＦＥＴ２５０の双方はオンであり、それによってノード２３５をＶｃｃノード２３０に接続し、そして出力ノード２５５を接地ノード２１０での電圧に略同等の電圧にラッチする。もしプログラムされたアンチヒューズ２００がその「オン」状態であり且つ時間ｔ₂に先行するノード２３５での電圧が、例えば、接地ノード２１０での電圧に略同等であれば、時間ｔ₂以降のノード２３５での初期電圧は接地ノード２１０での電圧よりも正となる。この場合、時間ｔ₂以降のノード２３５での正確な初期電圧は、プリチャージ・キャパシタ２６５と、該プリチャージ・キャパシタ２６５を除くノード２３５での集中容量との間の容量性電圧分割によって決定される。プリチャージ・キャパシタ２６５の容量はノード２３５での時間ｔ₂以降の前記初期電圧を増大するように設計されて、それはインバータ２６０の入力トリップ点よりも正となる。時間ｔ₂以降、プログラムされたアンチヒューズ２００及びＦＥＴ２１５はノード２３５を接地ノード２１０に接続して、ノード２３５での初期電圧を第２供給ノードでの電圧まで、より詳細には、接地ノード２１０での電圧まで低下させる。時間ｔ₂及び時間ｔ₃間のインターバルは待機期間と呼称される。この待機期間は、プリチャージ・キャパシタ２７０のものを含むノード２３５での抵抗及び集中容量の積によって形成される特性的な時定数に基づいて決定される。この時定数の計算に使用される抵抗はＦＥＴ２１５の抵抗とほんの僅かな「オン」である際のアンチヒューズ２００の最大許容抵抗との合計である。この待機期間は、ノード２３５での電圧をインバータ２６０の入力電圧トリップ点以下に戻すために必要とされる最大時間と、出力ノード２５５での電圧をスイッチすべくインバータ２６０に対しての短い遅延時間との合計を定義する。よって、インバータ２６０はコンパレータとして動作する。アンチヒューズ２００が「オン」にプログラムされると、インバータ２６０は出力ノード２５５での電圧を、接地ノード２１０での実質的な電圧から電源ノード２３０での実質的な電圧までスイッチし、それによってラッチＦＥＴ２５０をターン・オフする。時間ｔ₃以降、出力ノード２５５での電圧は有効バイナリ論理値である。一実施例において、出力ノード２５５でのバイナリ論理値は待機期間後にラッチ２７５でラッチされて、プリチャージ・ノード２７０が時間ｔ₅で接地ノード２１０での電圧に略同等な電圧まで戻る際に生ずる可能性があるような出力ノード２５５でのそれに引き続く論理的グリッチを回避する。図３Ｂは、アンチヒューズ２００が読取り中における図２Ｂのアンチヒューズ検出回路の全般的なタイミング関係を示すタイミング線図である。図３Ｂにおけるプリチャージングはキャパシタよりはむしろスイッチによって実行されるので、プリチャージ制御信号３０５は、ディスエーブル・パルス期間中の時間ｔ₁及びｔ₂間はパルス状低である。プリチャージ信号が高に復帰後であり且つディスエーブル信号の低への復帰に先行して、アンチヒューズ２００の介在を除いて、ノード２３５は任意のｄｃ導通路から実質的に電気的絶縁される。この時間中、ノード２３５での電圧は、もしアンチヒューズ２００が「オン」にプログラムされているか或はほんの僅かに「オン」にプログラムされているかすれば、接地ノード２１０での電圧へ向かってインバータ２６０の入力電圧トリップ点以下に低下することが許容される。図２Ａ及び図２Ｂに示された本発明のアンチヒューズ検出回路は、図１に示される先行技術に係るアンチヒューズ検出回路を凌ぐ幾つかの長所を提起するものである。例えば本発明でのノード２３５は、フィードバック・ディスエーブル・パルス期間中、Ｖｃｃノード２３０及び接地ノード２１０に接続されない。図１の先行技術に係るアンチヒューズ検出回路における抵抗性ディバイダの代わりに、ノード２３５はＦＥＴ２１５及びアンチヒューズ２００を介して接地ノード２１０だけに接続される。よって、もしアンチヒューズ２００が「オン」にプログラムされているか、或は、例えもしアンチヒューズ２００がほんの僅かに「オン」にプログラムされているだけであれば、ノード２３５での電圧は図１の先行技術に係る回路のような抵抗性分割電圧へ向かうよりは、むしろ接地ノード２１０での電圧へ向かって引っ張られる。これは、アンチヒューズ２００の状態のより正確な読取りを可能としている。Ｖｃｃノード２３０及び接地ノード２１０間の直接路が存在しないので、大きな電流パルスは回避されている。これは電力消費を削減し、非プログラムのアンチヒューズ２００の時間依存ブレークダウンによる既知の問題に関して、アンチヒューズ２００の信頼性を改善し得る。図２Ａ及び図２Ｂのアンチヒューズ検出回路は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）等のメモリセル・アレイに使用される。故障メモリセルに関してのＤＲＡＭの試験後、ＤＲＡＭ内の故障セル・アドレスは、行及び列のデコード論理内の少なくとも１つのアンチヒューズ素子の選択的永久プログラムによって機能的セル・アドレスへ再マッピングされる。ＤＲＡＭメモリセルのアドレス指定は、典型的には、図４のタイミング線図に示されるような行アドレス・ストローブ（ＲＡＳ）信号４４０を使用を含む。ＲＡＳ４４０がアサートされている時間的期間中、それはｔ_RAS４４５と呼称される低バイナリ論理値(低又はロー)である。このｔ_RAS４４５中、ＤＲＡＭの特定の行及び列はアドレス指定される。ＲＡＳ４４０が高バイナリ論理値（高又はハイ）である時間的期間中、行デコード論理はプリチャージされる。一実施例において、図３Ａ及び図３Ｂに示されるフィードバック・ディスエーブル及びプリチャージ・パルス期間は、ＲＡＳ４４０が高又はハイであるｔ_RP４５０中に実行される。時間４５５で遷移的低としてこの実施例では表されるようにＲＡＳ４５５が初期にアサートされると、行及び列のアドレスは図２Ａ及び図２Ｂのアンチヒューズ検出回路によって既に検出されるよう任意のアンチヒューズ２００素子の状態から部分的に決定される。アンチヒューズ２００の状態に対応するバイナリ論理値は各出力ノード２５５で提供され、各出力ノード２５５でのこのバイナリ論理値は上述したように任意の引き続くラッチ２７５によって任意にラッチされる。他の実施例において、図３Ａ及び図３Ｂのフィードバック・ディスエーブル及びプリチャージ・パルスの期間は、ＲＡＳ４４０が時間４５５で低に遷移した後、ｔ_RAS４４５期間の始めの間に実行される。ｔ_RAS４４５期間中、行及び列のアドレスは図２Ａ及び図２Ｂのアンチヒューズ検出回路によって検出されるようにアンチヒューズ２００素子の状態から部分的に決定される。アンチヒューズ２００の状態に対応するバイナリ論理値は各出力ノード２５５で提供され、各出力ノード２５５でのこのバイナリ論理値は上述したように続くラッチ２７５によってラッチされｔ_RAS４４５期間中にアドレス指定されたメモリセルを検知する。よって本発明は、アンチヒューズ２００がまさにほんの僅かに「オン」とプログラムされているときでさえ、アンチヒューズ２００の状態を迅速に読取ることができる、高速、正確、並びに、頑強なアンチヒューズ検出回路を提供するものである。本発明はメモリセル・アレイにおいて有用であると共に、ヒューズ或はアンチヒューズ素子が使用可能な広範で様々なその他の適用分野に対して有用である。また本発明は、抵抗が検出されてバイナリ論理値を表す出力電圧に変換されることになる任意の他の素子の状態の読取りに有用でもある。また留意されるべきことは、ＣＭＯＳ技術において、しばしば、特定のドーピングを有するように説明された半導体ダイのある種の領域が異なるドーピング状態にあることは非常に容易なことであり、これが異なるタイプの電荷キャリヤを促進している。そうした例において、もし一方がダイの全領域において主要キャリヤを逆転し且つキャリヤ移動度を調整するものであれば、本発明の範囲及び精神から逸脱することなく、本発明は先に説明したのと同様に動作することになる。理解して頂きたいことは、上述の説明は例示的であり、限定的なものが意図されていないことである。多くの他の実施例が上述の説明を吟味した当業者には明らかであろう。それ故に本発明の範囲は添付の請求を参照すると共に、そうした請求項に付与される全幅にわたる等価物を伴って決定されるべきである。

【手続補正書】特許法第１８４条の８第１項【提出日】１９９８年８月２５日（１９９８．８．２５）【補正内容】されない。この抵抗器ディバイダは、ほんの僅かな「オン」及び「オフ」のアンチヒューズ間のミリボルト程度の違いを提供することだけは可能であって、一貫して正確に検出することが難しい。よって、ほんの僅かな「オン」アンチヒューズは、もしそのアンチヒューズ抵抗が充分に大きければ、誤って「オフ」として検出される可能性がある。当業界において要望されていることは、ほんの僅かな導電性「オン」状態だけを有するアンチヒューズを含むアンチヒューズの状態を正確に読取る頑強なアンチヒューズ検出回路を提供することである。例えば、アンチヒューズはダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）等のメモリセル・アレイにしばしば用いられる。ＤＲＡＭの故障メモリセルに関する試験後、故障セルのＤＲＡＭ内でのアドレスはアンチヒューズ素子の選択的な永久プログラミングによって機能的なセル・アドレスに再マッピングされ得る。この再マッピングは、典型的には、行或は列に基づいて為される。ＤＲＡＭの動作において、アンチヒューズの状態は、メモリセルが迅速にアドレスされるような適切な時機に決定されなければならない。時機を得た頑強なアンチヒューズ検出回路はメモリセル・アレイ用に必要とされており、且つ、アンチヒューズ素子が使用され得る広範な他の用途で必要とされている。Ｗａｃｙｋの「Linear Sense Amplifier」と題された米国特許第４，５６７，３８７号（１９８６年１月２８日発行）では、バイナリ・ソース信号の一方が良好に定義され且つ他方が貧弱に定義されているセンス増幅器をプリチャージするためのプロセスを教示している。しかしながらこの特許は、電圧供給Ｖｃｃが接地から絶縁された際にコンパレータをプリチャージするための本願発明の方法を教示していない。Ｚａｇａｒ等の「One Time Programmable Fully Testable Pro grammable Logic Device With Zero Power and Anti-Fuse Cell Architecture」と題された米国特許第５，３１５，１７７号では、アンチヒューズの状態を試験し検知する方法を教示しているが、アンチヒューズの状態を検出するために用いられるコンパレータをプリチャージすることは教示していない。当業界で欠落していることは、アンチヒューズの状態を検知するための改善された方法である。更に必要とされていることは、アンチヒューズ及び残留セルのアーキテクチャを大きな電流パルスに晒さない方法である。更に必要とされていることは、電力消費を削減して、非プログラムのアンチヒューズの時間依存性ブレークダウンに対する既知の問題に関してアンチヒューズの信頼性を改善し得るセル・アーキテクチャである。発明の概要溶融可能なリンク（ヒューズ）又はアンチヒューズ検知回路は、コンパレータの入力をプリチャージするプリチャージ素子を使用する。コンパレータはアンチヒューズ素子に接続されて、プリチャージされたコンパレータ入力が「オン」の際に放電することによって、該アンチヒューズが「オン」状態及び「オフ」状態に対応する導電性状態或は非導電性状態であるかを決定する。プリチャージ素子の使用によって、特に導電性が所望されたように高でないような、アンチヒューズのほんの僅かな「オン」状態の場合、該アンチヒューズのその意図された状態のより正確な検知を可能する。改善されたアンチヒューズ検知は、そうしたアンチヒューズをメモリ・マッピング及び永久データ記憶用に使用するダイナミック・ランダム・アクセス・メモリ装置に特に有用である。検知回路はアンチヒューズの状態を１つの行アドレス・ストローブ（ＲＡＳ）サイクル以内で正確に検図１は、先行技術に係るアンチヒューズ検出回路を示す概略図である。図２Ａは、本発明に係るアンチヒューズ検出回路を示す概略図である。図２Ｂは、本発明に係るアンチヒューズ検出回路の代替実施例を示す概略図である。図３Ａは、図２Ａに示されるアンチヒューズ検出回路内での幾つかのタイミング関係を全般的に示すタイミング線図である。図３Ｂは、図２Ｂに示される代替的なアンチヒューズ検出回路内での幾つかのタイミング関係を全般的に示すタイミング線図である。図４は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルをアドレスするのに使用される行アドレス・ストローブ（ＲＡＳ）信号を全般的に示すタイミング線図である。実施例の詳細な説明以下の詳細な説明において、本願の一部を形成すると共に、本発明が実施され得る特定の実施例が例示目的で示されている添付図面が参照される。これら実施例は充分詳細に説明されて、当業者がこの発明を実施できるように為されており、そして他の実施例が利用され得ること、また構造的、論理的、並びに、電気的な変更等が、本発明の精神及び範囲から逸脱することなく為され得ることが理解されるべきである。以下の詳細な説明は、それ故に、限定的意味合いで解釈されるべきではなく、そして本発明の範囲は添付の請求の範囲及び等価物で定義される。図１は先行技術に係るアンチヒューズ検出回路を示す概略図である。アンチヒューズ１００は接地ノード１１０に接続された第１端子と、ノード１２０でｎ- チャネル金属-酸化物-半導体（ＮＭＯＳ）電界効果トランジスタ（ＦＥＴ）１１５のソース端子に接続された第２端子とを有する。ＦＥＴ１１５は、ＤＶＣ２と呼称されるバイアス電圧ノード１２５に接続されたゲート端子を有する。ＤＶＣ２ノード１２５はバイアス電圧生成回路から実質的に一定のＤＶＣ２バイアス電圧を受け取る。このＤＶＣ２バイアス電圧は、Ｖｃｃノード１３０で受け取られて、Ｖｃｃとして典型的には呼称される電源電圧の半分と略同等である。ＦＥＴ１１５は、ノード１３５で、ｐ-チャネルＭＯＳ（ＰＭＯＳ）プルアップＦＥＴ１４０のドレイン端子に接続されたそれ自体のドレイン端子を有する。プルアップ請求の範囲１．抵抗素子の導電性状態を検出する回路であって、コンパレータ入力及びコンパレータ出力を有して、該コンパレータ入力が前記抵抗素子に接続されていることから成るコンパレータと、第１及び第２の導電性端子と制御端子とを有する第１スイッチであり、当該第１スイッチの前記制御端子が前記コンパレータ出力に接続され、当該第１スイッチの前記第１導電性端子が供給電圧に接続されていることから成る第１スイッチと、第１及び第２の導電性端子と制御端子とを有する第２スイッチであり、当該第２スイッチの前記第１導電性端子が前記第１スイッチの前記第２導電性端子に接続され、当該第２スイッチの前記第２導電性端子が前記コンパレータ入力に接続されていることから成る第２スイッチと、前記第１スイッチが前記第２スイッチによって前記コンパレータ入力から電気的に絶縁されている際に、前記コンパレータ入力に接続されたプリチャージャと、を備える回路。２．前記プリチャージャがキャパシタを含む、請求項１に記載の装置。３．前記プリチャージャがスイッチを含む、請求項１に記載の装置。４．前記コンパレータがインバータを含む、請求項１に記載の装置。５．前記抵抗素子がプログラム可能なアンチヒューズ・リンクである、請求項１に記載の装置。６．前記抵抗素子が溶融可能なリンクである、請求項１に記載の装置。７．前記抵抗素子が抵抗性保護素子を介して前記コンパレータ入力に接続されている、請求項１に記載の装置。８．前記第１スイッチが、前記コンパレータ入力を電源に接続するための、ｐチャネル金属-酸化物-半導体（ＰＭＯＳ）ラッチ電界効果トランジスタ（ＦＥＴ９を含む、請求項１に記載の装置。９．前記第２スイッチが、前記コンパレータ入力を前記第１スイッチから実質的に電気的絶縁するための、ＰＭＯＳディスエーブルＦＥＴを含む、請求項１に記載の装置。１０．抵抗素子の導電性状態を検出する方法であって、コンパレータ入力ノードを前記抵抗素子の介在を除いて実質的に電気的絶縁することと、前記コンパレータ入力ノードを第１論理状態までプリチャージすることと、前記抵抗素子の導電状態に基づいて前記コンパレータ入力での結果的な論理状態を決定することと、前記結果的な論理状態が前記第１論理状態と等価であれば、前記コンパレータ入力ノードをラッチ・スイッチを介して第１供給ノードに接続することと、前記結果的な論理状態が前記第１論理状態と異なれば、前記コンパレータ入力ノードを前記抵抗素子を介して第２供給ノードに接続することと、前記コンパレータ入力ノードのプリチャージの段階が、前記コンパレータ入力ノードをラッチ・スイッチを介して接続して該コンパレータ入力ノードを前記抵抗素子を介して接続する段階の前に実行されることと、を含む方法。１１．前記導電性状態がアンチヒューズ・リンクから検出される、請求項１０に記載の方法。１２．前記導電性状態が溶融性リンクから検出される、請求項１０に記載の方法。１３．前記抵抗素子の介在を除いてコンパレータ入力ノードを実質的に電気的絶縁することが、前記コンパレータ入力を前記ラッチ・スイッチから実質的に電気的絶縁することを含む、請求項１０に記載の方法。１４．前記コンパレータ入力を第１論理状態までプリチャージすることが、電圧を前記コンパレータ入力に容量性接続することを含む、請求項１０に記載の方法。１５．前記コンパレータ入力ノードでの結果的な論理状態を決定することが、電荷が導電状態の際の前記抵抗素子を介して導通され得ることを待機することを含む、請求項１０に記載の方法。１６．前記抵抗素子の前記状態が、ダイナミック・ランダム・アクセス・メモリセルに対するアドレスを決定するために使用され、前記コンパレータ入力が、状態信号をアドレス指定する行アドレス・ストローブのアサートに先行してプリジャージされる、請求項１０に記載の方法。１７．アドレス指定可能なメモリセルから成るアレイを有するメモリ・システムであって、メモリセル・アドレスの再マッピングのためのプログラム可能な抵抗素子と、前記抵抗素子の導電性状態を検出する回路と、を備え、前記回路が、コンパレータ入力及びコンパレータ出力を有して、該コンパレータ入力が前記抵抗素子に接続されていることから成るコンパレータと、第１及び第２の導電性端子と制御端子とを有する第１スイッチであり、当該第１スイッチの前記制御端子が前記コンパレータ出力に接続され、当該第１スイッチの前記第１導電性端子が供給電圧を受け取ることから成る第１スイッチと、第１及び第２の導電性端子と制御端子とを有する第２スイッチであり、当該第２スイッチの前記第１導電性端子が前記第１スイッチの前記第２導電性端子に接続され、当該第２スイッチの前記第２導電性端子が前記コンパレータ入力に接続されていることから成る第２スイッチと、前記第１スイッチが前記第２スイッチによって前記コンパレータ入力から電気的に絶縁されている際に、前記コンパレータ入力に接続されたプリチャージャと、を含むことから成るメモリ・システム。１８．前記プリチャージャがキャパシタを含む、請求項１７に記載のメモリ・システム。１９．前記プリチャージャがスイッチを含む、請求項１７に記載のメモリ・システム。２０．前記メモリ・システムがダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を含む、請求項１７に記載のメモリ・システム。２１．前記メモリセルが、行アドレス・ストローブ（ＲＡＳ）信号のアドレス指定状態中にアドレス指定される、請求項１７に記載のメモリ・システム。２２．前記抵抗素子の前記導電性状態が、ＲＡＳがプリチャージ状態である間に検出される、請求項２１に記載のメモリ・システム。２３．前記抵抗素子の前記導電性状態を表すバイナリ論理値が、ＲＡＳが前記プリチャージ状態をやめた後に直ちに有効となる、請求項２２に記載のメモリ・システム。２４．前記抵抗素子の前記導電性状態が前記ＲＡＳ信号の前記アドレス指定状態の間に検出される、請求項２１に記載のメモリ・システム。２５．ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）内のメモリセルアドレスを再マッピングする方法であって、抵抗素子をプログラムすることと、前記抵抗素子の導電性状態を検出することと、を含み、前記検出が、コンパレータ入力ノードを前記抵抗素子の介在を除いて実質的に電気的絶縁することと、前記コンパレータ入力ノードを第１論理状態までプリチャージすることと、前記抵抗素子の導電状態に基づいて前記コンパレータ入力での結果的な論理状態を決定することと、前記結果的な論理状態が前記第１論理状態と等価であれば、前記コンパレータ入力ノードをラッチ・スイッチを介して第１供給ノードに接続することと、前記結果的な論理状態が前記第１論理状態と異なれば、前記コンパレータ入力ノードを前記抵抗素子を介して第２供給ノードに接続することと、前記コンパレータ入力ノードのプリチャージの段階が、前記コンパレータ入力ノードをラッチ・スイッチを介して接続して該コンパレータ入力ノードを前記抵抗素子を介して接続する段階の前に実行されることと、を含むことから成る方法。２６．プログラム可能なアンチヒューズ素子の状態を検出する回路であって、インバータ入力及びインバータ出力を有して、該インバータ入力が前記アンチヒューズに接続されていることから成るインバータと、ドレイン、ゲート、並びにソースの各端子を有する第１電界効果トランジスタ（ＦＥＴ）であり、当該第１ＦＥＴの前記ゲート端子が前記インバータ出力に接続されており、当該第１ＦＥＴの前記ドレイン端子が電源に接続されていることから成る第１ＦＥＴと、ドレイン、ゲート、並びにソースの各端子を有する第２電界効果トランジスタ（ＦＥＴ）であり、当該第２ＦＥＴの前記ドレイン端子が前記インバータ入力に接続されていることから成る第２ＦＥＴと、前記インバータ入力をプリチャージする、該インバータ入力に接続されたキャパシタと、を備える回路。２７．抵抗素子の導電性状態を検出する回路であって、コンパレータ入力及びコンパレータ出力を有するコンパレータであり、該コンパレータ入力が前記抵抗素子に接続されていることから成るコンパレータと、前記コンパレータ入力をプリチャージする、前記コンパレータに接続されたプリチャージャと、前記抵抗素子からを除いて、前記コンパレータ入力を所望期間の間、実質的に且つ選択的に電気的絶縁するアイソレータと、を備える回路。２８．前記プリチャージャがキャパシタを含む、請求項２７に記載の回路。２９．前記プリチャージャがスイッチを含む、請求項２７に記載の回路。３０．抵抗素子の導電性状態を検出する方法であって、前記抵抗素子の前記導電性状態を表すコンパレータの入力に入力信号を提供することと、行アドレス・ストローブ（ＲＡＳ）信号をダイナミック・ランダム・アクセス・メモリ内にアサートする前に、前記抵抗素子の前記導電性状態を表す前記コンパレータの出力をラッチすることと、前記行アクセス信号のアサート中に再マッピングされるべき少なくとも１つのメモリ箇所を識別するために前記ラッチされた出力を用いることと、を含む方法。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ

Claims

【特許請求の範囲】１．抵抗素子の導電性状態を検出する回路であって、コンパレータ入力及びコンパレータ出力を有して、該コンパレータ入力が前記抵抗素子に接続されていることから成るコンパレータと、第１及び第２の導電性端子と制御端子とを有する第１スイッチであり、当該第１スイッチの前記制御端子が前記コンパレータ出力に接続され、当該第１スイッチの前記第１導電性端子が供給電圧に接続されていることから成る第１スイッチと、第１及び第２の導電性端子と１５制御端子とを有する第２スイッチであり、当該第２スイッチの前記第１導電性端子が前記第１スイッチの前記第２導電性端子に接続され、当該第２スイッチの前記第２導電性端子が前記コンパレータ入力に接続されていることから成る第２スイツチと、前記コンパレータ入力に接続されたプリチャージャと、を備える回路。２．前記プリチャージャがキャパシタを含む、請求項１に記載の装置。３．前記プリチャージャがスイッチを含む、請求項１に記載の装置。４．前記コンパレータがインバータを含む、請求項１に記載の装置。５．前記抵抗素子がプログラム可能なアンチヒューズ・リンクである、請求項１に記載の装置。６．前記抵抗素子が溶融可能なリンクである、請求項１に記載の装置。７．前記抵抗素子が抵抗性保護素子を介して前記コンパレータ入力に接続されている、請求項１に記載の装置。８．前記第１スイッチが、前記コンパレータ入力を電源に接続するための、ｐチャネル金属-酸化物-半導体（ＰＭＯＳ）ラッチ電界効果トランジスタ（ＦＥＴ９を含む、請求項１に記載の装置。９．前記第２スイッチが、前記コンパレータ入力を前記第１スイッチから実質的に電気的絶縁するための、ＰＭＯＳディスエーブルＦＥＴを含む、請求項１に記載の装置。１０．抵抗素子の導電性状態を検出する方法であって、コンパレータ入力ノードを前記抵抗素子の介在を除いて実質的に電気的絶縁することと、前記コンパレータ入力ノードを第１論理状態までプリチャージすることと、前記抵抗素子の導電状態に基づいて前記コンパレータ入力での結果的な論理状態を決定することと、前記結果的な論理状態が前記第１論理状態と等価であれば、前記コンパレータ入力ノードをラッチ・スイッチを介して第１供給ノードに接続することと、前記結果的な論理状態が前記第１論理状態と異なれば、前記コンパレータ入力ノードを前記抵抗素子を介して第２供給ノードに接続することと、を含む方法。１１．前記導電性状態がアンチヒューズ・リンクから検出される、請求項１０に記載の方法。１２．前記導電性状態が溶融性リンクから検出される、請求項１０に記載の方法。１３．前記抵抗素子の介在を除いてコンパレータ入力ノードを実質的に電気的絶縁することが、前記コンパレータ入力を前記ラッチ・スイッチから実質的に電気的絶縁することを含む、請求項１０に記載の方法。１４．前記コンパレータ入力を第１論理状態までプリチャージすることが、電圧を前記コンパレータ入力に容量性接続することを含む、請求項１０に記載の方法。１５．前記コンパレータ入力ノードでの結果的な論理状態を決定することが、電荷が導電状態の際の前記抵抗素子を介して導通され得ることを待機することを含む、請求項１０に記載の方法。１６．前記抵抗素子の前記状態が、ダイナミック・ランダム・アクセス・メモリセルに対するアドレスを決定するために使用され、前記コンパレータ入力が、状態信号をアドレス指定する行アドレス・ストローブのアサートに先行してプリジャージされる、請求項１０に記載の方法。１７．アドレス指定可能なメモリセルから成るアレイを有するメモリ・システムであって、メモリセル・アドレスの再マッピングのためのプログラム可能な抵抗素子と、前記抵抗素子の導電性状態を検出する回路と、を備え、前記回路が、コンパレータ入力及びコンパレータ出力を有して、該コンパレータ入力が前記抵抗素子に接続されていることから成るコンパレータと、第１及び第２の導電性端子と制御端子とを有する第１スイッチであり、当該第１スイッチの前記制御端子が前記コンパレータ出力に接続され、当該第１スイッチの前記第１導電性端子が供給電圧を受け取ることから成る第１スイッチと、第１及び第２の導電性端子と制御端子とを有する第２スイッチであり、当該第２スイッチの前記第１導電性端子が前記第１スイッチの前記第２導電性端子に接続され、当該第２スイッチの前記第２導電性端子が前記コンパレータ入力に接続されていることから成る第２スイッチと、前記コンパレータ入力に接続されたプリチャージャと、を含むことから成るメモリ・システム。１８．前記プリチャージャがキャパシタを含む、請求項１７に記載のメモリ・システム。１９．前記プリチャージャがスイッチを含む、請求項１７に記載のメモリ・システム。２０．前記メモリ・システムがダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を含む、請求項１７に記載のメモリ・システム。２１．前記メモリセルが、行アドレス・ストローブ（ＲＡＳ）信号のアドレス指定状態中にアドレス指定される、請求項１７に記載のメモリ・システム。２２．前記抵抗素子の前記導電性状態が、ＲＡＳがプリチャージ状態である間に検出される、請求項２１に記載のメモリ・システム。２３．前記抵抗素子の前記導電性状態を表すバイナリ論理値が、ＲＡＳが前記プリチャージ状態をやめた後に直ちに有効となる、請求項２２に記載のメモリ・システム。２４．前記抵抗素子の前記導電性状態が前記ＲＡＳ信号の前記アドレス指定状態の間に検出される、請求項２１に記載のメモリ・システム。２５．ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）内のメモリセルアドレスを再マッピングする方法であって、抵抗素子をプログラムすることと、前記抵抗素子の導電性状態を検出することと、を含み、前記検出が、コンパレータ入力ノードを前記抵抗素子の介在を除いて実質的に電気的絶縁することと、前記コンパレータ入力ノードを第１論理状態までプリチャージすることと、前記抵抗素子の導電状態に基づいて前記コンパレータ入力での結果的な論理状態を決定することと、前記結果的な論理状態が前記第１論理状態と等価であれば、前記コンパレータ入力ノードをラッチ・スイッチを介して第１供給ノードに接続することと、前記結果的な論理状態が前記第１論理状態と異なれば、前記コンパレータ入力ノードを前記抵抗素子を介して第２供給ノードに接続することと、を含むことから成る方法。２６．プログラム可能なアンチヒューズ素子の状態を検出する回路であって、インバータ入力及びインバータ出力を有して、該インバータ出力が前記アンチヒューズに接続されていることから成るインバータと、ドレイン、ゲート、並びにソースの各端子を有する第１電界効果トランジスタ（ＦＥＴ）であり、当該第１ＦＥＴの前記ゲート端子が前記インバータ出力に接続されており、当該第１ＦＥＴの前記ドレイン端子が電源に接続されていることから成る第１ＦＥＴと、ドレイン、ゲート、並びにソースの各端子を有する第２電界効果トランジスタ（ＦＥＴ）であり、当該第２ＦＥＴの前記ドレイン端子が前記インバータ入力に接続されていることから成る第２ＦＥＴと、前記インバータ入力をプリチャージする、該インバータ入力に接続されたキャパシタと、を備える回路。２７．抵抗素子の導電性状態を検出する回路であって、コンパレータ入力及びコンパレータ出力を有するコンパレータであり、該コンパレータ入力が前記抵抗素子に接続されていることから成るコンパレータと、前記コンパレータ入力をプリチャージする、前記コンパレータに接続されたプリチャージャと、前記抵抗素子からを除いて、前記コンパレータ入力を所望期間の間、実質的に且つ選択的に電気的絶縁するアイソレータと、を備える回路。２８．前記プリチャージャがキャパシタを含む、請求項２７に記載の回路。２９．前記プリチャージャがスイッチを含む、請求項２７に記載の回路。３０．抵抗素子の導電性状態を検出する方法であって、前記抵抗素子の前記導電性状態を表すコンパレータの入力に入力信号を提供することと、行アドレス・ストローブ（ＲＡＳ）信号をダイナミック・ランダム・アクセス・メモリ内にアサートする前に、前記抵抗素子の前記導電性状態を表す前記コンパレータの出力をラッチすることと、前記行アクセス信号のアサート中に再マッピングされるべき少なくとも１つのメモリ箇所を識別するために前記ラッチされた出力を用いることと、を含む方法。