JP2012147006A - 能動領域ボンディングの両立性のある高電流構造体 - Google Patents

能動領域ボンディングの両立性のある高電流構造体 Download PDF

Info

Publication number
JP2012147006A
JP2012147006A JP2012058964A JP2012058964A JP2012147006A JP 2012147006 A JP2012147006 A JP 2012147006A JP 2012058964 A JP2012058964 A JP 2012058964A JP 2012058964 A JP2012058964 A JP 2012058964A JP 2012147006 A JP2012147006 A JP 2012147006A
Authority
JP
Japan
Prior art keywords
layer
forming
interconnect layer
metal layer
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012058964A
Other languages
English (en)
Inventor
T Gasner John
ガスナー，ジョン，ティー．
D Church Michael
チャーチ，マイケル，ディー．
Parab Sameer
パラブ，サミール
E Jr Bakeman Paul
ベイクマン，ポール，イー．，ジュニア．
A Decrosta David
デクロスタ，デイビッド，エイ．
L Lomenick Robert
ロメニック，ロバート，エル．
A Mccarty Chris
マッカーティー，クリス，エイ．
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intersil Corp
Intersil Americas LLC
Original Assignee
Intersil Americas LLC
Intersil Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intersil Americas LLC, Intersil Inc filed Critical Intersil Americas LLC
Publication of JP2012147006A publication Critical patent/JP2012147006A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/43—Layouts of interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/45—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts
    • H10W20/47—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts comprising two or more dielectric layers having different properties, e.g. different dielectric constants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/019—Manufacture or treatment of bond pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/531—Shapes of wire connectors
    • H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/59—Bond pads specially adapted therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/923—Bond pads having multiple stacked layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/951—Materials of bond pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/951—Materials of bond pads
    • H10W72/952—Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/981—Auxiliary members, e.g. spacers
    • H10W72/983—Reinforcing structures, e.g. collars

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】ボンディング・パッド下方に各回路を有する集積回路。
【解決手段】一実施例において、集積回路は基板と、最上部導電層と、１つ以上の中間導電層と、絶縁材料から成る各層と、各デバイスとを具備する。最上部導電層は少なくとも１個のボンディング・パッド及び比較的硬質の材料から成る副層を有する。１つ以上の中間導電層は最上部導電層及び基板の間に形成する。絶縁材料から成る各層は各導電層を分離する。更に、絶縁材料から成る各層のうちの１つの層は比較的硬質で、最上部導電層及びこの最上部導電層に最も近接した中間導電層の間に位置する。各デバイスは集積回路に形成する。また、最上部導電層に最も近接した少なくとも中間導電層は、ボンディング・パッド下方の各選択デバイスの機能的相互接続部に対して適合する。
【選択図】図１

Description

この出願は、２００３年８月２１日付で出願した米国仮特許第60/496,881号（代理人整理番号125.090USPR）及び２００３年９月３０日付で出願した米国仮特許第60/507,539号（代理人整理番号125.090USP2）に関して、米国特許法第１１９条(e)に基づいてその利益を権利主張するものであり、両米国仮特許は参照によって本出願に導入される。
本発明は一般に半導体装置の形成に関し、特にボンディング・パッド下方の能動回路の形成に関する。
集積回路は半導体材料から成る基板中及び/又は該基板上に形成した２つ以上の電子デバイスを具備している。一般に、集積回路は選択デバイス及び該選択デバイス間の相互接続部を形成するのに使用する２つ以上の金属層を備えている。金属層はまた集積回路の入出力接続部に対する電気的経路をもたらす。集積回路の入力及び出力に対する接続部はボンディング・パッドを介して作られる。ボンディング・パッドは集積回路の最上部金属奏上に形成される。ボンディング工程（即ち、ボンディング・パッドに対するボール・ボンディング・ワイヤのボンディング）は、ボンディング・パッドが形成される金属層下方に形成する如何なる能動回路構成にも損傷を与え得る。このため、現在の回路レイアウト・ルールは如何なる回路構成をもボンディング・パッド下方に形成できるようにするものでもなく、注意深くテストしなければならない制限した構造体を単に許容するに過ぎない。
ボンディング・パッド下方の損傷は多くの理由によって引き起こすことができるが、この損傷は主としてボンディング・ワイヤ取付け工程の際に生じた応力、及びパッケージング後の引き続く応力に起因している。例えば、パッケージング後の温度エクスカーションは横方向及び縦方向双方の力を構造体全体に加える。集積回路の金属層は一般に、より硬質の酸化物層によって相互に分離される軟質アルミニウムから作られている。軟質アルミニウムは、より硬質の酸化物層はその傾向はないが、力を加えた状態でへこむ傾向がある。このことによって最終的には酸化物層にクラックが入ることとなる。一旦酸化物層にクラックが入ると、湿気が侵入してきてアルミニウム層の腐食を引き起こし、最終的には回路機能の故障を引き起こし得る。従って、ボンディング工程は一般に、ボンディング・パッド下方の実エステート（real estate）がこのボンディング工程の際に生じる損傷に対してバッファとしてのみ機能することを要求する。しかしながら、チップの設計者がチップの寸法を低減しようとするにつれて、能動回路または相互接続部に対してボンディング・パッド下方の実エステートを使用できることが望まれよう。
以上に述べた理由から、また本明細書を読んで理解すると直ちに当業者には明瞭となる以下に述べる他の理由から、能動回路及び相互接続部に対してボンディング・パッド下方の実エステートを使用することを有効に考慮した改良式集積回路が技術上必要とされている。
前述した課題及び他の課題は本発明によって解消され、また以下の明細書を読み調べることによって理解されよう。
一態様において、集積回路を開示する。この集積回路は、基板と、最上部導電層と、１つ以上の中間導電層と、絶縁材料から成る各層と、各デバイスと、を具備している。前記最上部導電層は少なくとも１個のボンディング・パッド及び比較的硬質の材料から成る副層を有している。前記１つ以上の中間導電層は前記最上部導電層及び前記基板の間に形成している。絶縁材料から成る前記各層は前記各導電層を分離している。更に、絶縁材料から成る前記各層のうちの１つの層は比較的硬質で、かつ前記最上部導電層及び最前記上部導電層に最も近接する中間導電層の間に位置している。前記各デバイスは前記集積回路中にを形成している。また、前記最上部導電層に最も近接する少なくとも前記中間導電層は、ボンディング・パッド下方の各選択デバイスの機能的相互接続部に対して適合している。
別の態様において、集積回路を開示する。この集積回路は、基板と、各デバイス領域と、最上部金属層と、第２の金属層と、比較的厚い絶縁材料から成る層と、を具備している。前記各デバイス領域は前記基板上及び前記基板中に形成している。前記最上部金属層には１個以上のボンディング・パッドが形成されている。前記各デバイス領域は前記基板及び前記最上部金属層の間に位置している。前記第２の金属層は前記最上部金属層及び前記各デバイス領域の間に位置している。比較的厚い絶縁材料から成る前記層は前記最上部金属層を前記第２の金属層から分離している。前記比較的厚い絶縁層はクラッキングに抵抗できるようになっている。
更に別の態様では、別の集積回路を開示する。この集積回路は、基板と、複数のデバイスと、第２の金属層と、絶縁材料から成る第１の層と、を具備している。前記複数のデバイスは前記基板上及び前記基板中に形成している。前記最上部金属層は前記最上部金属層上に形成した少なくとも１個のボンディング・パッドを有している。第２の金属層は前記最上部金属層及び前記基板の間に位置している。更に、前記第２の金属層は、前記集積回路を強化できるようになっている各ギャップを有する。絶縁材料から成る前記第１の層は前記最上部金属層及び前記第２の金属層の間に形成している。
別の態様では、ボンディング・パッド下方の能動回路構成を有する集積回路を形成する方法を開示する。この方法は基板中及び該基板上に各デバイスを形成することを具備している。第１の金属層を形成する。前記第１の金属層を被せるように比較的厚い絶縁材料から成る第１の層を形成し、前記絶縁材料の厚さは前記集積回路を強化する。前記比較的厚い絶縁材料を被せるように最上部金属層を形成し、該最上部層の表面にボンディング・パッドを形成する。
また別の態様では、集積回路を形成する方法を開示する。この方法は基板中に各デバイス領域を形成することを具備している。前記各デバイス領域を被せるように第１の金属層を被着する。前記第１の金属層をパターニングして各ギャップを形成し、該各ギャップは電流の流れる方向に伸張している。前記第１の金属層を被せると共に、前記各ギャップを充填するように絶縁層を形成し、この際、より硬質の絶縁材料から成る各ピラーを設けることにより、前記各ギャップは前記集積回路を強化する。前記酸化物層を被せるように金属から成る最上部層を被着すると共に、金属から成る前記最上部層の表面にボンディング・パッドを形成する。
また別の態様では、集積回路を形成する方法を開示する。この方法は基板中及び該基板上に各デバイス領域を形成することを具備している。前記各デバイス領域を被せるように第１の金属層を形成する。前記第１の金属領域を被せるように絶縁層を形成する。前記酸化物層に近接した比較的硬質の材料から成る副層を備えた前記絶縁層を被せるように最上部金属層を形成すると共に、該最上部金属層の表面にボンディング・パッドを形成する。
好ましい実施例及び図の説明を考慮して考えた場合、本発明をより容易に理解できると共に、その更なる利益及び使用がより容易に明瞭となる。
本発明の一実施例の集積回路の部分断面図である。 本発明の一実施例の各ギャップを有する金属層の部分の平面図である。 本発明の一実施例における集積回路を形成する一方法の部分断面図である。 本発明の一実施例における集積回路を形成する一方法の部分断面図である。 本発明の一実施例における集積回路を形成する一方法の部分断面図である。 本発明の一実施例における集積回路を形成する一方法の部分断面図である。 本発明の一実施例における集積回路を形成する一方法の部分断面図である。 本発明の一実施例における集積回路を形成する一方法の部分断面図である。 本発明の一実施例における集積回路を形成する一方法の部分断面図である。
一般の実施によれば、種々に述べる特徴は本発明に関する特定の特徴を一定の割合にして得られるものではなく、これを強調して得られるものである。参照文字は図及び原文全体を通して同様の要素を示している。
好ましい実施例に関する以下の詳細な説明においては、その一部を形成すると共に、この発明を実施得る特定の好ましい実施例を例証によって示す添付図面を参照する。これらの実施例は当業者がこの発明を実施できるようにするのに十分詳細に説明し、また、他の実施例を利用し得ること、及び本発明の精神及び範囲を逸脱することなく論理的、機械的及び電気的な変更を行い得ることは言うまでもない。従って、以下の詳細な説明は限定的意味合いで取られるべきものではなく、本発明の範囲は特許請求の範囲及びその等価物によってのみ定義される。
以下の説明において、基板という用語は一般に、集積回路を形成する如何なる構造体にも言及するのに使用すると共に、集積回路の製造の種々の段階の際のこういった構造体に言及するのにも使用する。この用語は技術上知られているような他の構造体は勿論のこと、ドープした半導体及びドープしない半導体、保持用半導体または絶縁材料上の半導体から成るエピタキシャル層、こういった各層の組合せを含んでいる。この出願に使用しているような相対的位置に関する用語は、ウェハまたは基板のオリエンテーションとは無関係に、ウェハまたは基板の通常の平面または作用表面に平行な平面に基づいて定義される。この出願で使用しているような「水平な平面(horizontal plane)」または“横方向の平面(lateral plane)”の用語は、ウェハまたは基板のオリエンテーションとは無関係に、ウェハまたは基板の通常の平面または作用表面に平行な平面として定義される。「垂直な(vertical)」の用語は水平方向に垂直な方向に言及している。「上に(on)」、（「側壁(sidewall)」におけるような）「側(side)」、「より高い(higher)」、「より低い(lower)」、「渡って(over)」、「最上部の(top)」及び「下方の(under)」等の各用語は、ウェハまたは基板のオリエンテーションとは無関係に、ウェハまたは基板の最上面上についての通常の平面または作用平面に関して定義される。
本発明の各実施例は、能動デバイス及び相互接続部に対してボンディング・パッド下方の実エステート(real estate)を使用できうるようにした集積回路の方法及び構造体を提供する。更に、本発明の各実施例は、デバイスの機能的相互接続部に対してボンディング・パッド下方の全ての金属層を使用することができる構造体を提供する。また、本発明の各実施例は、TiN最上層を有するサブミクロン相互接続ライン、及び高電流を流すことができる比較的幅の広いラインをボンディング・パッド下方に同時に存在できるようにした構造体を提供する。
図１は本発明の一実施例の集積回路の部分的断面図である。この実施例では、図示した集積回路１００の一部分がN型MOSバイス１０２、N-DMOSデバイス１０４及びNPNバイポーラ・デバイス１０６を備えている。図１がまた３つの導電層を図示する場合、この実施例では、第１の金属層Ｍ１ １０８、第２の金属層Ｍ２ １１０及び第３の金属層Ｍ３ １１２を含む。これらの金属層１０８、１１０及び１１２はアルミニウム、銅等の導電材料から作ることができる。更に、別の実施例では、金属層１０８、１１０及び１１２のうちの少なくとも１つの金属層は、交互する導電層の多くの副層(sub-layer)を形成するサブミクロン工程によって作られる。第３の金属層Ｍ３ １１２は最上部金属層１１２と称することができる。図示するように、ボンディング・パッド１３０は、パッシベーション層１３２をパターニングすることによって第３の金属層Ｍ３ １１２の表面上に形成している。ボール・ボンディング・ワイヤ１１４（ボンディング・ワイヤ１１４）は、集積回路１００に対する入力または出力をもたらすべくボンディング・パッド１３０に接続させることができる。この実施例では、３つの金属層１０８，１１０及び１１２を図示しているに過ぎないが、他の実施例はより多くのあるいはより少ない金属層を有する。例えば、３つ以上の金属層を有する実施例では、金属層１０８及び１１０の間に付加的な金属層を形成する。相互接続金属層１０８、１１０及び１１２のおのおのは、デポジション及びパターニング等の技術上知られている従来の方法によって形成する。
図１に図示するように、ビア１１６は相互接続金属層１１０及び１０８を選択的に結合して、集積回路１００のデバイス１０２，１０４及び１０６の間に電気的接続部を形成する。更に、デバイス１０２、１０４及び１０６の各要素及び第１の金属層１０８に対する電気的接続部をもたらすビア１１８を示している。
一実施例では、金属層Ｍ２ １１０ 及び金属層Ｍ３ １１２を形成するのにサブミクロン工程を使用する。サブミクロン工程は多くの副層を使用して金属層を形成する。一実施例では、副層はTi、TiN及びAl合金から成る交互する層である。更に、一実施例では、金属層１１０の各副層の最上層(即ち、副層対向金属１１２)はTiN層１２０である。TiN層１２０は、金属層１１０のパターニングにおいて助力となる低反射特性を有することから、この場所に使用している。しかしながら、副層１２０が存在することにより、金属層１１０を金属層１１２から分離する酸化物層中にクラックが入る確率を高める傾向がある。特に、TiN層は硬質である傾向があることから、応力が加えられた場合に撓むことがない。この結果、分離用酸化物に加わる横方向の応力は、この分離用酸化物にクラックを入れる傾向がある。更に、別の実施例では、TiWから成る層が副層１２０を形成する。
本発明の各実施例では、分離用酸化物層１２２にクラックが入る確率を低減する。一実施例において、分離用酸化物層１２２(即ち、金属層１１０を金属層１１２から分離する酸化物層)は比較的厚く形成される。一実施例において、分離用酸化物層１２２は少なくとも１．５μmの厚さに形成される。比較的厚い分離用酸化物層１２２を使用することによって、この酸化物層１２２にクラックが入る確率を低減する。また別の実施例では、分離用酸化物層は一般に誘電体、即ち絶縁層である。
更に、一実施例では、第３の金属層Ｍ３ １１２は極めて硬く頑丈な材料から成る比較的硬質の副層１２６を備えている。この硬質の副層１２６は分離用酸化物層１２２に隣接すると共に、ボンディング・パッド１１４を形成する第３の金属層M3１１２の側とは反対に形成する。硬質の副層１２６はアルミ二ウムに比して非常に硬くしかも頑丈である。硬質の副層は酸化物１２２のより大きな領域一面に渡って横方向及び縦方向の応力を分配することにより、酸化物１２２にクラックが入る傾向を低減する。一実施例では、硬質の副層１２６に対して使用される材料はTiNである。このことは、従来のサブミクロン・デポジション及びエッチング技術とのTiNの両立性に起因している。また別の実施例では、硬質の副層１２６は窒化物から成る層である。一実施例において、硬質の副層１２６は厚さが略８０nmである。更に他の実施例では、TiW等の材料が硬質の副層１２６に対して使用される。
また別の実施例では、選択した領域に各ギャップ１２４を有するように第２の金属層Ｍ２ １１０を形成する。第２の金属層１１０が非常に幅が広い（横方向の幅）ということはこの構造体を弱める傾向があり、こうして分離用酸化物層１２２にクラックが生じてしまうという高い可能性を生んでしまう。この実施例では、各ギャップ１２４は、より硬質の酸化物から成るピラーを設けることによって構造体を強化するのに役立つ。集積回路の機能に及ぼすギャップ１２４の影響は適正なレイアウトによって最小化される。即ち、ギャップの密度は、レイアウト設計が意味ありげに圧迫されないように最小化することができる。一実施例では、ギャップ１２４は、ボンディング・パッド下方の第２の金属層Ｍ２ １１０の全領域のうちの僅か１０％しか占めない。別の実施例では、第２の金属層Ｍ２ １１０を通して流れる電流に及ぼす影響を最小化するように、ギャップが向いている。第２の金属層Ｍ２ １１０を通して流れる電流に及ぼす影響を最小化するように形成したギャップ１２４の一例を図２に図示する。図２はまた第３の金属層１１２を図示している。
図３Ａから図３Ｇは本発明の一実施例の適切な態様の形成を図示している。図３Ａは集積回路３００を基板３０１上に形成する開始の部分断面図を図示している。この部分断面図は、この実施例の集積回路３００がN型MOS３０２、N-DMOS３０４及びNPNデバイス３０６を備えていることを図示している。他の形式のデバイスを集積回路３００に形成できること、及び本発明はN型MOS、N-DMOS及びNPNデバイスを有する集積回路にのみ限定されるものではないことは技術上理解されよう。各デバイス３０２、３０４及び３０６の形成は本発明の重大な部分ではないので、図３Ａはこれらのデバイスが既に形成されていることを図示している。これらのデバイス３０２，３０４及び３０６はデポジション、エッチング・マスキング及び注入等の技術上既知の技術によって形成される。第１の絶縁層３０８は各デバイス３０２、３０４及び３０６を被せるように形成する。一実施例において、この絶縁層３０８は第１の酸化物層３０８から成る層である。ビア３１０はマスキング及びエッチング等の技術上既知の技術によって形成する。次いで、ビア３１０を導電材料で充填して、第１の金属層３１２と、各デバイス３０２、３０４及び３０６の各要素とのコンタクトを形成する。金属層を先ず被着することによって第１の金属層３１２を形成し、次いでこの第１の金属層３１２をパターニングして選択相互接続部を形成する。次いで、第１の金属層Ｍ１ ３１２及び第１の酸化物層３０８の露出した領域を被せるように第２の絶縁層３１４を形成する。一実施例において、この第２の絶縁層３１４は第２の酸化物層３１４である。酸化物から成る第２の層の表面をマスクすることによって、酸化物３１４から成る第２の層にビアを形成し、このビア３１６をパターニングした第１の金属層３１２の選択部分までエッチングする。次いで、このビア３１６を導電材料で充填する。
図３Ｂを参照すると、第２の酸化物層の表面に第２の金属層Ｍ２ ３１８を被着する。一実施例において、異なる金属から成る複数の交互する層を具備したサブミクロン工程によって第２の金属層３１８を形成する。一実施例では、金属から成る交互する層はTi、TiN及びAl合金である。第２の金属層M2３１８の最上部副層３２０は、この第２の金属層Ｍ２ ３１８のパターニングにおいて助力となるTiNから成っている。この最上部副層３２０は図３Ｃにおいて図示している。図３Ｃに図示するように、この実施例では、第２の金属層３１８をパターニングしてギャップ３２２を形成する。これらのギャップ３２２は硬質酸化物から成るピラーを設けることによってこの構造体を強化する。次いで、第２の金属層Ｍ２を被せるようにして第３の絶縁層３２４を形成する。このことは図３Ｄに図示している。一実施例では、この第３の絶縁層３２４は第３の酸化物層３２４である。この第３の酸化物層３２４もまたギャップ３２２を充填している。一実施例では、第３の酸化物層３２４（分離用酸化物層３２４）は比較的厚く形成する。更に、一実施例では、この分離用酸化物層３２４の厚さは少なくとも１．５μmである。
次いで、比較的硬く頑丈な金属層３２６から成る層を分離用酸化物層３２４の表面に形成する。このことは図３Ｅに図示している。この硬質層３２６は分離用酸化物層３２４のより大きな領域一面に渡って横方向及び縦方向双方の応力を分配する。硬質層３２６の実施例の中には、TiNまたはSiN等の窒化物から成る層によって形成するものもある。また別の実施例では、硬質の層３２６はTiWから成る層によって形成する。更に、一実施例では、硬質層３２６は略８２０nmの厚さに形成する。図３Ｆを参照すると、硬質層３２６を被せるように第３の金属層Ｍ３ ３２８を形成する。一実施例では、硬質層３２６は、従来のサブミクロン・デポジション及びエッチング技術により第３の金属層Ｍ３ ３２８を形成する際に形成する副層である。また別の実施例（図示せず）では、硬質層３２６は分離用酸化物層３２４に近接して形成した第３の金属層Ｍ３ ３２８の副層である。次いで、被着したパッシベーション層３２２をパターニングすることによって、第３の金属層Ｍ３ ３２８の上面にボンディング・パッド３３０を形成する。このことは図３Ｇに図示している。更に、図３Ｇに図示するように、ボール・ボンディング・ワイヤ３３４をボンディング・パッド３３０に接続させる。各図には示していないが、最上部金属層３２８を各デバイスを相互接続するのに使用することができるように、ビアを比較的厚い酸化物３２４に形成する。更に、単一の集積回路が多数のボンディング・パッドを有し得ること、及び本発明は単一のボンディング・パッドに限定されないことは技術上理解されよう。
特定の各実施例を本願において例証し説明してきたが，同一の目的を達成すべく意図した如何なる配置構成をも図示した特定の実施例と代え得ることは当業者によって認められよう。この出願は本発明のどんな適合または変更をも包含することを意図している。従って、この発明が特許請求の範囲及びその等価物によってのみ限定されることが明瞭に意図されている。
１００、３００ 集積回路
１０２、３０２ N型MOS
１０４、３０４ N-DMOS
１０６，３０６ NPNデバイス
１０８、３１２ 第１の金属層Ｍ１
１１０、３１８ 第２の金属層Ｍ２
１１２、３２８ 第３の金属層Ｍ３
１１４、３３４ ボール・ボンディング・ワイヤ
１１６、１１８、３１０、３１６ ビア
１２０、１２６、３２０ 副層
１２２ 分離用酸化物層
１２４、３２２ ギャップ
１３０、３３０ ボンディング・パッド
１３２、３３２ パッシベーション層
３０１ 基板
３０８ 第１の絶縁層
３１４ 第２の絶縁層
３２４ 第３の絶縁層
３２６ 硬質層

Claims (4)

  1. 基板に少なくとも１つの能動デバイスを形成する工程、
    最上部相互接続層と前記基板との間に１つ以上の中間相互接続層を形成する工程、
    前記１つ以上の中間相互接続層と前記最上部相互接続層とを分離する１つ以上の絶縁材料層を形成する工程であって、前記最上部相互接続層と前記最上部相互接続層に最も近接した前記中間相互接続層との間に位置した前記絶縁材料層のうちの１つは、クラック発生に対する耐力を有する厚さを有して形成される前記工程、
    前記最上部相互接続層上にパッシベーション層を形成する工程、及び
    前記パッシベーション層をパターニングして前記最上部相互接続層の表面の一部を露出する工程であって、前記最上部相互接続層の前記露出した表面はボンディング・パッドを形成し、前記少なくとも１つの能動デバイスは前記ボンディング・パッドの直下に位置される前記工程を含むことを特徴とする半導体構造の形成方法。
  2. 前記最上部相互接続層を形成する工程は、
    前記最上部相互接続層の副層を形成する工程を含み、この副層の材料は前記最上部相互接続層の残部に比べて相対的に硬く、前記相対的に硬い材料の副層は、前記最上部相互接続層と前記最上部相互接続層に最も近接した前記中間相互接続層との間に位置した前記絶縁材料層に応力を分配するように構成されることを特徴とする請求項１に記載の半導体構造の形成方法。
  3. 前記最上部相互接続層に最も近接した前記中間相互接続層の一部から導体を形成する工程であって、前記導体の少なくとも一部は前記ボンディング・パッドの直下に形成される前記工程、及び
    前記導体にギャップをパターニングする工程を更に含むことを特徴とする請求項２に記載の半導体構造の形成方法。
  4. 前記導体を通る電流の流れの方向に延びるように前記ギャップをパターニングする工程を更に含むことを特徴とする請求項３に記載の半導体構造の形成方法。
JP2012058964A 2003-08-21 2012-03-15 能動領域ボンディングの両立性のある高電流構造体 Pending JP2012147006A (ja)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US49688103P 2003-08-21 2003-08-21
US60/496,881 2003-08-21
US50753903P 2003-09-30 2003-09-30
US60/507,539 2003-09-30
US10/698,184 US7005369B2 (en) 2003-08-21 2003-10-31 Active area bonding compatible high current structures
US10/698,184 2003-10-31

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2006523849A Division JP5270836B2 (ja) 2003-08-21 2004-07-20 能動領域ボンディングの両立性のある高電流構造体

Publications (1)

Publication Number Publication Date
JP2012147006A true JP2012147006A (ja) 2012-08-02

Family

ID=34198983

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2006523849A Expired - Fee Related JP5270836B2 (ja) 2003-08-21 2004-07-20 能動領域ボンディングの両立性のある高電流構造体
JP2012058964A Pending JP2012147006A (ja) 2003-08-21 2012-03-15 能動領域ボンディングの両立性のある高電流構造体

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2006523849A Expired - Fee Related JP5270836B2 (ja) 2003-08-21 2004-07-20 能動領域ボンディングの両立性のある高電流構造体

Country Status (7)

Country Link
US (4) US7005369B2 (ja)
EP (2) EP2264757B1 (ja)
JP (2) JP5270836B2 (ja)
KR (1) KR100973399B1 (ja)
CN (4) CN105261607A (ja)
TW (1) TWI293186B (ja)
WO (1) WO2005024943A1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8274160B2 (en) 2003-08-21 2012-09-25 Intersil Americas Inc. Active area bonding compatible high current structures
JP2007005539A (ja) * 2005-06-23 2007-01-11 Seiko Epson Corp 半導体装置
JP4605378B2 (ja) 2005-07-13 2011-01-05 セイコーエプソン株式会社 半導体装置
JP2007042817A (ja) * 2005-08-02 2007-02-15 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置およびその製造方法
US7701070B1 (en) 2006-12-04 2010-04-20 Xilinx, Inc. Integrated circuit and method of implementing a contact pad in an integrated circuit
US7888257B2 (en) * 2007-10-10 2011-02-15 Agere Systems Inc. Integrated circuit package including wire bonds
JP2011502352A (ja) * 2007-10-31 2011-01-20 アギア システムズ インコーポレーテッド 半導体デバイスのためのボンド・パッド・サポート構造
CN101996993A (zh) * 2009-08-13 2011-03-30 中芯国际集成电路制造(上海)有限公司 利用单一金属化的焊盘下的器件
US20110156260A1 (en) * 2009-12-28 2011-06-30 Yu-Hua Huang Pad structure and integrated circuit chip with such pad structure
JP6074984B2 (ja) * 2012-09-28 2017-02-08 ローム株式会社 半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05102327A (ja) * 1991-10-08 1993-04-23 Nec Corp 樹脂封止型半導体装置
JPH1064945A (ja) * 1996-08-20 1998-03-06 Seiko Epson Corp 半導体装置およびその製造方法
JP2001308100A (ja) * 2000-03-17 2001-11-02 Internatl Business Mach Corp <Ibm> 半導体チップおよびその形成方法
JP2002164437A (ja) * 2000-07-27 2002-06-07 Texas Instruments Inc ボンディングおよび電流配分を分散したパワー集積回路および方法
JP2002198374A (ja) * 2000-10-16 2002-07-12 Sharp Corp 半導体装置およびその製造方法
JP2004014609A (ja) * 2002-06-04 2004-01-15 Sharp Corp 半導体装置及びその製造方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4695868A (en) 1985-12-13 1987-09-22 Rca Corporation Patterned metallization for integrated circuits
US5133054A (en) * 1987-10-20 1992-07-21 Sharp Kabushiki Kaisha Data transmission apparatus for autonomously and selectively transmitting data to a plurality of transfer path
US4893151A (en) * 1987-11-26 1990-01-09 Kabushiki Kaisha Toshiba Image developing apparatus
JP2988075B2 (ja) * 1991-10-19 1999-12-06 日本電気株式会社 半導体装置
JPH06100589A (ja) * 1992-09-22 1994-04-12 Mochida Pharmaceut Co Ltd 新規な蛋白性生理活性物質およびそのｄｎａ
US5385868A (en) * 1994-07-05 1995-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Upward plug process for metal via holes
US6300688B1 (en) * 1994-12-07 2001-10-09 Quicklogic Corporation Bond pad having vias usable with antifuse process technology
JP3660799B2 (ja) * 1997-09-08 2005-06-15 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US5986343A (en) * 1998-05-04 1999-11-16 Lucent Technologies Inc. Bond pad design for integrated circuits
US6552438B2 (en) 1998-06-24 2003-04-22 Samsung Electronics Co. Integrated circuit bonding pads including conductive layers with arrays of unaligned spaced apart insulating islands therein and methods of forming same
US6232662B1 (en) * 1998-07-14 2001-05-15 Texas Instruments Incorporated System and method for bonding over active integrated circuits
US6261944B1 (en) * 1998-11-24 2001-07-17 Vantis Corporation Method for forming a semiconductor device having high reliability passivation overlying a multi-level interconnect
TW445616B (en) * 1998-12-04 2001-07-11 Koninkl Philips Electronics Nv An integrated circuit device
US8021976B2 (en) * 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
US6965165B2 (en) * 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US6534870B1 (en) * 1999-06-15 2003-03-18 Kabushiki Kaisha Toshiba Apparatus and method for manufacturing a semiconductor device
US6133054A (en) * 1999-08-02 2000-10-17 Motorola, Inc. Method and apparatus for testing an integrated circuit
US6198170B1 (en) 1999-12-16 2001-03-06 Conexant Systems, Inc. Bonding pad and support structure and method for their fabrication
US6795675B2 (en) * 2001-02-26 2004-09-21 Canon Kabushiki Kaisha Developing-carrying member, and developing apparatus and image forming apparatus including the member
FR2824954A1 (fr) 2001-05-18 2002-11-22 St Microelectronics Sa Plot de connexion d'un circuit integre
EP1266980B1 (en) * 2001-06-11 2005-11-02 Mitsubishi Materials Corporation Surface-coated carbide alloy tool
JP2003068751A (ja) 2001-08-27 2003-03-07 Nec Yamagata Ltd 半導体装置及びその製造方法
JP2003068740A (ja) * 2001-08-30 2003-03-07 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2003142485A (ja) * 2001-11-01 2003-05-16 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6921979B2 (en) * 2002-03-13 2005-07-26 Freescale Semiconductor, Inc. Semiconductor device having a bond pad and method therefor
US7288845B2 (en) * 2002-10-15 2007-10-30 Marvell Semiconductor, Inc. Fabrication of wire bond pads over underlying active devices, passive devices and/or dielectric layers in integrated circuits
US6963138B2 (en) * 2003-02-03 2005-11-08 Lsi Logic Corporation Dielectric stack
JP4357862B2 (ja) * 2003-04-09 2009-11-04 シャープ株式会社 半導体装置
US6927156B2 (en) * 2003-06-18 2005-08-09 Intel Corporation Apparatus and method extending flip-chip pad structures for wirebonding on low-k dielectric silicon
US7459790B2 (en) * 2003-10-15 2008-12-02 Megica Corporation Post passivation interconnection schemes on top of the IC chips

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05102327A (ja) * 1991-10-08 1993-04-23 Nec Corp 樹脂封止型半導体装置
JPH1064945A (ja) * 1996-08-20 1998-03-06 Seiko Epson Corp 半導体装置およびその製造方法
JP2001308100A (ja) * 2000-03-17 2001-11-02 Internatl Business Mach Corp <Ibm> 半導体チップおよびその形成方法
JP2002164437A (ja) * 2000-07-27 2002-06-07 Texas Instruments Inc ボンディングおよび電流配分を分散したパワー集積回路および方法
JP2002198374A (ja) * 2000-10-16 2002-07-12 Sharp Corp 半導体装置およびその製造方法
JP2004014609A (ja) * 2002-06-04 2004-01-15 Sharp Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20060099823A1 (en) 2006-05-11
CN105261607A (zh) 2016-01-20
US7795130B2 (en) 2010-09-14
EP2264757A2 (en) 2010-12-22
TW200511403A (en) 2005-03-16
US20070187837A1 (en) 2007-08-16
EP1661179A1 (en) 2006-05-31
EP2264757B1 (en) 2017-03-29
JP5270836B2 (ja) 2013-08-21
CN104112706A (zh) 2014-10-22
JP2007503113A (ja) 2007-02-15
KR100973399B1 (ko) 2010-07-30
US7005369B2 (en) 2006-02-28
US20070184645A1 (en) 2007-08-09
EP2264757A3 (en) 2011-06-29
EP1661179B1 (en) 2017-09-06
US20050042853A1 (en) 2005-02-24
KR20060087516A (ko) 2006-08-02
WO2005024943A1 (en) 2005-03-17
CN1645606A (zh) 2005-07-27
CN102097366A (zh) 2011-06-15
US7224074B2 (en) 2007-05-29
TWI293186B (en) 2008-02-01

Similar Documents

Publication Publication Date Title
JP2012147006A (ja) 能動領域ボンディングの両立性のある高電流構造体
US6803302B2 (en) Method for forming a semiconductor device having a mechanically robust pad interface
CN102593076B (zh) 半导体装置
CN100593232C (zh) 制造倒装芯片器件的结构和方法
EP1399966B1 (en) Power pads for application of high current per bond pad in silicon technology
KR20000057792A (ko) 반도체 집적 회로의 제조 방법
CN1941341A (zh) 用于代替互连层的焊盘下的通路
JP5627835B2 (ja) 半導体装置および半導体装置の製造方法
US8652960B2 (en) Active area bonding compatible high current structures
US20020068385A1 (en) Method for forming anchored bond pads in semiconductor devices and devices formed
EP1119046A2 (en) Wire bonding technique and architecture suitable for copper metallization in semiconductor structures
JP2013239756A (ja) 半導体装置
JP2004063995A (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120403

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131031

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131105

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140129

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140617