JP2012147084A

JP2012147084A - 出力回路

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Publication number: JP2012147084A
Application number: JP2011001963A
Authority: JP
Inventors: Masahiro Kitagawa; 昌宏北川
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2011-01-07
Filing date: 2011-01-07
Publication date: 2012-08-02
Also published as: US20120176116A1; DE102011090183A1

Abstract

【課題】回路規模が小さく、出力トランジスタのしきい値電圧がばらついてもノイズを抑えつつターンオフ時間を短縮する。
【解決手段】駆動信号ＳｄがＬの時、トランジスタＴ１がオン、Ｔ２がオフしてＶGS(T3)がほぼ電源電圧Ｖccに等しくなりトランジスタＴ３がオンする。駆動信号ＳｄがＨになるとトランジスタＴ１がオフ、Ｔ２がオンする。トランジスタＴ４がオンするので抵抗Ｒ２がバイパスされ、トランジスタＴ３のゲート電荷はトランジスタＴ４、Ｔ２を通して急速に放電する。ＶGS(T3)がＶth(T4)＋ＶDS(T2)よりも低下すると、トランジスタＴ４はオフとなり、以後はトランジスタＴ３のゲート電荷が抵抗Ｒ２とトランジスタＴ２を通して緩やかに放電する。トランジスタＴ３、Ｔ４のしきい値電圧は一致する傾向があるので、ＶGS(T3)がＶTH(T3)に低下した時点でトランジスタＴ４をオフできる。
【選択図】図１

Description

本発明は、一の電源線に対し接地された駆動トランジスタおよび出力トランジスタを備えた出力回路に関する。

出力回路は、駆動トランジスタを用いて出力トランジスタを駆動し、負荷に流れる電流を通断電する。負荷電流を急速に通断電すると大きなノイズが発生し、車載装置例えばラジオに対するノイズの原因となる。そこで、出力トランジスタの制御電圧の変化率を下げて、通断電時の電流変化率を小さくする手段が用いられている。しかし、制御電圧の変化率を下げると、ターンオン時間およびターンオフ時間が長くなる問題がある。

そこで、特許文献１に記載された出力回路は、小電流駆動回路と大電流駆動回路とを備え、ターンオン時に出力トランジスタの制御電圧がしきい値電圧に達するまでは小電流駆動回路と大電流駆動回路により出力トランジスタを駆動し、出力トランジスタの制御電圧がしきい値電圧に達した後は小電流駆動回路のみにより出力トランジスタを駆動している。また、特許文献２に記載された出力回路は、駆動トランジスタと直列に抵抗を備え、ターンオン時に出力トランジスタの制御電圧がしきい値電圧に達するまでは抵抗をバイパスして駆動電流を高め、出力トランジスタの制御電圧がしきい値電圧に達した後は抵抗により駆動電流を低減している。

特開平１１−１４５８０６号公報特開平７−２２６６６３号公報

上記特許文献１記載の出力回路は、出力トランジスタに対する小電流駆動回路と大電流駆動回路の２回路を必要とし、大電流駆動回路の動作状態を制御する制御回路の回路規模も大きくなるため、レイアウトサイズひいてはコストが増大する。また、上記特許文献２記載の出力回路は、回路規模は比較的小さくなるが、出力トランジスタのしきい値電圧がばらつくと、バイパスすべき期間と実際にバイパスする期間との間にずれが生じ、ターンオン時間が延びたり、逆にノイズを除去できない期間が生じる虞がある。

本発明は上記事情に鑑みてなされたもので、その目的は、回路規模を小さく構成でき、出力トランジスタのしきい値電圧がばらついてもターンオフ時のノイズを抑えつつターンオフ時間も短縮できる出力回路を提供することにある。

請求項１に記載した手段によれば、駆動トランジスタおよび出力トランジスタの各一端子（ソース、エミッタ）が一の電源線に対し接地され、駆動トランジスタの非接地側端子（ドレイン、コレクタ）と出力トランジスタの制御端子（ゲート、ベース）との間に電流制限素子が接続されている。出力トランジスタと同じ接合形式（ＮＰＮ／ＰＮＰ）または同じ導電型（Ｎチャネル／Ｐチャネル）の経路切換トランジスタが、電流制限素子と並列に接続されている。経路切換トランジスタの制御端子と出力トランジスタの制御端子は接続されている。

この構成によれば、出力トランジスタをオン状態からオフ状態に移行させるため駆動トランジスタがオンすると、駆動トランジスタの主端子間（ドレイン・ソース間、コレクタ・エミッタ間）の電圧（以下、オン電圧と言う）が小さくなるとともに、「経路切換トランジスタに印加される制御電圧＋駆動トランジスタのオン電圧＝出力トランジスタに印加される制御電圧」の関係が成立する。また、経路切換トランジスタと出力トランジスタは、同じ製造プロセスの下で接近した位置にレイアウトされるので、しきい値電圧のばらつき傾向が一致する。例えば経路切換トランジスタと出力トランジスタのしきい値電圧を等しく設計すれば、しきい値電圧の値自体はばらついても両トランジスタのしきい値電圧同士の差は小さくなる。

出力トランジスタの制御電圧が（経路切換トランジスタのしきい値電圧＋駆動トランジスタのオン電圧）まで減少する間は、経路切換トランジスタがオンして電流制限素子をバイパスするので、出力トランジスタの制御電圧を短時間で低減できターンオフ時間を短縮できる。出力トランジスタの制御電圧が（経路切換トランジスタのしきい値電圧＋駆動トランジスタのオン電圧）を超えて減少するようになると、経路切換トランジスタがオフするので、電流制限素子が介在して出力トランジスタの制御電圧の変化が緩やかになる。これにより断電時の電流変化率が小さくなりノイズを低減できる。

本手段によれば回路規模を小さく構成できる。また、経路切換トランジスタと出力トランジスタのしきい値電圧のばらつき傾向が一致するので、経路切換トランジスタのしきい値電圧が相対的に大きくなり経路切換トランジスタのオフ移行タイミングが早まってターンオフ時間が延びること、および経路切換トランジスタのしきい値電圧が相対的に小さくなり急激な電流変化が生じてノイズの発生が増えることを確実に防止することができる。

請求項２に記載した手段によれば、電流制限素子と経路切換トランジスタとの並列回路と駆動トランジスタとの間に、電流に応じた電圧を生成する調整素子を備えている。この場合には、「経路切換トランジスタに印加される制御電圧＋駆動トランジスタのオン電圧＋調整素子の電圧＝出力トランジスタに印加される制御電圧」の関係が成立する。

調整素子を介在させることにより、「経路切換トランジスタのしきい値電圧＋駆動トランジスタのオン電圧＜出力トランジスタのしきい値電圧」の関係がある場合でも、出力トランジスタの制御電圧がしきい値電圧以上の時点で経路切換トランジスタをオフして電流制限素子を作用させることができるので、急激な電流変化によるノイズの発生を抑えることができる。

また、「経路切換トランジスタのしきい値電圧＞出力トランジスタのしきい値電圧」の関係がある場合には、経路切換トランジスタがオンしたときに調整素子を通して出力トランジスタを駆動し、その後経路切換トランジスタがオフすると、電流制限素子と調整素子を直列に介して出力トランジスタを駆動する。つまり、出力トランジスタの制御電圧は段階的な制限電流によって低減するので、急激な電流変化によるノイズの発生を抑制することができる。

請求項３に記載した手段によれば、経路切換トランジスタのしきい値電圧と経路切換トランジスタがオンした状態で調整素子に生成される電圧とを加えた電圧が、出力トランジスタのしきい値電圧以上となる。この構成によれば、駆動トランジスタのオン電圧の大小にかかわらず、出力トランジスタの制御電圧がしきい値電圧以上の時点で経路切換トランジスタをオフして電流制限素子を確実に作用させることができる。また、上述したように、出力トランジスタの制御電圧を段階的な制限電流によって低減できる。

請求項４に記載した手段によれば、経路切換トランジスタの制御端子と出力トランジスタの制御端子との間または経路切換トランジスタのソースもしくはエミッタから電流制限素子に至る経路に、電流に応じた電圧を生成する調整素子を備えている。この構成によっても請求項２に記載した手段と同様の作用および効果が得られる。

請求項５に記載した手段によれば、経路切換トランジスタのしきい値電圧と調整素子に生成される電圧とを加えた電圧が、出力トランジスタのしきい値電圧以上である。この構成によっても請求項３に記載した手段と同様の作用および効果が得られる。

請求項６に記載した手段によれば、調整素子は、抵抗またはダイオードにより構成されている。抵抗の場合には、電流に比例した電圧を生成する。ダイオードの場合には、順方向電圧を生成する。

請求項７に記載した手段によれば、経路切換トランジスタは、出力トランジスタのしきい値電圧以上であって且つ互いに異なるしきい値電圧を持つ複数の経路切換トランジスタが並列に接続された構成を備えている。この構成によれば、駆動トランジスタがオンして出力トランジスタの制御電圧が低下するのに伴い、しきい値電圧が大きい経路切換トランジスタから順にオンからオフに転じる。

各経路切換トランジスタはオン抵抗を持っているので、並列接続された経路切換トランジスタ全体としてのオン抵抗は順次高くなり、出力トランジスタの制御電圧がしきい値電圧に達する前に、全ての経路切換トランジスタがオフして電流制限素子のみが作用する。本手段によれば、出力トランジスタの制御電圧の変化割合を段階的に小さくすることができる。

請求項８に記載した手段によれば、電流制限素子は、複数の電流制限素子の直列回路により構成されている。経路切換トランジスタは、複数の電流制限素子のそれぞれに並列に接続されたトランジスタが直列に接続された構成を備え、出力トランジスタの制御端子に最も近い電位を持つトランジスタの制御端子が出力トランジスタの制御端子に接続され、他のトランジスタはダイオード接続されている。この構成によれば、経路切換トランジスタの各トランジスタは、そのしきい値電圧および並列接続される電流制限素子の大きさに応じて段階的にオンからオフに転じるので、出力トランジスタの制御電圧の変化割合を段階的に小さくすることができる。

本発明の第１の実施形態を示す出力回路の構成図駆動信号ＳｄがＬレベルからＨレベルに変化したときの波形図本発明の第２の実施形態を示す図１相当図本発明の第３の実施形態を示す図１相当図本発明の第４の実施形態を示す図１相当図本発明の第５の実施形態を示す図１相当図本発明の第６の実施形態を示す図１相当図本発明の第７の実施形態を示す図１相当図本発明の第８の実施形態を示す図１相当図本発明の第９の実施形態を示す図１相当図本発明の第１０の実施形態を示す図１相当図

各実施形態において実質的に同一部分には同一符号を付して説明を省略する。また、トランジスタＴｎのゲート・ソース間電圧をＶGS(Tn)、ドレイン・ソース間電圧をＶDS(Tn)、しきい値電圧をＶth(Tn)と表記する。

（第１の実施形態）
以下、本発明の第１の実施形態について図１および図２を参照しながら説明する。
図１に示す出力回路１は、図示しない他の回路とともにＣＭＯＳプロセスにより製造されるＩＣとして構成されている。電圧Ｖccが供給される電源線２と電源線３（グランド線）との間には、Ｐチャネル型の駆動トランジスタＴ１、抵抗Ｒ１、抵抗Ｒ２、Ｎチャネル型の駆動トランジスタＴ２が直列に接続されている。トランジスタＴ１とＴ２のゲートは、共通に接続されて駆動信号Ｓｄの入力ノードｎ１とされている。また、電源線２と電源線３との間には、抵抗Ｒ３とＮチャネル型の出力トランジスタＴ３とが出力ノードｎ３を挟んで直列に接続されている。電源線２と出力ノードｎ３との間には図示しない負荷が接続されてローサイド駆動される。

トランジスタＴ２とＴ３はともに電源線３に対しソース接地されており、トランジスタＴ１、Ｔ２のドレイン（非接地側端子）とトランジスタＴ３のゲート（制御端子）との間に上記抵抗Ｒ１、Ｒ２が接続される。抵抗Ｒ１と抵抗Ｒ２の接続ノードｎ２は、トランジスタＴ３のゲートに接続されている。抵抗Ｒ２には、トランジスタＴ３と同じＮチャネル型の導電型を持つ経路切換トランジスタＴ４が並列に接続されている。トランジスタＴ４のゲートは、トランジスタＴ３のゲートに接続されている。

抵抗Ｒ１、Ｒ２（電流制限素子）は出力電圧Ｖoutを緩やかに変化させるために設けられており、それぞれトランジスタＴ３がオンする時、オフする時にトランジスタＴ３のゲート容量を充放電する電流を制限する。負荷に流れる出力電流および出力電圧Ｖoutを緩やかに変化させるのは、通断電時に生じるノイズ（特に車載ラジオへのノイズ）を低減するためである。

本実施形態では、トランジスタＴ３、Ｔ４のしきい値電圧Ｖth(T3)、Ｖth(T4)が互いに等しく設計されている。トランジスタＴ３とＴ４は同じ製造プロセスの下で接近した位置にレイアウトされるので、しきい値電圧のばらつき傾向は一致する。従って、たとえしきい値電圧がばらついても、トランジスタＴ３、Ｔ４のしきい値電圧Ｖth(T3)、Ｖth(T4)の差は非常に小さくなる。

図２は、駆動信号ＳｄがＬレベル（０Ｖ）からＨレベル（Ｖcc）に変化したときの波形図である。（ｂ）、（ｃ）は、それぞれ本実施形態の出力回路１におけるＶGS(T3)、ノードｎ３の出力電圧Ｖoutである。（ｄ）、（ｅ）は、それぞれトランジスタＴ４が存在しない従来の出力回路におけるＶGS(T3)、ノードｎ３の出力電圧Ｖoutである。駆動信号ＳｄがＬレベルの時、トランジスタＴ１がオン、Ｔ２がオフしてＶGS(T3)がほぼ電源電圧Ｖccに等しくなるのでトランジスタＴ３がオンする。このとき、出力電圧Ｖoutはほぼ０Ｖとなり、トランジスタＴ３には負荷電流が流れる。

その後、時刻ｔ１で駆動信号ＳｄがＨレベルになると、トランジスタＴ１がオフ、トランジスタＴ２がオンとなり、トランジスタＴ２のドレイン・ソース間電圧ＶDS(T2)はほぼ０Ｖに低下する。このとき、以下の（１）式が成立する。
ＶGS(T4)＋ＶDS(T2)＝ＶGS(T3) …（１）
トランジスタＴ４は、以下の（２）式の条件下でオンする。
ＶGS(T4)＝ＶGS(T3)−ＶDS(T2)≧Ｖth(T4) …（２）

時刻ｔ１の直後は上記（２）式が成立してトランジスタＴ４がオンするので、トランジスタＴ４により抵抗Ｒ２がバイパスされ、トランジスタＴ３のゲート容量に蓄積された電荷はトランジスタＴ４、Ｔ２を通して急速に放電する。これにより、トランジスタＴ３のゲート・ソース間電圧ＶGS(T3)は急激に低下する。やがてＶGS(T3)がＶth(T4)＋ＶDS(T2)よりも低下すると（時刻ｔ２）、トランジスタＴ４はオフとなり、以後はトランジスタＴ３のゲート容量に蓄積された電荷が抵抗Ｒ２とトランジスタＴ２を通して緩やかに放電する。これにより、トランジスタＴ３のゲート・ソース間電圧ＶGS(T3)は緩やかに低下する。

上述したように本実施形態ではＶth(T3)＝Ｖth(T4)なので、ＶGS(T3)の低下に伴い初めにトランジスタＴ４がオフし、その後ＶGS(T3)がＶDS(T2)だけ低下した時点でトランジスタＴ３がオフし始める。ただし、ＶDS(T2)は非常に小さいので、トランジスタＴ３とＴ４はほぼ同時にオフすることになる。トランジスタＴ３に流れる電流および出力電圧Ｖoutは、時刻ｔ２までは変化せず、ＶGS(T3)がＶth(T3)以下になるとそれぞれ徐々に低下および上昇する。一方、トランジスタＴ４が存在しない従来の出力回路では、ゲート容量に蓄積された電荷は常に抵抗Ｒ２とトランジスタＴ２を通して放電する。

本実施形態によれば、トランジスタＴ３のゲート・ソース間電圧ＶGS(T3)がしきい値電圧Ｖth(T3)まで低下する間は、トランジスタＴ４がオンして抵抗Ｒ２をバイパスする。これにより、ＶGS(T3)を短時間で低減でき、ターンオフ時間を短縮できる。また、ＶGS(T3)がしきい値電圧Ｖth(T3)を超えて低下するようになると、トランジスタＴ４がオフするので、電荷引き抜き経路に抵抗Ｒ２が介在してＶGS(T3)の変化が緩やかになる。これにより断電時の電流変化率が小さくなりノイズを低減できる。さらに、出力回路１は、従来回路にトランジスタＴ４を追加した構成であるので、従来の出力回路と比べレイアウトサイズの増加が少なくて済む。

製造プロセス上、トランジスタＴ３、Ｔ４のしきい値電圧Ｖth(T3)、Ｖth(T4)のばらつき傾向が一致する。このため、Ｖth(T3)＝Ｖth(T4)（より厳密にはＶth(T3)＝Ｖth(T4)＋ＶDS(T2)））の設計条件でＩＣを製造すれば、しきい値電圧値自体はばらついてもしきい値電圧Ｖth(T3)、Ｖth(T4)は等しくなる。その結果、トランジスタＴ４のしきい値電圧Ｖth(T4)が相対的に大きくなり、トランジスタＴ４のオフ移行タイミングが早まってターンオフ時間が延びること、およびトランジスタＴ４のしきい値電圧Ｖth(T4)が相対的に小さくなり、急激な電流変化が生じてノイズの発生が増えることを確実に防止することができる。なお、Ｖth(T3)＝Ｖth(T4)の関係が成立しない場合でも、少なくともＶth(T3)≦Ｖth(T4)（より厳密にはＶth(T3)≦Ｖth(T4)＋ＶDS(T2)））の関係があれば、断電時のノイズを低減できる。

（第２の実施形態）
図３は、第２の実施形態の出力回路４を示している。トランジスタＴ１と抵抗Ｒ１との間に抵抗Ｒ４を備えている。また、抵抗Ｒ２とトランジスタＴ４との並列回路とトランジスタＴ２との間に抵抗Ｒ５を備えている。抵抗Ｒ５は、電流に応じた電圧を生成する調整素子である。トランジスタＴ４がオンした状態で抵抗Ｒ５に生成される電圧をＶ(R5)と表記すれば、以下の（３）式が成立する。
ＶGS(T4)＋Ｖ(R5)＋ＶDS(T2)＝ＶGS(T3) …（３）

第１の実施形態の出力回路１では、Ｖth(T3)＝Ｖth(T4)の場合には、ＶGS(T3)の低下に伴い初めにトランジスタＴ４がオフしてＶGS(T3)の変化を緩やかにし、その後トランジスタＴ３がオフする。しかし、トランジスタＴ３の素子サイズがトランジスタＴ４の素子サイズより大きい等の理由によりＶth(T4)＋ＶDS(T2)＜Ｖth(T3)の関係となる場合には、ＶGS(T3)がＶth(T3)より低下した後もトランジスタＴ４がオンし続けるので、急激な電流変化によりノイズが増大する虞がある。

これに対し、本実施形態の出力回路４は調整素子として抵抗Ｒ５を設けたので、抵抗Ｒ５の大きさを適宜設定して次の（４）式または（５）式を成立させることができる。
Ｖth(T4)＋Ｖ(R5)＋ＶDS(T2)≧Ｖth(T3) …（４）
Ｖth(T4)＋Ｖ(R5)≧Ｖth(T3) …（５）
これら何れの場合も、ＶGS(T3)の低下に伴い初めにトランジスタＴ４がオフしてからトランジスタＴ３がオフするようになるので、急激な電流変化によるノイズの発生を抑えることができる。

一方、Ｖth(T4)＞Ｖth(T3)の関係となる場合には、トランジスタＴ４がオンしている間、抵抗Ｒ５を通してトランジスタＴ３のゲート電荷を引き抜く。その後、トランジスタＴ４がオフすると、抵抗Ｒ２と抵抗Ｒ５を直列に介してトランジスタＴ３のゲート電荷を引き抜く。その結果、トランジスタＴ３のゲート・ソース間電圧ＶGS(T3)は段階的な制限電流によって低減するので、急激な電流変化によるノイズの発生を抑制することができる。

（第３の実施形態）
図４は、第３の実施形態の出力回路５を示している。この出力回路５は、第２の実施形態の出力回路４に対し、抵抗Ｒ４、Ｒ５をダイオードＤ１、Ｄ２で置き替えたものである。調整素子であるダイオードＤ２の順方向電圧をＶｆとすれば、以下の（６）式が成立する。
ＶGS(T4)＋Ｖｆ＋ＶDS(T2)＝ＶGS(T3) …（６）

本実施形態によれば、トランジスタＴ４を設けたことによる作用および効果を奏する他、Ｖth(T4)＋ＶDS(T2)＜Ｖth(T3)の関係となる場合に次の（７）式または（８）式を成立させることができ、急激な電流変化によるノイズの発生を抑えることができる。
Ｖth(T4)＋Ｖｆ＋ＶDS(T2)≧Ｖth(T3) …（７）
Ｖth(T4)＋Ｖｆ≧Ｖth(T3) …（８）

さらに、本実施形態によれば、駆動信号ＳｄがＬレベルのときのＶGS(T3)は（Ｖcc−ＶDS(T1)−Ｖｆ）までしか上昇しないので、その分だけトランジスタＴ３のゲート電荷が減少し、駆動信号ＳｄがＨレベルに転じた時のターンオフ時間を短縮することができる。また、駆動信号ＳｄがＨレベルのときのＶGS(T3)は（Ｖｆ＋ＶDS(T2)）以下には下がらないので、駆動信号ＳｄがＬレベルに転じた時のターンオン時間を短縮することができる。

（第４の実施形態）
図５は、第４の実施形態の出力回路６を示している。この出力回路６は、トランジスタＴ４のゲートとトランジスタＴ３のゲートとの間にダイオードＤ３を備えている。ダイオードＤ３は、電流に応じた電圧を生成する調整素子である。この構成でも第３の実施形態と同様の（６）式が成立する。従って、トランジスタＴ４を設けたことによる上述した作用および効果を奏する他、Ｖth(T4)＋ＶDS(T2)＜Ｖth(T3)の関係となる場合に上述した（７）式または（８）式を成立させることができ、急激な電流変化によるノイズの発生を抑えることができる。

（第５の実施形態）
図６は、第５の実施形態の出力回路７を示している。この出力回路７は、トランジスタＴ４のゲートとトランジスタＴ３のゲートとの間に抵抗Ｒ６を備えている。抵抗Ｒ６は、電流に応じた電圧を生成する調整素子である。本実施形態によっても、第４の実施形態と同様の作用および効果を奏する。

（第６の実施形態）
図７は、第６の実施形態の出力回路８を示している。この出力回路８は、トランジスタＴ４のソースから抵抗Ｒ２（トランジスタＴ２のドレイン）に至る経路にダイオードＤ４を備えている。ダイオードＤ４は、電流に応じた電圧を生成する調整素子である。本実施形態によっても、第４の実施形態と同様の作用および効果を奏する。

（第７の実施形態）
図８は、第７の実施形態の出力回路９を示している。トランジスタＴ４は、トランジスタＴ３のしきい値電圧Ｖth(T3)以上であって且つ互いに異なるしきい値電圧Ｖth(T41)、Ｖth(T42)、Ｖth(T43)を持つ３つのトランジスタＴ４１、Ｔ４２、Ｔ４３が並列に接続された構成を備えている。

Ｖth(T43)＞Ｖth(T42)＞Ｖth(T41)≧Ｖth(T3)の関係がある場合、駆動信号ＳｄがＨレベルになると、トランジスタＴ２がオンとなり、トランジスタＴ４１、Ｔ４２、Ｔ４３が全てオンする。この場合、トランジスタＴ３のゲート電荷の放電経路にトランジスタＴ４１、Ｔ４２、Ｔ４３のオン抵抗が並列に入るので、放電経路の抵抗が最も小さくなり急速に放電する。

トランジスタＴ３のゲート・ソース間電圧ＶGS(T3)が低下してＶGS(T3)＜Ｖth(T43)になると（ただし、ＶDS(T2)≒０Ｖ）、トランジスタＴ４３がオフするため、放電経路にトランジスタＴ４１、Ｔ４２のオン抵抗が並列に入る。さらにゲート・ソース間電圧ＶGS(T3)が低下してＶGS(T3)＜Ｖth(T42)になると、トランジスタＴ４２もオフするため、放電経路にトランジスタＴ４１のオン抵抗が入る。そして、最終的にはトランジスタＴ４１、Ｔ４２、Ｔ４３が全てオフとなり、抵抗Ｒ２を通して緩やかに電荷の放電が行われる。

本実施形態によれば、第１の実施形態と同様の作用および効果を奏する。さらに、トランジスタＴ３のゲート・ソース間電圧ＶGS(T3)がしきい値電圧Ｖth(T3)に達する前の時点からゲート・ソース間電圧ＶGS(T3)の変化割合を段階的に小さくするので、ターンオフ時間の増大を極力小さく抑えつつ、断電時に生じるノイズを一層低減することができる。

（第８の実施形態）
図９は、第８の実施形態の出力回路１０を示している。抵抗Ｒ２は、３つの抵抗Ｒ２１、Ｒ２２、Ｒ２３（電流制限素子）の直列回路により構成されている。抵抗Ｒ２に並列に接続される経路切換トランジスタＴ５は、上記３つの抵抗Ｒ２１、Ｒ２２、Ｒ２３のそれぞれに並列に接続された経路切換トランジスタＴ５１、Ｔ５２、Ｔ５３が直列に接続された構成を備えている。トランジスタＴ３のゲート電位に最も近い電位を持つトランジスタＴ５１のゲートはトランジスタＴ３のゲートに接続され、他のトランジスタＴ５２、Ｔ５３はゲート・ドレイン間が接続されたダイオード接続とされている。

駆動信号ＳｄがＨレベルになるとトランジスタＴ２がオンとなる。このとき（９）式が成立すれば、トランジスタＴ５１、Ｔ５２、Ｔ５３が全てオンする。これにより、トランジスタＴ５１、Ｔ５２、Ｔ５３を直列に介した放電経路が形成され、当該放電経路の抵抗が最も小さくなるので、トランジスタＴ３のゲート電荷は急速に放電する。
Ｖth(T51)＋Ｖth(T52)＋Ｖth(T53)＜Ｖcc−ＶDS(T1) …（９）

トランジスタＴ３のゲート・ソース間電圧ＶGS(T3)がさらに低下した場合の動作は、抵抗Ｒ２１、Ｒ２２、Ｒ２３の値とトランジスタＴ５１、Ｔ５２、Ｔ５３のしきい値電圧Ｖth(T51)、Ｖth(T52)、Ｖth(T53)とに応じて定まる。例えばしきい値電圧Ｖth(T51)、Ｖth(T52)、Ｖth(T53)が等しい場合には、抵抗Ｒ２１、Ｒ２２、Ｒ２３のうち抵抗値の最も小さいものに並列接続されたトランジスタから順次オフする。一方、しきい値電圧Ｖth(T51)、Ｖth(T52)、Ｖth(T53)が異なる場合には、並列接続された抵抗の値にも依存して動作が定まる。

本実施形態によれば、第１の実施形態と同様の作用および効果を奏する。さらに、トランジスタＴ３のゲート・ソース間電圧ＶGS(T3)の変化割合を段階的に小さくするので、ターンオフ時間の増大を極力小さく抑えつつ、断電時に生じるノイズを一層低減することができる。

（第９の実施形態）
図１０は、第９の実施形態の出力回路１１を示している。この出力回路１１は、第１の実施形態に示したローサイド駆動の出力回路１をハイサイド駆動の形態に変更したものである。電源線２、３間にはＰチャネル型の駆動トランジスタＴ１２、抵抗Ｒ１２、抵抗Ｒ１１、Ｎチャネル型の駆動トランジスタＴ１１が直列に接続されるとともに、Ｐチャネル型の出力トランジスタＴ１３と抵抗Ｒ１３とが直列に接続されている。ノードｎ１１、ｎ１２、ｎ１３は、出力回路１のノードｎ１、ｎ２、ｎ３と同様に設定されている。電流制限素子である抵抗Ｒ１２には、トランジスタＴ１３と同じＰチャネル型の導電型を持つ経路切換トランジスタＴ１４が並列に接続されている。トランジスタＴ１４のゲートは、トランジスタＴ１３のゲートに接続されている。

駆動信号ＳｄがＨレベルの時、トランジスタＴ１１がオン、Ｔ１２がオフしてＶGS(T13)がほぼＶccに等しくなるのでトランジスタＴ１３がオンする。このとき、出力電圧ＶoutはほぼＶccとなり、トランジスタＴ１３には負荷電流が流れる。駆動信号ＳｄがＬレベルになると、トランジスタＴ１１がオフ、トランジスタＴ１２がオンとなる。このときトランジスタＴ１４がオンして抵抗Ｒ１２をバイパスし、トランジスタＴ１３のゲート電荷はトランジスタＴ１２、Ｔ１４を通して急速に放電する。やがてＶGS(T13)がＶth(T14)＋ＶDS(T12)よりも低下すると、トランジスタＴ１４はオフとなり、以後はトランジスタＴ１３のゲート電荷がトランジスタＴ１２と抵抗Ｒ１２を通して緩やかに放電する。本実施形態によっても第１の実施形態と同様の効果を奏する。

（第１０の実施形態）
図１１は、第１０の実施形態の出力回路１２を示している。この出力回路１２は、第１の実施形態の出力回路１と第９の実施形態の出力回路１１とを組み合わせたものである。駆動信号Ｓｄは、トランジスタＴ１、Ｔ２のゲートおよびトランジスタＴ１１、Ｔ１２のゲートに与えられる。電源線２と電源線３との間には、トランジスタＴ１３、Ｔ３が出力ノードｎ２３を挟んで直列に接続されている。

駆動信号ＳｄがＬレベルになると、トランジスタＴ３がオン、トランジスタＴ１３がオフして出力電圧Ｖoutはほぼ０Ｖとなり、駆動信号ＳｄがＨレベルになると、トランジスタＴ３がオフ、トランジスタＴ１３がオンして出力電圧ＶoutはほぼＶccとなる。本実施形態によれば、駆動信号Ｓｄの変化に応じて出力電圧Ｖoutが何れの向きに変化する場合でもノイズの発生を抑えることができる。また、ターンオフ時間の短縮により、貫通電流が流れる時間を極力短くすることができる。

（その他の実施形態）
以上、本発明の好適な実施形態について説明したが、本発明は上述した実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲内で種々の変形、拡張を行うことができる。
駆動トランジスタ、出力トランジスタおよび経路切換トランジスタは、ＭＯＳトランジスタ（ＭＯＳＦＥＴ）に限られず、バイポーラトランジスタやＩＧＢＴなどであってもよい。

電流制限素子および調整素子に抵抗を用いる場合、ＭＯＳトランジスタのオン抵抗を用いてもよい。
駆動トランジスタＴ１、Ｔ２またはＴ１２、Ｔ１１が直列に接続される電源線の電圧と、抵抗Ｒ３と出力トランジスタＴ３または出力トランジスタＴ１３と抵抗Ｒ１３が直列に接続される電源線の電圧は、互いに異なる電圧であってもよい。

第２ないし第６の実施形態の中から２以上の実施形態を選択して組み合わせてもよい。
第２ないし第６の実施形態および第９、第１０の実施形態においても、第７の実施形態を適用することができる。第４の実施形態に適用する場合、ダイオードＤ３は、並列接続されるトランジスタＴ４１、Ｔ４２、Ｔ４３の各ゲートとトランジスタＴ３のゲートとの間にそれぞれ設ける。第５の実施形態に適用する場合、抵抗Ｒ６は、並列接続されるトランジスタＴ４１、Ｔ４２、Ｔ４３の各ゲートとトランジスタＴ３のゲートとの間にそれぞれ設ける。第６の実施形態に適用する場合、ダイオードＤ４は、並列接続されるトランジスタＴ４１、Ｔ４２、Ｔ４３のソースに対しそれぞれ設けてもよいが、共通に接続されたトランジスタＴ４のソースから抵抗Ｒ２（トランジスタＴ２のドレイン）に至る経路に共通に１つ設けてもよい。

第２ないし第６の実施形態および第９、第１０の実施形態においても、第８の実施形態を適用することができる。第４の実施形態に適用する場合、ダイオードＤ３は、トランジスタＴ５１のゲートとトランジスタＴ３のゲートとの間およびトランジスタＴ５２、Ｔ５３の各ゲートとドレインとの間の少なくとも１箇所に設ける。第５の実施形態に適用する場合、抵抗Ｒ６は、トランジスタＴ５１のゲートとトランジスタＴ３のゲートとの間およびトランジスタＴ５２、Ｔ５３の各ゲートとドレインとの間の少なくとも１箇所に設ける。第６の実施形態に適用する場合、ダイオードＤ４は、トランジスタＴ５１のソースとトランジスタＴ５２のドレインとの間、トランジスタＴ５２のソースとトランジスタＴ５３のドレインとの間、トランジスタＴ５３のソースから抵抗Ｒ２３（トランジスタＴ２のドレイン）に至る経路のうち少なくとも１箇所に設ける。
第９の実施形態に対しても第２ないし第８の実施形態を適用できる。

図面中、１、４、５、６、７、８、９、１０、１１、１２は出力回路、２、３は電源線、Ｄ２、Ｄ３、Ｄ４はダイオード（調整素子）、Ｒ２、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ１２は抵抗（電流制限素子）、Ｒ５、Ｒ６は抵抗（調整素子）、Ｔ２、Ｔ１２は駆動トランジスタ、Ｔ３、Ｔ１３は出力トランジスタ、Ｔ４、Ｔ４１、Ｔ４２、Ｔ４３、Ｔ５、Ｔ５１、Ｔ５２、Ｔ５３、Ｔ１４は経路切換トランジスタである。

Claims

一の電源線に対し接地された駆動トランジスタおよび出力トランジスタと、
前記駆動トランジスタの非接地側端子と前記出力トランジスタの制御端子との間に接続された電流制限素子と、
前記出力トランジスタと同じ接合形式または同じ導電型のトランジスタであって、前記電流制限素子と並列に接続され、制御端子が前記出力トランジスタの制御端子と接続された経路切換トランジスタとを備えたことを特徴とする出力回路。
前記電流制限素子と前記経路切換トランジスタとの並列回路と前記駆動トランジスタとの間に、電流に応じた電圧を生成する調整素子を備えていることを特徴とする請求項１記載の出力回路。
前記経路切換トランジスタのしきい値電圧と前記経路切換トランジスタがオンした状態で前記調整素子に生成される電圧とを加えた電圧が、前記出力トランジスタのしきい値電圧以上であることを特徴とする請求項２記載の出力回路。
前記経路切換トランジスタの制御端子と前記出力トランジスタの制御端子との間または前記経路切換トランジスタのソースもしくはエミッタから前記電流制限素子に至る経路に、電流に応じた電圧を生成する調整素子を備えていることを特徴とする請求項１記載の出力回路。
前記経路切換トランジスタのしきい値電圧と前記調整素子に生成される電圧とを加えた電圧が、前記出力トランジスタのしきい値電圧以上であることを特徴とする請求項４記載の出力回路。
前記調整素子は、抵抗またはダイオードにより構成されていることを特徴とする請求項２ないし５の何れかに記載の出力回路。
前記経路切換トランジスタは、前記出力トランジスタのしきい値電圧以上であって且つ互いに異なるしきい値電圧を持つ複数の経路切換トランジスタが並列に接続された構成を備えていることを特徴とする請求項１ないし６の何れかに記載の出力回路。
前記電流制限素子は、複数の電流制限素子の直列回路により構成され、
前記経路切換トランジスタは、前記複数の電流制限素子のそれぞれに並列に接続されたトランジスタが直列に接続された構成を備え、前記出力トランジスタの制御端子に最も近い電位を持つトランジスタの制御端子が前記出力トランジスタの制御端子に接続され、他のトランジスタはダイオード接続されていることを特徴とする請求項１ないし６の何れかに記載の出力回路。