JPH11145806A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH11145806A JPH11145806A JP9302359A JP30235997A JPH11145806A JP H11145806 A JPH11145806 A JP H11145806A JP 9302359 A JP9302359 A JP 9302359A JP 30235997 A JP30235997 A JP 30235997A JP H11145806 A JPH11145806 A JP H11145806A
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Abstract
(57)【要約】
【課題】 半導体集積回路の出力バッファ回路におい
て、低ノイズ化を図りながら、出力トランジスタの制御
端子への入力電圧がしきい値に達するまでの遅延時間を
短くして高速動作を実現する。 【解決手段】 出力トランジスタ９，１０を小電流で駆
動する小電流駆動回路Ａ 1 ，Ａ2 を備えた構成に加え、
大電流で駆動する大電流駆動回路Ｂ1 ，Ｂ2 と、出力ト
ランジスタ９，１０の制御端子の電圧がしきい値に達す
ると大電流駆動回路Ｂ1 ，Ｂ2 から出力トランジスタ
９，１０への経路を遮断して電流供給を停止させる制御
回路Ｃ1 ，Ｃ2 とを設けている。駆動開始時に出力トラ
ンジスタ９，１０の制御端子の電圧がしきい値に達する
までを、小電流駆動回路Ａ1 ，Ａ2 および大電流駆動回
路Ｂ1 ，Ｂ2 の両方で駆動することにより、遅延時間を
短くして、高速動作を実現する。その後は、小電流駆動
回路Ａ1 ，Ａ2 のみによって駆動され、ノイズは低減さ
れる。
て、低ノイズ化を図りながら、出力トランジスタの制御
端子への入力電圧がしきい値に達するまでの遅延時間を
短くして高速動作を実現する。 【解決手段】 出力トランジスタ９，１０を小電流で駆
動する小電流駆動回路Ａ 1 ，Ａ2 を備えた構成に加え、
大電流で駆動する大電流駆動回路Ｂ1 ，Ｂ2 と、出力ト
ランジスタ９，１０の制御端子の電圧がしきい値に達す
ると大電流駆動回路Ｂ1 ，Ｂ2 から出力トランジスタ
９，１０への経路を遮断して電流供給を停止させる制御
回路Ｃ1 ，Ｃ2 とを設けている。駆動開始時に出力トラ
ンジスタ９，１０の制御端子の電圧がしきい値に達する
までを、小電流駆動回路Ａ1 ，Ａ2 および大電流駆動回
路Ｂ1 ，Ｂ2 の両方で駆動することにより、遅延時間を
短くして、高速動作を実現する。その後は、小電流駆動
回路Ａ1 ，Ａ2 のみによって駆動され、ノイズは低減さ
れる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
おけるノイズ低減を図った出力バッファ回路に関するも
のである。
おけるノイズ低減を図った出力バッファ回路に関するも
のである。
【０００２】
【従来の技術】近年、半導体集積回路は電子機器等の省
電力化に伴い、誤作動の原因ともなる回路ノイズの低減
化の対策が行われているが、一方で高速に動作する回路
も必要とされている。以下、従来の出力バッファ回路に
ついて説明する。
電力化に伴い、誤作動の原因ともなる回路ノイズの低減
化の対策が行われているが、一方で高速に動作する回路
も必要とされている。以下、従来の出力バッファ回路に
ついて説明する。
【０００３】図４に従来の出力バッファ回路の回路図を
示す。同図において、１，３，５，７はＰチャネルＭＯ
Ｓトランジスタ、２，４，６，８はＮチャネルＭＯＳト
ランジスタ、９はＰチャネルＭＯＳトランジスタからな
る出力トランジスタ、１０はＮチャネルＭＯＳトランジ
スタからなる出力トランジスタである。この従来の出力
バッファ回路は、入力端子Ｔi と出力端子Ｔo と出力ト
ランジスタ９，１０とで構成される基本的な出力バッフ
ァ回路に、トランジスタ１，２，３，４からなる出力ト
ランジスタ９の駆動回路と、トランジスタ５，６，７，
８からなる出力トランジスタ１０の駆動回路とを備えた
ものである。なお、出力トランジスタ９の前段のトラン
ジスタ３，４で構成される回路、および出力トランジス
タ１０の前段のトランジスタ７，８で構成される回路
は、それぞれ小電流で出力トランジスタ９，１０を駆動
するような特性の小電流駆動回路Ａ1 ，Ａ2である。
示す。同図において、１，３，５，７はＰチャネルＭＯ
Ｓトランジスタ、２，４，６，８はＮチャネルＭＯＳト
ランジスタ、９はＰチャネルＭＯＳトランジスタからな
る出力トランジスタ、１０はＮチャネルＭＯＳトランジ
スタからなる出力トランジスタである。この従来の出力
バッファ回路は、入力端子Ｔi と出力端子Ｔo と出力ト
ランジスタ９，１０とで構成される基本的な出力バッフ
ァ回路に、トランジスタ１，２，３，４からなる出力ト
ランジスタ９の駆動回路と、トランジスタ５，６，７，
８からなる出力トランジスタ１０の駆動回路とを備えた
ものである。なお、出力トランジスタ９の前段のトラン
ジスタ３，４で構成される回路、および出力トランジス
タ１０の前段のトランジスタ７，８で構成される回路
は、それぞれ小電流で出力トランジスタ９，１０を駆動
するような特性の小電流駆動回路Ａ1 ，Ａ2である。
【０００４】以上のように構成された従来の出力バッフ
ァ回路について、以下その動作を説明する。なお、以
降、ＰチャネルＭＯＳトランジスタはＰＭＯＳと記し、
ＮチャネルＭＯＳトランジスタはＮＭＯＳと記す。入力
端子Ｔi にＬ（ロー）レベルの信号が入力されると、Ｐ
ＭＯＳ１，５，ＮＭＯＳ４，８が導通状態、ＰＭＯＳ
３，７，ＮＭＯＳ２，６が遮断状態となり、出力トラン
ジスタ９，１０の制御端子にはＬレベルの信号が入力さ
れ、出力トランジスタ９は導通状態、出力トランジスタ
１０は遮断状態となり、出力端子ＴoよりＨ（ハイ）レ
ベルの信号が出力される。このとき出力トランジスタ９
の制御端子に入力される小電流駆動回路Ａ1 からの駆動
電流は小さいため、出力トランジスタ９の制御端子への
入力電圧の変化率は小さく、そのため出力電流の変化率
も小さくなり急激な電流の増加が無くなるためノイズが
低減される。
ァ回路について、以下その動作を説明する。なお、以
降、ＰチャネルＭＯＳトランジスタはＰＭＯＳと記し、
ＮチャネルＭＯＳトランジスタはＮＭＯＳと記す。入力
端子Ｔi にＬ（ロー）レベルの信号が入力されると、Ｐ
ＭＯＳ１，５，ＮＭＯＳ４，８が導通状態、ＰＭＯＳ
３，７，ＮＭＯＳ２，６が遮断状態となり、出力トラン
ジスタ９，１０の制御端子にはＬレベルの信号が入力さ
れ、出力トランジスタ９は導通状態、出力トランジスタ
１０は遮断状態となり、出力端子ＴoよりＨ（ハイ）レ
ベルの信号が出力される。このとき出力トランジスタ９
の制御端子に入力される小電流駆動回路Ａ1 からの駆動
電流は小さいため、出力トランジスタ９の制御端子への
入力電圧の変化率は小さく、そのため出力電流の変化率
も小さくなり急激な電流の増加が無くなるためノイズが
低減される。
【０００５】また逆に、入力端子Ｔi にＨレベルの信号
が入力されると、ＰＭＯＳ３，７，ＮＭＯＳ２，６が導
通状態、ＰＭＯＳ１，５，ＮＭＯＳ４，８が遮断状態と
なり、出力トランジスタ９，１０の制御端子にはＨレベ
ルの信号が入力され、出力トランジスタ９は遮断状態、
出力トランジスタ１０は導通状態となり、出力端子Ｔ o
よりＬレベルの信号が出力される。このとき出力トラン
ジスタ１０の制御端子に入力される小電流駆動回路Ａ2
からの駆動電流は小さいため、出力トランジスタ１０の
制御端子への入力電圧の変化率は小さく、そのため出力
電流の変化率も小さくなり急激な電流の増加が無くなる
ためノイズが低減される。
が入力されると、ＰＭＯＳ３，７，ＮＭＯＳ２，６が導
通状態、ＰＭＯＳ１，５，ＮＭＯＳ４，８が遮断状態と
なり、出力トランジスタ９，１０の制御端子にはＨレベ
ルの信号が入力され、出力トランジスタ９は遮断状態、
出力トランジスタ１０は導通状態となり、出力端子Ｔ o
よりＬレベルの信号が出力される。このとき出力トラン
ジスタ１０の制御端子に入力される小電流駆動回路Ａ2
からの駆動電流は小さいため、出力トランジスタ１０の
制御端子への入力電圧の変化率は小さく、そのため出力
電流の変化率も小さくなり急激な電流の増加が無くなる
ためノイズが低減される。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
従来の構成では、低ノイズ化は図れるが、出力トランジ
スタ９，１０の制御端子への入力電圧が出力トランジス
タ９，１０が動作を始めるしきい値電圧に達するまでの
時間が長くかかり遅延が生じるため、その分回路動作の
速度が遅くなってしまうという問題があった。
従来の構成では、低ノイズ化は図れるが、出力トランジ
スタ９，１０の制御端子への入力電圧が出力トランジス
タ９，１０が動作を始めるしきい値電圧に達するまでの
時間が長くかかり遅延が生じるため、その分回路動作の
速度が遅くなってしまうという問題があった。
【０００７】本発明は上記の従来の問題点を解決するも
ので、低ノイズ化を図りながら、出力トランジスタの制
御端子への入力電圧がしきい値に達するまでの遅延時間
を短くして高速動作を実現する半導体集積回路の出力バ
ッファ回路を提供することを目的とする。
ので、低ノイズ化を図りながら、出力トランジスタの制
御端子への入力電圧がしきい値に達するまでの遅延時間
を短くして高速動作を実現する半導体集積回路の出力バ
ッファ回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】請求項１記載の出力バッ
ファ回路は、出力トランジスタを出力端子に接続し、入
力端子の電圧に応じて出力トランジスタを小電流で駆動
する小電流駆動回路を出力トランジスタの制御端子に接
続した出力バッファ回路であって、出力トランジスタの
制御端子に接続され、小電流駆動回路による出力トラン
ジスタの駆動開始時に出力トランジスタを大電流で駆動
する大電流駆動回路と、出力トランジスタの制御端子の
電圧がしきい値に達すると大電流駆動回路から出力トラ
ンジスタへの電流供給を停止させる制御回路とを設けた
ことを特徴とする。
ファ回路は、出力トランジスタを出力端子に接続し、入
力端子の電圧に応じて出力トランジスタを小電流で駆動
する小電流駆動回路を出力トランジスタの制御端子に接
続した出力バッファ回路であって、出力トランジスタの
制御端子に接続され、小電流駆動回路による出力トラン
ジスタの駆動開始時に出力トランジスタを大電流で駆動
する大電流駆動回路と、出力トランジスタの制御端子の
電圧がしきい値に達すると大電流駆動回路から出力トラ
ンジスタへの電流供給を停止させる制御回路とを設けた
ことを特徴とする。
【０００９】この構成によれば、出力トランジスタに小
電流駆動回路を備えて低ノイズ化が図れるようにした構
成に加え、出力トランジスタを大電流で駆動する大電流
駆動回路と、出力トランジスタの制御端子の電圧がしき
い値に達すると大電流駆動回路から出力トランジスタへ
の電流供給を停止させる制御回路とを設けたことによ
り、出力トランジスタの駆動開始時、出力トランジスタ
の制御端子の電圧がしきい値に達するまでを、小電流駆
動回路および大電流駆動回路の両方で駆動することによ
り、遅延時間を短くして、高速動作を実現することがで
きる。
電流駆動回路を備えて低ノイズ化が図れるようにした構
成に加え、出力トランジスタを大電流で駆動する大電流
駆動回路と、出力トランジスタの制御端子の電圧がしき
い値に達すると大電流駆動回路から出力トランジスタへ
の電流供給を停止させる制御回路とを設けたことによ
り、出力トランジスタの駆動開始時、出力トランジスタ
の制御端子の電圧がしきい値に達するまでを、小電流駆
動回路および大電流駆動回路の両方で駆動することによ
り、遅延時間を短くして、高速動作を実現することがで
きる。
【００１０】請求項２記載の出力バッファ回路は、請求
項１記載の出力バッファ回路において、制御回路が、大
電流駆動回路と出力トランジスタの制御端子との間に挿
入され、大電流駆動回路から出力トランジスタの制御端
子への経路を遮断するための第１の制御トランジスタ
と、出力トランジスタと同じ導電型で、制御端子が出力
トランジスタの制御端子と接続され、出力端子が第１の
制御トランジスタの制御端子と接続され、出力トランジ
スタの制御端子の電圧がしきい値に達すると導通状態に
ある第１の制御トランジスタを遮断状態に切り換えるた
めの第２の制御トランジスタと、出力端子が第１の制御
トランジスタの制御端子と接続され、遮断状態にある第
１の制御トランジスタを導通状態に切り換えるための第
３の制御トランジスタとからなる。
項１記載の出力バッファ回路において、制御回路が、大
電流駆動回路と出力トランジスタの制御端子との間に挿
入され、大電流駆動回路から出力トランジスタの制御端
子への経路を遮断するための第１の制御トランジスタ
と、出力トランジスタと同じ導電型で、制御端子が出力
トランジスタの制御端子と接続され、出力端子が第１の
制御トランジスタの制御端子と接続され、出力トランジ
スタの制御端子の電圧がしきい値に達すると導通状態に
ある第１の制御トランジスタを遮断状態に切り換えるた
めの第２の制御トランジスタと、出力端子が第１の制御
トランジスタの制御端子と接続され、遮断状態にある第
１の制御トランジスタを導通状態に切り換えるための第
３の制御トランジスタとからなる。
【００１１】この構成により、制御回路は、出力トラン
ジスタの制御端子の電圧がしきい値に達すると大電流駆
動回路を出力トランジスタの制御端子から遮断した状態
とし、その後は、小電流駆動回路のみによって出力トラ
ンジスタが駆動される。請求項３記載の出力バッファ回
路は、請求項１記載の出力バッファ回路において、制御
回路が、大電流駆動回路を駆動させる入力信号線中に挿
入され、大電流駆動回路の入力信号線を遮断するための
第１の制御トランジスタと、出力トランジスタと同じ導
電型で、制御端子が出力トランジスタの制御端子と接続
され、出力端子が第１の制御トランジスタの制御端子と
接続され、出力トランジスタの制御端子の電圧がしきい
値に達すると導通状態にある第１の制御トランジスタを
遮断状態に切り換えるための第２の制御トランジスタ
と、出力端子が第１の制御トランジスタの制御端子と接
続され、遮断状態にある第１の制御トランジスタを導通
状態に切り換えるための第３の制御トランジスタと、第
１の制御トランジスタと逆の導電型で、制御端子が第１
の制御トランジスタの制御端子と接続され、出力端子が
第１の制御トランジスタの出力端子と接続され、第１の
制御トランジスタが遮断状態のときに大電流駆動回路を
停止状態に固定するための第４の制御トランジスタとか
らなる。
ジスタの制御端子の電圧がしきい値に達すると大電流駆
動回路を出力トランジスタの制御端子から遮断した状態
とし、その後は、小電流駆動回路のみによって出力トラ
ンジスタが駆動される。請求項３記載の出力バッファ回
路は、請求項１記載の出力バッファ回路において、制御
回路が、大電流駆動回路を駆動させる入力信号線中に挿
入され、大電流駆動回路の入力信号線を遮断するための
第１の制御トランジスタと、出力トランジスタと同じ導
電型で、制御端子が出力トランジスタの制御端子と接続
され、出力端子が第１の制御トランジスタの制御端子と
接続され、出力トランジスタの制御端子の電圧がしきい
値に達すると導通状態にある第１の制御トランジスタを
遮断状態に切り換えるための第２の制御トランジスタ
と、出力端子が第１の制御トランジスタの制御端子と接
続され、遮断状態にある第１の制御トランジスタを導通
状態に切り換えるための第３の制御トランジスタと、第
１の制御トランジスタと逆の導電型で、制御端子が第１
の制御トランジスタの制御端子と接続され、出力端子が
第１の制御トランジスタの出力端子と接続され、第１の
制御トランジスタが遮断状態のときに大電流駆動回路を
停止状態に固定するための第４の制御トランジスタとか
らなる。
【００１２】この構成により、制御回路は、出力トラン
ジスタの制御端子の電圧がしきい値に達すると大電流駆
動回路を停止状態にし、その後は、小電流駆動回路のみ
によって出力トランジスタが駆動される。請求項４記載
の出力バッファ回路は、電源間に直列接続された逆の導
電型の第１の出力トランジスタと第２の出力トランジス
タとの間に出力端子を接続し、入力端子の電圧に応じて
第１の出力トランジスタを小電流で駆動する第１の小電
流駆動回路を第１の出力トランジスタの制御端子に接続
し、入力端子の電圧に応じて第２の出力トランジスタを
小電流で駆動する第２の小電流駆動回路を第２の出力ト
ランジスタの制御端子に接続した出力バッファ回路であ
って、第１の出力トランジスタの制御端子に接続され、
第１の小電流駆動回路による第１の出力トランジスタの
駆動開始時に第１の出力トランジスタを大電流で駆動す
る第１の大電流駆動回路と、第１の出力トランジスタの
制御端子の電圧がしきい値に達すると第１の大電流駆動
回路から第１の出力トランジスタへの電流供給を停止さ
せる第１の制御回路と、第２の出力トランジスタの制御
端子に接続され、第２の小電流駆動回路による第２の出
力トランジスタの駆動開始時に第２の出力トランジスタ
を大電流で駆動する第２の大電流駆動回路と、第２の出
力トランジスタの制御端子の電圧がしきい値に達すると
第２の大電流駆動回路から第２の出力トランジスタへの
電流供給を停止させる第２の制御回路とを設けたことを
特徴とする。
ジスタの制御端子の電圧がしきい値に達すると大電流駆
動回路を停止状態にし、その後は、小電流駆動回路のみ
によって出力トランジスタが駆動される。請求項４記載
の出力バッファ回路は、電源間に直列接続された逆の導
電型の第１の出力トランジスタと第２の出力トランジス
タとの間に出力端子を接続し、入力端子の電圧に応じて
第１の出力トランジスタを小電流で駆動する第１の小電
流駆動回路を第１の出力トランジスタの制御端子に接続
し、入力端子の電圧に応じて第２の出力トランジスタを
小電流で駆動する第２の小電流駆動回路を第２の出力ト
ランジスタの制御端子に接続した出力バッファ回路であ
って、第１の出力トランジスタの制御端子に接続され、
第１の小電流駆動回路による第１の出力トランジスタの
駆動開始時に第１の出力トランジスタを大電流で駆動す
る第１の大電流駆動回路と、第１の出力トランジスタの
制御端子の電圧がしきい値に達すると第１の大電流駆動
回路から第１の出力トランジスタへの電流供給を停止さ
せる第１の制御回路と、第２の出力トランジスタの制御
端子に接続され、第２の小電流駆動回路による第２の出
力トランジスタの駆動開始時に第２の出力トランジスタ
を大電流で駆動する第２の大電流駆動回路と、第２の出
力トランジスタの制御端子の電圧がしきい値に達すると
第２の大電流駆動回路から第２の出力トランジスタへの
電流供給を停止させる第２の制御回路とを設けたことを
特徴とする。
【００１３】この構成によれば、第１および第２の出力
トランジスタのそれぞれに対応する第１，第２の小電流
駆動回路を備えて低ノイズ化が図れるようにした構成に
加え、第１，第２の出力トランジスタを大電流で駆動す
る第１，第２の大電流駆動回路と、第１，第２の出力ト
ランジスタの制御端子の電圧がしきい値に達すると第
１，第２の大電流駆動回路から第１，第２の出力トラン
ジスタへの電流供給を停止させる第１，第２の制御回路
とを設けたことにより、第１，第２の出力トランジスタ
の駆動開始時、第１，第２の出力トランジスタの制御端
子の電圧がしきい値に達するまでを、第１，第２の小電
流駆動回路および第１，第２の大電流駆動回路の両方で
駆動することにより、遅延時間を短くして、高速動作を
実現することができる。
トランジスタのそれぞれに対応する第１，第２の小電流
駆動回路を備えて低ノイズ化が図れるようにした構成に
加え、第１，第２の出力トランジスタを大電流で駆動す
る第１，第２の大電流駆動回路と、第１，第２の出力ト
ランジスタの制御端子の電圧がしきい値に達すると第
１，第２の大電流駆動回路から第１，第２の出力トラン
ジスタへの電流供給を停止させる第１，第２の制御回路
とを設けたことにより、第１，第２の出力トランジスタ
の駆動開始時、第１，第２の出力トランジスタの制御端
子の電圧がしきい値に達するまでを、第１，第２の小電
流駆動回路および第１，第２の大電流駆動回路の両方で
駆動することにより、遅延時間を短くして、高速動作を
実現することができる。
【００１４】請求項５記載の出力バッファ回路は、請求
項４記載の出力バッファ回路において、第１の制御回路
が、第１の大電流駆動回路と第１の出力トランジスタの
制御端子との間に挿入され、第１の大電流駆動回路から
第１の出力トランジスタの制御端子への経路を遮断する
ための第１の制御トランジスタと、第１の出力トランジ
スタと同じ導電型で、制御端子が第１の出力トランジス
タの制御端子と接続され、出力端子が第１の制御トラン
ジスタの制御端子と接続され、第１の出力トランジスタ
の制御端子の電圧がしきい値に達すると導通状態にある
第１の制御トランジスタを遮断状態に切り換えるための
第２の制御トランジスタと、出力端子が第１の制御トラ
ンジスタの制御端子と接続され、遮断状態にある第１の
制御トランジスタを導通状態に切り換えるための第３の
制御トランジスタとからなり、第２の制御回路が、第２
の大電流駆動回路と第２の出力トランジスタの制御端子
との間に挿入され、第２の大電流駆動回路から第２の出
力トランジスタの制御端子への経路を遮断するための第
４の制御トランジスタと、第２の出力トランジスタと同
じ導電型で、制御端子が第２の出力トランジスタの制御
端子と接続され、出力端子が第４の制御トランジスタの
制御端子と接続され、第２の出力トランジスタの制御端
子の電圧がしきい値に達すると導通状態にある第４の制
御トランジスタを遮断状態に切り換えるための第５の制
御トランジスタと、出力端子が第４の制御トランジスタ
の制御端子と接続され、遮断状態にある第４の制御トラ
ンジスタを導通状態に切り換えるための第６の制御トラ
ンジスタとからなる。
項４記載の出力バッファ回路において、第１の制御回路
が、第１の大電流駆動回路と第１の出力トランジスタの
制御端子との間に挿入され、第１の大電流駆動回路から
第１の出力トランジスタの制御端子への経路を遮断する
ための第１の制御トランジスタと、第１の出力トランジ
スタと同じ導電型で、制御端子が第１の出力トランジス
タの制御端子と接続され、出力端子が第１の制御トラン
ジスタの制御端子と接続され、第１の出力トランジスタ
の制御端子の電圧がしきい値に達すると導通状態にある
第１の制御トランジスタを遮断状態に切り換えるための
第２の制御トランジスタと、出力端子が第１の制御トラ
ンジスタの制御端子と接続され、遮断状態にある第１の
制御トランジスタを導通状態に切り換えるための第３の
制御トランジスタとからなり、第２の制御回路が、第２
の大電流駆動回路と第２の出力トランジスタの制御端子
との間に挿入され、第２の大電流駆動回路から第２の出
力トランジスタの制御端子への経路を遮断するための第
４の制御トランジスタと、第２の出力トランジスタと同
じ導電型で、制御端子が第２の出力トランジスタの制御
端子と接続され、出力端子が第４の制御トランジスタの
制御端子と接続され、第２の出力トランジスタの制御端
子の電圧がしきい値に達すると導通状態にある第４の制
御トランジスタを遮断状態に切り換えるための第５の制
御トランジスタと、出力端子が第４の制御トランジスタ
の制御端子と接続され、遮断状態にある第４の制御トラ
ンジスタを導通状態に切り換えるための第６の制御トラ
ンジスタとからなる。
【００１５】この構成により、第１，第２の制御回路
は、第１，第２の出力トランジスタの制御端子の電圧が
しきい値に達すると第１，第２の大電流駆動回路を第
１，第２の出力トランジスタの制御端子から遮断した状
態とし、その後は、第１，第２の小電流駆動回路のみに
よって第１，第２の出力トランジスタが駆動される。請
求項６記載のバッファ回路は、請求項４記載の出力バッ
ファ回路において、第１の制御回路が、第１の大電流駆
動回路を駆動させる入力信号線中に挿入され、第１の大
電流駆動回路の入力信号線を遮断するための第１の制御
トランジスタと、第１の出力トランジスタと同じ導電型
で、制御端子が第１の出力トランジスタの制御端子と接
続され、出力端子が第１の制御トランジスタの制御端子
と接続され、第１の出力トランジスタの制御端子の電圧
がしきい値に達すると導通状態にある第１の制御トラン
ジスタを遮断状態に切り換えるための第２の制御トラン
ジスタと、出力端子が第１の制御トランジスタの制御端
子と接続され、遮断状態にある第１の制御トランジスタ
を導通状態に切り換えるための第３の制御トランジスタ
と、第１の制御トランジスタと逆の導電型で、制御端子
が第１の制御トランジスタの制御端子と接続され、出力
端子が第１の制御トランジスタの出力端子と接続され、
第１の制御トランジスタが遮断状態のときに第１の大電
流駆動回路を停止状態に固定するための第４の制御トラ
ンジスタとからなり、第２の制御回路が、第２の大電流
駆動回路を駆動させる入力信号線中に挿入され、第２の
大電流駆動回路の入力信号線を遮断するための第５の制
御トランジスタと、第２の出力トランジスタと同じ導電
型で、制御端子が第２の出力トランジスタの制御端子と
接続され、出力端子が第５の制御トランジスタの制御端
子と接続され、第２の出力トランジスタの制御端子の電
圧がしきい値に達すると導通状態にある第５の制御トラ
ンジスタを遮断状態に切り換えるための第６の制御トラ
ンジスタと、出力端子が第５の制御トランジスタの制御
端子と接続され、遮断状態にある第５の制御トランジス
タを導通状態に切り換えるための第７の制御トランジス
タと、第５の制御トランジスタと逆の導電型で、制御端
子が第５の制御トランジスタの制御端子と接続され、出
力端子が第５の制御トランジスタの出力端子と接続さ
れ、第５の制御トランジスタが遮断状態のときに第２の
大電流駆動回路を停止状態に固定するための第８の制御
トランジスタとからなる。
は、第１，第２の出力トランジスタの制御端子の電圧が
しきい値に達すると第１，第２の大電流駆動回路を第
１，第２の出力トランジスタの制御端子から遮断した状
態とし、その後は、第１，第２の小電流駆動回路のみに
よって第１，第２の出力トランジスタが駆動される。請
求項６記載のバッファ回路は、請求項４記載の出力バッ
ファ回路において、第１の制御回路が、第１の大電流駆
動回路を駆動させる入力信号線中に挿入され、第１の大
電流駆動回路の入力信号線を遮断するための第１の制御
トランジスタと、第１の出力トランジスタと同じ導電型
で、制御端子が第１の出力トランジスタの制御端子と接
続され、出力端子が第１の制御トランジスタの制御端子
と接続され、第１の出力トランジスタの制御端子の電圧
がしきい値に達すると導通状態にある第１の制御トラン
ジスタを遮断状態に切り換えるための第２の制御トラン
ジスタと、出力端子が第１の制御トランジスタの制御端
子と接続され、遮断状態にある第１の制御トランジスタ
を導通状態に切り換えるための第３の制御トランジスタ
と、第１の制御トランジスタと逆の導電型で、制御端子
が第１の制御トランジスタの制御端子と接続され、出力
端子が第１の制御トランジスタの出力端子と接続され、
第１の制御トランジスタが遮断状態のときに第１の大電
流駆動回路を停止状態に固定するための第４の制御トラ
ンジスタとからなり、第２の制御回路が、第２の大電流
駆動回路を駆動させる入力信号線中に挿入され、第２の
大電流駆動回路の入力信号線を遮断するための第５の制
御トランジスタと、第２の出力トランジスタと同じ導電
型で、制御端子が第２の出力トランジスタの制御端子と
接続され、出力端子が第５の制御トランジスタの制御端
子と接続され、第２の出力トランジスタの制御端子の電
圧がしきい値に達すると導通状態にある第５の制御トラ
ンジスタを遮断状態に切り換えるための第６の制御トラ
ンジスタと、出力端子が第５の制御トランジスタの制御
端子と接続され、遮断状態にある第５の制御トランジス
タを導通状態に切り換えるための第７の制御トランジス
タと、第５の制御トランジスタと逆の導電型で、制御端
子が第５の制御トランジスタの制御端子と接続され、出
力端子が第５の制御トランジスタの出力端子と接続さ
れ、第５の制御トランジスタが遮断状態のときに第２の
大電流駆動回路を停止状態に固定するための第８の制御
トランジスタとからなる。
【００１６】この構成により、第１，第２の制御回路
は、第１，第２の出力トランジスタの制御端子の電圧が
しきい値に達すると第１，第２の大電流駆動回路を停止
状態にし、その後は、第１，第２の小電流駆動回路のみ
によって第１，第２の出力トランジスタが駆動される。
は、第１，第２の出力トランジスタの制御端子の電圧が
しきい値に達すると第１，第２の大電流駆動回路を停止
状態にし、その後は、第１，第２の小電流駆動回路のみ
によって第１，第２の出力トランジスタが駆動される。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。 〔第１の実施の形態〕図１は本発明の第１の実施の形態
における出力バッファ回路の回路図を示すものである。
図１において、１１，１３，１５，１７はＰＭＯＳ（Ｐ
チャネルＭＯＳトランジスタ）、１２，１４，１６，１
８はＮＭＯＳ（ＮチャネルＭＯＳトランジスタ）で、そ
の他の図４と同一部分には同一符号を付している。
て、図面を参照しながら説明する。 〔第１の実施の形態〕図１は本発明の第１の実施の形態
における出力バッファ回路の回路図を示すものである。
図１において、１１，１３，１５，１７はＰＭＯＳ（Ｐ
チャネルＭＯＳトランジスタ）、１２，１４，１６，１
８はＮＭＯＳ（ＮチャネルＭＯＳトランジスタ）で、そ
の他の図４と同一部分には同一符号を付している。
【００１８】本実施の形態の出力バッファ回路は、図４
の従来の構成に加え、大電流駆動回路Ｂ1 ，Ｂ2 および
制御回路Ｃ1 ，Ｃ2 を設けている。大電流駆動回路Ｂ1
を構成するＮＭＯＳ１４は、出力トランジスタ９を大電
流で駆動する特性を持ったトランジスタである。また、
制御回路Ｃ1 を構成するＰＭＯＳ１１，１３は、出力ト
ランジスタ９の制御端子の入力電圧がしきい値を越えた
時にＮＭＯＳ１４の出力端子と出力トランジスタ９の制
御端子間のパスを切断する役割をするものであり、ＮＭ
ＯＳ１２は、その切断されたパスを次の動作のために再
びつながった状態に戻すために設けたものである。
の従来の構成に加え、大電流駆動回路Ｂ1 ，Ｂ2 および
制御回路Ｃ1 ，Ｃ2 を設けている。大電流駆動回路Ｂ1
を構成するＮＭＯＳ１４は、出力トランジスタ９を大電
流で駆動する特性を持ったトランジスタである。また、
制御回路Ｃ1 を構成するＰＭＯＳ１１，１３は、出力ト
ランジスタ９の制御端子の入力電圧がしきい値を越えた
時にＮＭＯＳ１４の出力端子と出力トランジスタ９の制
御端子間のパスを切断する役割をするものであり、ＮＭ
ＯＳ１２は、その切断されたパスを次の動作のために再
びつながった状態に戻すために設けたものである。
【００１９】同様に、大電流駆動回路Ｂ2 を構成するＰ
ＭＯＳ１７は、出力トランジスタ１０を大電流で駆動す
る特性を持ったトランジスタである。また、制御回路Ｃ
2 を構成するＮＭＯＳ１６，１８は、出力トランジスタ
１０の制御端子の入力電圧がしきい値を越えた時にＰＭ
ＯＳ１７の出力端子と出力トランジスタ１０の制御端子
間のパスを切断する役割をするものであり、ＰＭＯＳ１
５は、その切断されたパスを次の動作のために再びつな
がった状態に戻すために設けたものである。
ＭＯＳ１７は、出力トランジスタ１０を大電流で駆動す
る特性を持ったトランジスタである。また、制御回路Ｃ
2 を構成するＮＭＯＳ１６，１８は、出力トランジスタ
１０の制御端子の入力電圧がしきい値を越えた時にＰＭ
ＯＳ１７の出力端子と出力トランジスタ１０の制御端子
間のパスを切断する役割をするものであり、ＰＭＯＳ１
５は、その切断されたパスを次の動作のために再びつな
がった状態に戻すために設けたものである。
【００２０】以上のように構成される第１の実施の形態
の出力バッファ回路について、以下その動作を説明す
る。最初に初期状態として、入力端子Ｔi にＬレベルの
信号が入力されているとし、ＰＭＯＳ１，５，１１，１
５，ＮＭＯＳ４，８，１４，１８および出力トランジス
タ９は導通状態、ＰＭＯＳ３，７，１３，１７，ＮＭＯ
Ｓ２，６，１２，１６および出力トランジスタ１０は遮
断状態で、出力端子Ｔo にはＨレベルの信号が出力され
ているとする。
の出力バッファ回路について、以下その動作を説明す
る。最初に初期状態として、入力端子Ｔi にＬレベルの
信号が入力されているとし、ＰＭＯＳ１，５，１１，１
５，ＮＭＯＳ４，８，１４，１８および出力トランジス
タ９は導通状態、ＰＭＯＳ３，７，１３，１７，ＮＭＯ
Ｓ２，６，１２，１６および出力トランジスタ１０は遮
断状態で、出力端子Ｔo にはＨレベルの信号が出力され
ているとする。
【００２１】つぎに、入力端子Ｔi にＬ→Ｈレベルの信
号が入力されたとすると、まずＰＭＯＳ３，７，１７，
ＮＭＯＳ２，６，１２が導通状態、ＰＭＯＳ１，５，１
５，ＮＭＯＳ４，８，１４が遮断状態に変わる。このと
きＰＭＯＳ１７，ＮＭＯＳ１８が導通状態のため出力ト
ランジスタ１０はＰＭＯＳ１７によって大電流で駆動さ
れ、出力トランジスタ１０の制御端子の入力電圧が急速
に上がる。しかしこの入力電圧が出力トランジスタ１０
が動作を始めるしきい値のレベルを越えるとＮＭＯＳ１
６も動作を始め導通状態になる。このときＮＭＯＳ１８
の制御端子の入力電圧はＬレベルになるためＮＭＯＳ１
８が遮断状態になり、ＰＭＯＳ１７から出力トランジス
タ１０への電流供給のパスが無くなり、出力トランジス
タ１０を駆動するトランジスタは小電流駆動のＰＭＯＳ
７のみとなる。また、出力トランジスタ９とＰＭＯＳ１
１は遮断状態、ＰＭＯＳ１３は導通状態となり、出力端
子Ｔo からはＬレベルの信号が出力される。
号が入力されたとすると、まずＰＭＯＳ３，７，１７，
ＮＭＯＳ２，６，１２が導通状態、ＰＭＯＳ１，５，１
５，ＮＭＯＳ４，８，１４が遮断状態に変わる。このと
きＰＭＯＳ１７，ＮＭＯＳ１８が導通状態のため出力ト
ランジスタ１０はＰＭＯＳ１７によって大電流で駆動さ
れ、出力トランジスタ１０の制御端子の入力電圧が急速
に上がる。しかしこの入力電圧が出力トランジスタ１０
が動作を始めるしきい値のレベルを越えるとＮＭＯＳ１
６も動作を始め導通状態になる。このときＮＭＯＳ１８
の制御端子の入力電圧はＬレベルになるためＮＭＯＳ１
８が遮断状態になり、ＰＭＯＳ１７から出力トランジス
タ１０への電流供給のパスが無くなり、出力トランジス
タ１０を駆動するトランジスタは小電流駆動のＰＭＯＳ
７のみとなる。また、出力トランジスタ９とＰＭＯＳ１
１は遮断状態、ＰＭＯＳ１３は導通状態となり、出力端
子Ｔo からはＬレベルの信号が出力される。
【００２２】また、逆に入力端子Ｔi にＨ→Ｌレベルの
信号が入力されたときも同様に、まずＰＭＯＳ１，５，
１５，ＮＭＯＳ４，８，１４が導通状態、ＰＭＯＳ３，
７，１７，ＮＭＯＳ２，６，１２が遮断状態となり、Ｐ
ＭＯＳ１３，ＮＭＯＳ１４が導通状態のため出力トラン
ジスタ９はＮＭＯＳ１４によって大電流駆動され、出力
トランジスタ９の制御端子の入力電圧が急速に下がる。
しかしこの入力電圧が出力トランジスタ９が動作を始め
るしきい値のレベルを越えるとＰＭＯＳ１１も動作を始
め導通状態になる。このときＰＭＯＳ１３の制御端子の
入力電圧がＨレベルになるためＰＭＯＳ１３は遮断状態
になり、ＮＭＯＳ１４から出力トランジスタ９への電流
供給のパスが無くなり、出力トランジスタ９を駆動する
トランジスタは小電流駆動のＮＭＯＳ４のみとなる。ま
た、出力トランジスタ１０とＮＭＯＳ１６は遮断状態、
ＮＭＯＳ１８は導通状態となり、出力端子Ｔo からはＨ
レベルの信号が出力される。
信号が入力されたときも同様に、まずＰＭＯＳ１，５，
１５，ＮＭＯＳ４，８，１４が導通状態、ＰＭＯＳ３，
７，１７，ＮＭＯＳ２，６，１２が遮断状態となり、Ｐ
ＭＯＳ１３，ＮＭＯＳ１４が導通状態のため出力トラン
ジスタ９はＮＭＯＳ１４によって大電流駆動され、出力
トランジスタ９の制御端子の入力電圧が急速に下がる。
しかしこの入力電圧が出力トランジスタ９が動作を始め
るしきい値のレベルを越えるとＰＭＯＳ１１も動作を始
め導通状態になる。このときＰＭＯＳ１３の制御端子の
入力電圧がＨレベルになるためＰＭＯＳ１３は遮断状態
になり、ＮＭＯＳ１４から出力トランジスタ９への電流
供給のパスが無くなり、出力トランジスタ９を駆動する
トランジスタは小電流駆動のＮＭＯＳ４のみとなる。ま
た、出力トランジスタ１０とＮＭＯＳ１６は遮断状態、
ＮＭＯＳ１８は導通状態となり、出力端子Ｔo からはＨ
レベルの信号が出力される。
【００２３】図２は本実施の形態における効果を示す図
であり、図２（ａ）は従来の出力バッファ回路の出力電
圧波形と出力トランジスタの制御端子の入力電圧（Ｖ
ｇ）波形を表した図であり、図２（ｂ）は本実施の形態
における出力電圧波形と出力トランジスタの制御端子の
入力電圧（Ｖｇ）波形を表した図である。図２（ａ）で
は、入力電圧Ｖｇが立ち上がり開始時から緩やかに立ち
上がっているため、出力電圧波形が立ち下がり始めるし
きい値Ｖｔに達するまでに時間がかかっている。一方、
図２（ｂ）では、入力電圧Ｖｇが立ち上がり開始時は急
速に立ち上がっており、出力電圧波形が立ち下がり始め
るしきい値Ｖｔに達するまでの時間が短く、その後緩や
かな波形に変わっていく。
であり、図２（ａ）は従来の出力バッファ回路の出力電
圧波形と出力トランジスタの制御端子の入力電圧（Ｖ
ｇ）波形を表した図であり、図２（ｂ）は本実施の形態
における出力電圧波形と出力トランジスタの制御端子の
入力電圧（Ｖｇ）波形を表した図である。図２（ａ）で
は、入力電圧Ｖｇが立ち上がり開始時から緩やかに立ち
上がっているため、出力電圧波形が立ち下がり始めるし
きい値Ｖｔに達するまでに時間がかかっている。一方、
図２（ｂ）では、入力電圧Ｖｇが立ち上がり開始時は急
速に立ち上がっており、出力電圧波形が立ち下がり始め
るしきい値Ｖｔに達するまでの時間が短く、その後緩や
かな波形に変わっていく。
【００２４】このように、図２（ａ）の従来例に比べ、
図２（ｂ）の本実施の形態では、入力電圧Ｖｇの立ち上
がり開始時の波形が急速に立ち上がり、出力トランジス
タが動作を始めるしきい値Ｖｔに達するまでの時間を、
図２では時間ｄｔだけ短縮することができ、遅延時間の
増加を最小限に抑えることができる。以上のように本実
施の形態によれば、出力トランジスタ９，１０のそれぞ
れに対応する小電流駆動回路Ａ1 ，Ａ2 を備えて低ノイ
ズ化が図れるようにした構成に加え、出力トランジスタ
９，１０を大電流で駆動する大電流駆動回路Ｂ1 ，Ｂ 2
と、出力トランジスタ９，１０の制御端子の電圧がしき
い値に達すると大電流駆動回路Ｂ1 ，Ｂ2 から出力トラ
ンジスタ９，１０への経路を遮断して電流供給を停止さ
せる制御回路Ｃ1 ，Ｃ2 とを設けたことにより、出力ト
ランジスタ９，１０の駆動開始時、出力トランジスタ
９，１０の制御端子の電圧がしきい値に達するまでを、
小電流駆動回路Ａ1 ，Ａ2 および大電流駆動回路Ｂ1 ，
Ｂ2 の両方で駆動することにより、遅延時間を短くし
て、高速動作を実現することができる。なお、出力トラ
ンジスタ９，１０の制御端子の電圧がしきい値に達した
後は、小電流駆動回路Ａ1 ，Ａ2 のみによって出力トラ
ンジスタ９，１０が駆動されるため、ノイズは低減され
る。
図２（ｂ）の本実施の形態では、入力電圧Ｖｇの立ち上
がり開始時の波形が急速に立ち上がり、出力トランジス
タが動作を始めるしきい値Ｖｔに達するまでの時間を、
図２では時間ｄｔだけ短縮することができ、遅延時間の
増加を最小限に抑えることができる。以上のように本実
施の形態によれば、出力トランジスタ９，１０のそれぞ
れに対応する小電流駆動回路Ａ1 ，Ａ2 を備えて低ノイ
ズ化が図れるようにした構成に加え、出力トランジスタ
９，１０を大電流で駆動する大電流駆動回路Ｂ1 ，Ｂ 2
と、出力トランジスタ９，１０の制御端子の電圧がしき
い値に達すると大電流駆動回路Ｂ1 ，Ｂ2 から出力トラ
ンジスタ９，１０への経路を遮断して電流供給を停止さ
せる制御回路Ｃ1 ，Ｃ2 とを設けたことにより、出力ト
ランジスタ９，１０の駆動開始時、出力トランジスタ
９，１０の制御端子の電圧がしきい値に達するまでを、
小電流駆動回路Ａ1 ，Ａ2 および大電流駆動回路Ｂ1 ，
Ｂ2 の両方で駆動することにより、遅延時間を短くし
て、高速動作を実現することができる。なお、出力トラ
ンジスタ９，１０の制御端子の電圧がしきい値に達した
後は、小電流駆動回路Ａ1 ，Ａ2 のみによって出力トラ
ンジスタ９，１０が駆動されるため、ノイズは低減され
る。
【００２５】なお、電源（ＶＤＤ−ＧＮＤ）間に直列接
続された出力トランジスタ９，１０のうち一方の出力ト
ランジスタ９を第１の出力トランジスタ、他方の出力ト
ランジスタ１０を第２の出力トランジスタとした場合、
小電流駆動回路Ａ1 ，Ａ2 はそれぞれ第１，第２の小電
流駆動回路、大電流駆動回路Ｂ1 ，Ｂ2 はそれぞれ第
１，第２の大電流駆動回路、制御回路Ｃ1 ，Ｃ2 はそれ
ぞれ第１，第２の制御回路であり、さらに、ＰＭＯＳ１
３が第１の制御トランジスタ、ＰＭＯＳ１１が第２の制
御トランジスタ、ＮＭＯＳ１２が第３の制御トランジス
タ、ＮＭＯＳ１８が第４の制御トランジスタ、ＮＭＯＳ
１６が第５の制御トランジスタ、ＰＭＯＳ１５が第６の
制御トランジスタである。
続された出力トランジスタ９，１０のうち一方の出力ト
ランジスタ９を第１の出力トランジスタ、他方の出力ト
ランジスタ１０を第２の出力トランジスタとした場合、
小電流駆動回路Ａ1 ，Ａ2 はそれぞれ第１，第２の小電
流駆動回路、大電流駆動回路Ｂ1 ，Ｂ2 はそれぞれ第
１，第２の大電流駆動回路、制御回路Ｃ1 ，Ｃ2 はそれ
ぞれ第１，第２の制御回路であり、さらに、ＰＭＯＳ１
３が第１の制御トランジスタ、ＰＭＯＳ１１が第２の制
御トランジスタ、ＮＭＯＳ１２が第３の制御トランジス
タ、ＮＭＯＳ１８が第４の制御トランジスタ、ＮＭＯＳ
１６が第５の制御トランジスタ、ＰＭＯＳ１５が第６の
制御トランジスタである。
【００２６】〔第２の実施の形態〕図３は本発明の第２
の実施の形態における出力バッファ回路の回路図を示す
ものである。図３において、２１，２３はＰＭＯＳ、２
２，２４はＮＭＯＳで、その他の図１と同一部分には同
一符号を付している。本第２の実施の形態の出力バッフ
ァ回路は、第１の実施の形態とは大電流駆動回路Ｂ1 ，
Ｂ2 から各出力トランジスタ９，１０への電流供給を停
止するための制御回路の構成が異なるものであり、第１
の実施の形態の制御回路Ｃ1 ，Ｃ2 に代えて、制御回路
Ｃ1 ′，Ｃ2 ′を設けている。
の実施の形態における出力バッファ回路の回路図を示す
ものである。図３において、２１，２３はＰＭＯＳ、２
２，２４はＮＭＯＳで、その他の図１と同一部分には同
一符号を付している。本第２の実施の形態の出力バッフ
ァ回路は、第１の実施の形態とは大電流駆動回路Ｂ1 ，
Ｂ2 から各出力トランジスタ９，１０への電流供給を停
止するための制御回路の構成が異なるものであり、第１
の実施の形態の制御回路Ｃ1 ，Ｃ2 に代えて、制御回路
Ｃ1 ′，Ｃ2 ′を設けている。
【００２７】すなわち、本第２の実施の形態では、図１
に示す第１の実施の形態の出力トランジスタ９の大電流
駆動用のＮＭＯＳ１４の出力端子と出力トランジスタ９
の制御端子との間のパスを切断するために設けられたＰ
ＭＯＳ１３の代わりに、ＮＭＯＳ１４の制御端子側にＮ
ＭＯＳ１４の制御端子へ入力される入力信号のパスを遮
断するためのＰＭＯＳ２１と、ＰＭＯＳ２１遮断時にＮ
ＭＯＳ１４の制御端子をプルダウンしてＮＭＯＳ１４を
遮断状態にするためのＮＭＯＳ２２とを設けている。ま
た、図１に示す第１の実施の形態の出力トランジスタ１
０の大電流駆動用のＰＭＯＳ１７の出力端子と出力トラ
ンジスタ１０の制御端子との間のパスを切断するために
設けられたＮＭＯＳ１８の代わりに、ＰＭＯＳ１７の制
御端子側にＰＭＯＳ１７の制御端子へ入力される入力信
号のパスを遮断するためのＮＭＯＳ２４と、ＮＭＯＳ２
４遮断時にＰＭＯＳ１７の制御端子をプルアップしてＰ
ＭＯＳ１７を遮断状態にするためのＰＭＯＳ２３とを設
けている。他の構成は第１の実施の形態と同様である。
に示す第１の実施の形態の出力トランジスタ９の大電流
駆動用のＮＭＯＳ１４の出力端子と出力トランジスタ９
の制御端子との間のパスを切断するために設けられたＰ
ＭＯＳ１３の代わりに、ＮＭＯＳ１４の制御端子側にＮ
ＭＯＳ１４の制御端子へ入力される入力信号のパスを遮
断するためのＰＭＯＳ２１と、ＰＭＯＳ２１遮断時にＮ
ＭＯＳ１４の制御端子をプルダウンしてＮＭＯＳ１４を
遮断状態にするためのＮＭＯＳ２２とを設けている。ま
た、図１に示す第１の実施の形態の出力トランジスタ１
０の大電流駆動用のＰＭＯＳ１７の出力端子と出力トラ
ンジスタ１０の制御端子との間のパスを切断するために
設けられたＮＭＯＳ１８の代わりに、ＰＭＯＳ１７の制
御端子側にＰＭＯＳ１７の制御端子へ入力される入力信
号のパスを遮断するためのＮＭＯＳ２４と、ＮＭＯＳ２
４遮断時にＰＭＯＳ１７の制御端子をプルアップしてＰ
ＭＯＳ１７を遮断状態にするためのＰＭＯＳ２３とを設
けている。他の構成は第１の実施の形態と同様である。
【００２８】以上のように構成される第２の実施の形態
の出力バッファ回路について、以下その動作を説明す
る。最初に初期状態として、入力端子Ｔi にＬレベルの
信号が入力されているとし、ＰＭＯＳ１，５，１１，１
５，ＮＭＯＳ４，８，２２，２４および出力トランジス
タ９は導通状態、ＰＭＯＳ３，７，１７，２１，２３，
ＮＭＯＳ２，６，１２，１４，１６および出力トランジ
スタ１０は遮断状態で、出力端子Ｔo にはＨレベルの信
号が出力されているとする。
の出力バッファ回路について、以下その動作を説明す
る。最初に初期状態として、入力端子Ｔi にＬレベルの
信号が入力されているとし、ＰＭＯＳ１，５，１１，１
５，ＮＭＯＳ４，８，２２，２４および出力トランジス
タ９は導通状態、ＰＭＯＳ３，７，１７，２１，２３，
ＮＭＯＳ２，６，１２，１４，１６および出力トランジ
スタ１０は遮断状態で、出力端子Ｔo にはＨレベルの信
号が出力されているとする。
【００２９】つぎに、入力端子Ｔi にＬ→Ｈレベルの信
号が入力されたとすると、まずＰＭＯＳ３，７，１７，
２１，ＮＭＯＳ２，６，１２が導通状態、ＰＭＯＳ１，
５，１５，ＮＭＯＳ４，８，１４，２２が遮断状態に変
わる。このときＰＭＯＳ１７が導通状態のためＰＭＯＳ
１７によって大電流で駆動される出力トランジスタ１０
の制御端子の入力電圧が急速に上がる。しかしこの入力
電圧が出力トランジスタ１０が動作を始めるしきい値の
レベルを越えるとＮＭＯＳ１６も動作を始め導通状態に
なる。このときＮＭＯＳ２４は遮断状態になりＰＭＯＳ
２３は導通状態になるためＰＭＯＳ１７は遮断状態にな
り、出力トランジスタ１０を駆動するトランジスタは小
電流駆動のＰＭＯＳ７のみとなる。また、出力トランジ
スタ９とＰＭＯＳ１１は遮断状態となり、出力端子Ｔo
からはＬレベルの信号が出力される。
号が入力されたとすると、まずＰＭＯＳ３，７，１７，
２１，ＮＭＯＳ２，６，１２が導通状態、ＰＭＯＳ１，
５，１５，ＮＭＯＳ４，８，１４，２２が遮断状態に変
わる。このときＰＭＯＳ１７が導通状態のためＰＭＯＳ
１７によって大電流で駆動される出力トランジスタ１０
の制御端子の入力電圧が急速に上がる。しかしこの入力
電圧が出力トランジスタ１０が動作を始めるしきい値の
レベルを越えるとＮＭＯＳ１６も動作を始め導通状態に
なる。このときＮＭＯＳ２４は遮断状態になりＰＭＯＳ
２３は導通状態になるためＰＭＯＳ１７は遮断状態にな
り、出力トランジスタ１０を駆動するトランジスタは小
電流駆動のＰＭＯＳ７のみとなる。また、出力トランジ
スタ９とＰＭＯＳ１１は遮断状態となり、出力端子Ｔo
からはＬレベルの信号が出力される。
【００３０】また、逆に入力端子Ｔi にＨ→Ｌレベルの
信号が入力されたときも同様に、まずＰＭＯＳ１，５，
１５，ＮＭＯＳ４，８，１４，２４が導通状態、ＰＭＯ
Ｓ３，７，１７，２３，ＮＭＯＳ２，６，１２が遮断状
態となり、ＮＭＯＳ１４が導通状態のためＮＭＯＳ１４
によって大電流駆動される出力トランジスタ９の入力電
圧が急速に下がる。しかしこの入力電圧が出力トランジ
スタ９が動作を始めるしきい値のレベルを越えるとＰＭ
ＯＳ１１も動作を始め導通状態になる。このときＰＭＯ
Ｓ２１は遮断状態になりＮＭＯＳ２２は導通状態になる
ためＮＭＯＳ１４は遮断状態になり、出力トランジスタ
９を駆動するトランジスタは小電流駆動のＮＭＯＳ４の
みとなる。また、出力トランジスタ１０とＮＭＯＳ１６
は遮断状態となり、出力端子Ｔo からはＨレベルの信号
が出力される。
信号が入力されたときも同様に、まずＰＭＯＳ１，５，
１５，ＮＭＯＳ４，８，１４，２４が導通状態、ＰＭＯ
Ｓ３，７，１７，２３，ＮＭＯＳ２，６，１２が遮断状
態となり、ＮＭＯＳ１４が導通状態のためＮＭＯＳ１４
によって大電流駆動される出力トランジスタ９の入力電
圧が急速に下がる。しかしこの入力電圧が出力トランジ
スタ９が動作を始めるしきい値のレベルを越えるとＰＭ
ＯＳ１１も動作を始め導通状態になる。このときＰＭＯ
Ｓ２１は遮断状態になりＮＭＯＳ２２は導通状態になる
ためＮＭＯＳ１４は遮断状態になり、出力トランジスタ
９を駆動するトランジスタは小電流駆動のＮＭＯＳ４の
みとなる。また、出力トランジスタ１０とＮＭＯＳ１６
は遮断状態となり、出力端子Ｔo からはＨレベルの信号
が出力される。
【００３１】また、この第２の実施の形態の場合でも、
図２（ｂ）と同じ結果の波形が得られ、同様の動作をす
る。以上のように本実施の形態によれば、出力トランジ
スタ９，１０のそれぞれに対応する小電流駆動回路
Ａ1 ，Ａ2 を備えて低ノイズ化が図れるようにした構成
に加え、出力トランジスタ９，１０を大電流で駆動する
大電流駆動回路Ｂ1 ，Ｂ 2 と、出力トランジスタ９，１
０の制御端子の電圧がしきい値に達すると大電流駆動回
路Ｂ1 ，Ｂ2 を停止状態にして電流供給を停止させる制
御回路Ｃ1 ′，Ｃ 2 ′とを設けたことにより、出力トラ
ンジスタ９，１０の駆動開始時、出力トランジスタ９，
１０の制御端子の電圧がしきい値に達するまでを、小電
流駆動回路Ａ1 ，Ａ2 および大電流駆動回路Ｂ1 ，Ｂ2
の両方で駆動することにより、遅延時間を短くして、高
速動作を実現することができる。なお、出力トランジス
タ９，１０の制御端子の電圧がしきい値に達した後は、
小電流駆動回路Ａ1 ，Ａ2 のみによって出力トランジス
タ９，１０が駆動されるため、ノイズは低減される。
図２（ｂ）と同じ結果の波形が得られ、同様の動作をす
る。以上のように本実施の形態によれば、出力トランジ
スタ９，１０のそれぞれに対応する小電流駆動回路
Ａ1 ，Ａ2 を備えて低ノイズ化が図れるようにした構成
に加え、出力トランジスタ９，１０を大電流で駆動する
大電流駆動回路Ｂ1 ，Ｂ 2 と、出力トランジスタ９，１
０の制御端子の電圧がしきい値に達すると大電流駆動回
路Ｂ1 ，Ｂ2 を停止状態にして電流供給を停止させる制
御回路Ｃ1 ′，Ｃ 2 ′とを設けたことにより、出力トラ
ンジスタ９，１０の駆動開始時、出力トランジスタ９，
１０の制御端子の電圧がしきい値に達するまでを、小電
流駆動回路Ａ1 ，Ａ2 および大電流駆動回路Ｂ1 ，Ｂ2
の両方で駆動することにより、遅延時間を短くして、高
速動作を実現することができる。なお、出力トランジス
タ９，１０の制御端子の電圧がしきい値に達した後は、
小電流駆動回路Ａ1 ，Ａ2 のみによって出力トランジス
タ９，１０が駆動されるため、ノイズは低減される。
【００３２】なお、電源（ＶＤＤ−ＧＮＤ）間に直列接
続された出力トランジスタ９，１０のうち一方の出力ト
ランジスタ９を第１の出力トランジスタ、他方の出力ト
ランジスタ１０を第２の出力トランジスタとした場合、
小電流駆動回路Ａ1 ，Ａ2 はそれぞれ第１，第２の小電
流駆動回路、大電流駆動回路Ｂ1 ，Ｂ2 はそれぞれ第
１，第２の大電流駆動回路、制御回路Ｃ1 ′，Ｃ2 ′は
それぞれ第１，第２の制御回路であり、さらに、ＰＭＯ
Ｓ２１が第１の制御トランジスタ、ＰＭＯＳ１１が第２
の制御トランジスタ、ＮＭＯＳ１２が第３の制御トラン
ジスタ、ＰＭＯＳ２２が第４の制御トランジスタ、ＮＭ
ＯＳ２４が第５の制御トランジスタ、ＮＭＯＳ１６が第
６の制御トランジスタ、ＰＭＯＳ１５が第７の制御トラ
ンジスタ、ＰＭＯＳ２３が第８の制御トランジスタであ
る。
続された出力トランジスタ９，１０のうち一方の出力ト
ランジスタ９を第１の出力トランジスタ、他方の出力ト
ランジスタ１０を第２の出力トランジスタとした場合、
小電流駆動回路Ａ1 ，Ａ2 はそれぞれ第１，第２の小電
流駆動回路、大電流駆動回路Ｂ1 ，Ｂ2 はそれぞれ第
１，第２の大電流駆動回路、制御回路Ｃ1 ′，Ｃ2 ′は
それぞれ第１，第２の制御回路であり、さらに、ＰＭＯ
Ｓ２１が第１の制御トランジスタ、ＰＭＯＳ１１が第２
の制御トランジスタ、ＮＭＯＳ１２が第３の制御トラン
ジスタ、ＰＭＯＳ２２が第４の制御トランジスタ、ＮＭ
ＯＳ２４が第５の制御トランジスタ、ＮＭＯＳ１６が第
６の制御トランジスタ、ＰＭＯＳ１５が第７の制御トラ
ンジスタ、ＰＭＯＳ２３が第８の制御トランジスタであ
る。
【００３３】なお、第１および第２の実施の形態では、
２つの出力トランジスタ９，１０を有する構成とした
が、出力トランジスタが１つである構成としてもよく、
その場合には、小電流駆動回路，大電流駆動回路，制御
回路も１つずつの構成となる。例えば、図１（または図
３）の入力端子Ｔi ，出力端子Ｔo ，出力トランジスタ
９，ＰＭＯＳ１，ＮＭＯＳ２，小電流駆動回路Ａ1 ，大
電流駆動回路Ｂ1 および制御回路Ｃ1 （またはＣ1 ′）
からなる構成の出力バッファ回路としても同様の効果が
得られる。この場合、使用時には出力端子Ｔo とＧＮＤ
間に抵抗が接続された構成が必要である。あるいは、図
１（または図３）の入力端子Ｔi ，出力端子Ｔo ，出力
トランジスタ１０，ＰＭＯＳ５，ＮＭＯＳ６，小電流駆
動回路Ａ2，大電流駆動回路Ｂ2 および制御回路Ｃ
2 （またはＣ2 ′）からなる構成の出力バッファ回路と
しても同様の効果が得られる。この場合、使用時には出
力端子Ｔ o とＶＤＤ間に抵抗が接続された構成が必要で
ある。
２つの出力トランジスタ９，１０を有する構成とした
が、出力トランジスタが１つである構成としてもよく、
その場合には、小電流駆動回路，大電流駆動回路，制御
回路も１つずつの構成となる。例えば、図１（または図
３）の入力端子Ｔi ，出力端子Ｔo ，出力トランジスタ
９，ＰＭＯＳ１，ＮＭＯＳ２，小電流駆動回路Ａ1 ，大
電流駆動回路Ｂ1 および制御回路Ｃ1 （またはＣ1 ′）
からなる構成の出力バッファ回路としても同様の効果が
得られる。この場合、使用時には出力端子Ｔo とＧＮＤ
間に抵抗が接続された構成が必要である。あるいは、図
１（または図３）の入力端子Ｔi ，出力端子Ｔo ，出力
トランジスタ１０，ＰＭＯＳ５，ＮＭＯＳ６，小電流駆
動回路Ａ2，大電流駆動回路Ｂ2 および制御回路Ｃ
2 （またはＣ2 ′）からなる構成の出力バッファ回路と
しても同様の効果が得られる。この場合、使用時には出
力端子Ｔ o とＶＤＤ間に抵抗が接続された構成が必要で
ある。
【００３４】
【発明の効果】本発明によれば、出力トランジスタが１
つで、その出力トランジスタに小電流駆動回路を備えて
低ノイズ化が図れるようにした構成に加え、出力トラン
ジスタを大電流で駆動する大電流駆動回路と、出力トラ
ンジスタの制御端子の電圧がしきい値に達すると大電流
駆動回路から出力トランジスタへの電流供給を停止させ
る制御回路とを設けたことにより、出力トランジスタの
駆動開始時、出力トランジスタの制御端子の電圧がしき
い値に達するまでを、小電流駆動回路および大電流駆動
回路の両方で駆動することにより、遅延時間を短くし
て、高速動作を実現することができる。
つで、その出力トランジスタに小電流駆動回路を備えて
低ノイズ化が図れるようにした構成に加え、出力トラン
ジスタを大電流で駆動する大電流駆動回路と、出力トラ
ンジスタの制御端子の電圧がしきい値に達すると大電流
駆動回路から出力トランジスタへの電流供給を停止させ
る制御回路とを設けたことにより、出力トランジスタの
駆動開始時、出力トランジスタの制御端子の電圧がしき
い値に達するまでを、小電流駆動回路および大電流駆動
回路の両方で駆動することにより、遅延時間を短くし
て、高速動作を実現することができる。
【００３５】また、第１および第２の出力トランジスタ
のそれぞれに対応する第１，第２の小電流駆動回路を備
えて低ノイズ化が図れるようにした構成に加え、第１，
第２の出力トランジスタを大電流で駆動する第１，第２
の大電流駆動回路と、第１，第２の出力トランジスタの
制御端子の電圧がしきい値に達すると第１，第２の大電
流駆動回路から第１，第２の出力トランジスタへの電流
供給を停止させる第１，第２の制御回路とを設けたこと
により、第１，第２の出力トランジスタの駆動開始時、
第１，第２の出力トランジスタの制御端子の電圧がしき
い値に達するまでを、第１，第２の小電流駆動回路およ
び第１，第２の大電流駆動回路の両方で駆動することに
より、遅延時間を短くして、高速動作を実現することが
できる。
のそれぞれに対応する第１，第２の小電流駆動回路を備
えて低ノイズ化が図れるようにした構成に加え、第１，
第２の出力トランジスタを大電流で駆動する第１，第２
の大電流駆動回路と、第１，第２の出力トランジスタの
制御端子の電圧がしきい値に達すると第１，第２の大電
流駆動回路から第１，第２の出力トランジスタへの電流
供給を停止させる第１，第２の制御回路とを設けたこと
により、第１，第２の出力トランジスタの駆動開始時、
第１，第２の出力トランジスタの制御端子の電圧がしき
い値に達するまでを、第１，第２の小電流駆動回路およ
び第１，第２の大電流駆動回路の両方で駆動することに
より、遅延時間を短くして、高速動作を実現することが
できる。
【００３６】このように、本発明は、ノイズの発生を低
減しながら、動作スピードの低下を最小限に抑えること
のできる優れた半導体集積回路の出力バッファ回路を実
現するものである。
減しながら、動作スピードの低下を最小限に抑えること
のできる優れた半導体集積回路の出力バッファ回路を実
現するものである。
【図１】本発明の第１の実施の形態における出力バッフ
ァ回路の回路図。
ァ回路の回路図。
【図２】本発明の第１の実施の形態における効果を示す
図。
図。
【図３】本発明の第２の実施の形態における出力バッフ
ァ回路の回路図。
ァ回路の回路図。
【図４】従来の出力バッファ回路の回路図。
１，３，５，７，１１，１３，１５，１７，２１，２３
ＰチャネルＭＯＳトランジスタ ２，４，６，８，１２，１４，１６，１８，２２，２４
ＮチャネルＭＯＳトランジスタ ９，１０ 出力トランジスタ
ＰチャネルＭＯＳトランジスタ ２，４，６，８，１２，１４，１６，１８，２２，２４
ＮチャネルＭＯＳトランジスタ ９，１０ 出力トランジスタ
Claims (6)
- 【請求項１】 出力トランジスタを出力端子に接続し、
入力端子の電圧に応じて前記出力トランジスタを小電流
で駆動する小電流駆動回路を前記出力トランジスタの制
御端子に接続した出力バッファ回路であって、 前記出力トランジスタの制御端子に接続され、前記小電
流駆動回路による前記出力トランジスタの駆動開始時に
前記出力トランジスタを大電流で駆動する大電流駆動回
路と、 前記出力トランジスタの制御端子の電圧がしきい値に達
すると前記大電流駆動回路から前記出力トランジスタへ
の電流供給を停止させる制御回路とを設けたことを特徴
とする出力バッファ回路。 - 【請求項２】 制御回路は、 大電流駆動回路と出力トランジスタの制御端子との間に
挿入され、前記大電流駆動回路から前記出力トランジス
タの制御端子への経路を遮断するための第１の制御トラ
ンジスタと、 前記出力トランジスタと同じ導電型で、制御端子が前記
出力トランジスタの制御端子と接続され、出力端子が前
記第１の制御トランジスタの制御端子と接続され、前記
出力トランジスタの制御端子の電圧がしきい値に達する
と導通状態にある前記第１の制御トランジスタを遮断状
態に切り換えるための第２の制御トランジスタと、 出力端子が前記第１の制御トランジスタの制御端子と接
続され、遮断状態にある前記第１の制御トランジスタを
導通状態に切り換えるための第３の制御トランジスタと
からなる請求項１記載の出力バッファ回路。 - 【請求項３】 制御回路は、 大電流駆動回路を駆動させる入力信号線中に挿入され、
前記大電流駆動回路の入力信号線を遮断するための第１
の制御トランジスタと、 前記出力トランジスタと同じ導電型で、制御端子が前記
出力トランジスタの制御端子と接続され、出力端子が前
記第１の制御トランジスタの制御端子と接続され、前記
出力トランジスタの制御端子の電圧がしきい値に達する
と導通状態にある前記第１の制御トランジスタを遮断状
態に切り換えるための第２の制御トランジスタと、 出力端子が前記第１の制御トランジスタの制御端子と接
続され、遮断状態にある前記第１の制御トランジスタを
導通状態に切り換えるための第３の制御トランジスタ
と、 前記第１の制御トランジスタと逆の導電型で、制御端子
が前記第１の制御トランジスタの制御端子と接続され、
出力端子が前記第１の制御トランジスタの出力端子と接
続され、前記第１の制御トランジスタが遮断状態のとき
に前記大電流駆動回路を停止状態に固定するための第４
の制御トランジスタとからなる請求項１記載の出力バッ
ファ回路。 - 【請求項４】 電源間に直列接続された逆の導電型の第
１の出力トランジスタと第２の出力トランジスタとの間
に出力端子を接続し、入力端子の電圧に応じて前記第１
の出力トランジスタを小電流で駆動する第１の小電流駆
動回路を前記第１の出力トランジスタの制御端子に接続
し、前記入力端子の電圧に応じて前記第２の出力トラン
ジスタを小電流で駆動する第２の小電流駆動回路を前記
第２の出力トランジスタの制御端子に接続した出力バッ
ファ回路であって、 前記第１の出力トランジスタの制御端子に接続され、前
記第１の小電流駆動回路による前記第１の出力トランジ
スタの駆動開始時に前記第１の出力トランジスタを大電
流で駆動する第１の大電流駆動回路と、 前記第１の出力トランジスタの制御端子の電圧がしきい
値に達すると前記第１の大電流駆動回路から前記第１の
出力トランジスタへの電流供給を停止させる第１の制御
回路と、 前記第２の出力トランジスタの制御端子に接続され、前
記第２の小電流駆動回路による前記第２の出力トランジ
スタの駆動開始時に前記第２の出力トランジスタを大電
流で駆動する第２の大電流駆動回路と、 前記第２の出力トランジスタの制御端子の電圧がしきい
値に達すると前記第２の大電流駆動回路から前記第２の
出力トランジスタへの電流供給を停止させる第２の制御
回路とを設けたことを特徴とする出力バッファ回路。 - 【請求項５】 第１の制御回路は、 第１の大電流駆動回路と第１の出力トランジスタの制御
端子との間に挿入され、前記第１の大電流駆動回路から
前記第１の出力トランジスタの制御端子への経路を遮断
するための第１の制御トランジスタと、 前記第１の出力トランジスタと同じ導電型で、制御端子
が前記第１の出力トランジスタの制御端子と接続され、
出力端子が前記第１の制御トランジスタの制御端子と接
続され、前記第１の出力トランジスタの制御端子の電圧
がしきい値に達すると導通状態にある前記第１の制御ト
ランジスタを遮断状態に切り換えるための第２の制御ト
ランジスタと、 出力端子が前記第１の制御トランジスタの制御端子と接
続され、遮断状態にある前記第１の制御トランジスタを
導通状態に切り換えるための第３の制御トランジスタと
からなり、 第２の制御回路は、 第２の大電流駆動回路と第２の出力トランジスタの制御
端子との間に挿入され、前記第２の大電流駆動回路から
前記第２の出力トランジスタの制御端子への経路を遮断
するための第４の制御トランジスタと、 前記第２の出力トランジスタと同じ導電型で、制御端子
が前記第２の出力トランジスタの制御端子と接続され、
出力端子が前記第４の制御トランジスタの制御端子と接
続され、前記第２の出力トランジスタの制御端子の電圧
がしきい値に達すると導通状態にある前記第４の制御ト
ランジスタを遮断状態に切り換えるための第５の制御ト
ランジスタと、 出力端子が前記第４の制御トランジスタの制御端子と接
続され、遮断状態にある前記第４の制御トランジスタを
導通状態に切り換えるための第６の制御トランジスタと
からなる請求項４記載の出力バッファ回路。 - 【請求項６】 第１の制御回路は、 第１の大電流駆動回路を駆動させる入力信号線中に挿入
され、前記第１の大電流駆動回路の入力信号線を遮断す
るための第１の制御トランジスタと、 前記第１の出力トランジスタと同じ導電型で、制御端子
が前記第１の出力トランジスタの制御端子と接続され、
出力端子が前記第１の制御トランジスタの制御端子と接
続され、前記第１の出力トランジスタの制御端子の電圧
がしきい値に達すると導通状態にある前記第１の制御ト
ランジスタを遮断状態に切り換えるための第２の制御ト
ランジスタと、 出力端子が前記第１の制御トランジスタの制御端子と接
続され、遮断状態にある前記第１の制御トランジスタを
導通状態に切り換えるための第３の制御トランジスタ
と、 前記第１の制御トランジスタと逆の導電型で、制御端子
が前記第１の制御トランジスタの制御端子と接続され、
出力端子が前記第１の制御トランジスタの出力端子と接
続され、前記第１の制御トランジスタが遮断状態のとき
に前記第１の大電流駆動回路を停止状態に固定するため
の第４の制御トランジスタとからなり、 第２の制御回路は、 第２の大電流駆動回路を駆動させる入力信号線中に挿入
され、前記第２の大電流駆動回路の入力信号線を遮断す
るための第５の制御トランジスタと、 前記第２の出力トランジスタと同じ導電型で、制御端子
が前記第２の出力トランジスタの制御端子と接続され、
出力端子が前記第５の制御トランジスタの制御端子と接
続され、前記第２の出力トランジスタの制御端子の電圧
がしきい値に達すると導通状態にある前記第５の制御ト
ランジスタを遮断状態に切り換えるための第６の制御ト
ランジスタと、 出力端子が前記第５の制御トランジスタの制御端子と接
続され、遮断状態にある前記第５の制御トランジスタを
導通状態に切り換えるための第７の制御トランジスタ
と、 前記第５の制御トランジスタと逆の導電型で、制御端子
が前記第５の制御トランジスタの制御端子と接続され、
出力端子が前記第５の制御トランジスタの出力端子と接
続され、前記第５の制御トランジスタが遮断状態のとき
に前記第２の大電流駆動回路を停止状態に固定するため
の第８の制御トランジスタとからなる請求項４記載の出
力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9302359A JPH11145806A (ja) | 1997-11-05 | 1997-11-05 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9302359A JPH11145806A (ja) | 1997-11-05 | 1997-11-05 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11145806A true JPH11145806A (ja) | 1999-05-28 |
Family
ID=17907959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9302359A Pending JPH11145806A (ja) | 1997-11-05 | 1997-11-05 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11145806A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102011090183A1 (de) | 2011-01-07 | 2012-07-12 | Denso Corporation | Ausgabeschaltkreis |
-
1997
- 1997-11-05 JP JP9302359A patent/JPH11145806A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102011090183A1 (de) | 2011-01-07 | 2012-07-12 | Denso Corporation | Ausgabeschaltkreis |
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