JP2012155708A - 電圧調整回路機構および関連する動作方法 - Google Patents

Abstract

【課題】従来技術の低ドロップアウト電圧調整器が所望の調整電圧を正確に維持する能力は、減少してしまう。
【解決手段】電圧調整回路の装置および関連される動作方法が提供された。例示的電圧調整回路は電圧調整構成を含み、該電圧調整構成は、入力電圧基準に基づく調整された出力電圧と、電圧調整構成の位相マージンとを増加するように構成され、電圧調整構成に接続された位相補償構成、位相補償構成に接続された検出回路を備えられる。検出回路は、閾値を満たさない出力電流を検出することに応答して、位相補償構成を無効化するように構成される。
【選択図】図１

Description

本発明は、一般的には電子回路に関するものである。より詳細には、相対的広い範囲の負荷電流に亘って電圧を正確に調整可能な電力調整器および関連する回路トポロジに関する。

デバイスの他の部品に特定の電圧レベルを供給するために、電圧調整器は通常、電子デバイスに用いられる。例えば低ドロップアウト電圧調整器は、プロセッサ、コントローラ、または別の集積回路のような電気的負荷に安定な直流（ＤＣ）供給電圧を供給するために利用され得る。

特表２００１−５０７４８４号公報

しかしながら、従来技術の低ドロップアウト電圧調整トポロジにおいて、調整された出力に接続された負荷によって消費された電流の量が減少した時、従来技術の低ドロップアウト電圧調整器が所望の調整電圧を正確に維持する能力は、減少してしまう。

本発明は例示の方法により説明されており、添付の図面により限定されるものではなく、図面において、同様の参照符号は類似の要素を示す。図中の要素は簡潔かつ明確に説明されており、必ずしも寸法通りに描かれていない。本文で使用されている「典型的」という用語は、「例、事例、または実例として」と意味する。本文に「典型的」と示されているいかなる事例は、必ずしも他の事例よりも望ましい、または有利と解釈されない。以下の詳細な説明は、本来例示的なものに過ぎず、本発明または本発明の用途および利用を限定することを意図したものではない。更に、上記の技術分野、背景技術、発明の開示、あるいは以下の詳細な説明に明示または暗示した理論により拘束されることを意図するものではない。

本明細書で記載された技術および原理は、広い範囲の出力電流に亘って出力電圧を正確に調整する電圧調整回路に関する。下述により詳細に説明するように、電圧調整回路は、電圧調整ループの位相マージンを改良する位相補償零極対を含み、したがって調整された出力電圧の安定性を改良する。例示的実施形態において、電圧調整ループのオープンループゲインを改良し、且つ低出力電流における電圧調整ループ内で低下した相互コンダクタンスを補償するために、位相補償零極対は、低出力電流で無効にされる。この点について、出力電流が閾値を下回る時、位相補償零極対は、短絡される。さもなければ、出力電流が閾値を上回る間、位相補償零極対は、電圧調整ループの位相マージンを改良するために有効にされる。

本発明の或る実施形態にしたがう、電圧調整回路の概略的回路図である。 本発明の或る実施形態にしたがう、図１の電圧調整回路の使用に適しているゲイン調整工程のフロー図である。 本発明の或る実施形態にしたがう、図１の電圧調整回路の使用に適している電気システムである。

図１は、出力ノード１０４において調整された出力電圧を生じるように構成された電圧調整回路１００の例示的実施形態を示す。調整された出力電圧は、入力ノード１０２における入力電圧基準に比例的に関係する。電圧調整回路１００は、以下のものに制限されることなく、電圧調整構成１０５、カレントミラー構成１１２、寄生補償回路１１４、低出力電流検出回路１１６、および位相補償構成１１８を含む。例示的実施形態において、電圧調整回路１００は、出力ノード１０４で調整された出力電圧を供給し、入力ノード１０４における入力電圧基準と出力ノード１０４における調整された出力電圧との間の相対的に小さな差で動作する低ドロップアウト調整器として構成される。説明および記載を簡略化するために、図１が電圧調整回路１００の簡略化された代表例であることを理解すべきであり、実際の実施形態が追加機能および特徴を提供する他のデバイスおよび部品を含め得ることおよび／または電圧調整回路１００がより大きな電気システムの一部であることを理解すべきである。したがって図１は、回路素子および／または端子との間に直接電気接続を示すが、代替実施形態は、同一な仕様で機能する介在回路素子および／または部品を採用し得る。

例示的な実施形態において、電圧調整回路１００の出力ノード１０４は、プロセッサ、コントローラ、または別の集積回路のような電気的負荷に接続される。或る実施形態において、電気的負荷は複数の異なる動作状態との間にスイッチングされる可能性があり、ここで電気的負荷によって消費された電流は、電気的負荷の現在の選択された動作状態に依存する。例えば或る実施形態によると、電気的負荷は、負荷が電流を実質的に消費しない浮遊状態とより大きな電流消費を有する他の動作状態との間でスイッチングされる可能性がある。例示的実施形態において、入力ノード１０２は、例えば、バンドギャップ電圧基準回路またはツェナーダイオードから安定および正確な直流（ＤＣ）電圧基準を受けるように構成される。入力電圧基準は、出力ノード１０４に接続された電気的負荷における所望の調整された供給電圧に相当する出力ノード１０４における調整された出力電圧を供給するように調整される可能性がある。

例示的実施形態において、電圧調整構成１０５は、出力ノード１０４における電圧を入力ノード１０２における入力電圧基準に比例的に関する電圧に調整する負帰還電圧調整ループとして構成される。電圧調整構成１０５の図示された実施形態は、増幅構成１０６、パスデバイス１０８、および電圧分割構成１１０を含む。増幅構成１０６は、電圧を調整するエラー増幅器として構成される。電圧は、電圧分割構成１１０のノード１２２におけるフィードバック電圧と入力ノード１０２における入力電圧基準との間の差に基づき、ノード１２０におけるパスデバイス１０８を流れる電流の量を制御する。これについて、下述より詳細に記載されるように、増幅構成１０６は、フィードバック電圧ノード１２２におけるフィードバック電圧が入力ノード１０２における入力電圧基準よりも大きい時に、制御電圧ノード１２０における制御電圧を増加するように、そして、フィードバック電圧ノード１２２におけるフィードバック電圧が入力ノード１０２における入力電圧基準よりも低い時に、フィードバック電圧ノード１２２におけるフィードバック電圧を減少するように構成される。

パスデバイス１０８は、電圧調整回路１００のために正の電源供給電圧を受けるように構成された第１ノード１２４と、出力ノード１０４との間に接続される。パスデバイス１０８は、出力ノード１０４のための出力電流（ｉ_ＯＵＴ）が供給電圧ノード１２４から出力ノード１０４にパスデバイス１０８を介して流れるように構成される。図示された実施形態において、パスデバイス１０８は、供給電圧ノード１２４に接続されたソース端子、出力ノード１０４に接続されたドレイン端子、および増幅構成１０６の制御電圧ノード１２０に接続されたゲート端子（または制御端子）を有するＰ型トランジスタ（例えば、Ｐ型金属酸化半導体電界効果トランジスタ（ＰＭＯＳＦＥＴまたはＰＭＯＳ））として実現される。便宜上、以下に限定することなく、本発明ではパスデバイス１０８は、ＰＭＯＳトランジスタと呼ばれる。例示的実施形態において、電圧分割構成１１０は、出力ノード１０４とフィードバック電圧ノード１２２との間に接続された第１抵抗素子１２６および、フィードバック電圧ノード１２２と電圧調整回路１００における接地基準電圧を受けるように構成された第２ノード１３０との間に接続された第２抵抗素子１２８として実現される。結果として、ノード１２０における制御電圧が増加する時（例えば、フィードバック電圧は入力電圧基準より大きいから）、ＰＭＯＳトランジスタ１０８の実効抵抗が増加し、それによってＰＭＯＳトランジスタ１０８を流れる電流は減少し、ＰＭＯＳ１０８に亘る電圧降下が増加し（例えばドレインとソース端子との間の電圧）、したがって、出力ノード１０４における出力電圧およびノード１２２におけるフィードバック電圧が減少する。逆にノード１２０における制御電圧が減少する時（例えば、フィードバック電圧は入力電圧基準を満たさない時）、ＰＭＯＳトランジスタ１０８の実効抵抗が減少し、それによってＰＭＯＳトランジスタ１０８に亘る電圧降下が減少し、出力ノード１０４における出力電圧およびノード１２２におけるフィードバック電圧は、増加する。したがってノード１２４における供給電圧および出力ノード１０４における出力電流（ｉ_ＯＵＴ）（例えば、出力ノード１０４に接続された負荷に流れる電流）が一定である時、増幅構成１０６によって形成された負帰還、ＰＭＯＳトランジスタ１０８、および電圧分割構成１１０は、入力ノード１０２における入力電圧基準と等しくなるようにノード１２２におけるフィードバック電圧を強制し、したがって入力ノード１０４における出力電圧を一定値（入力電圧基準を一定にすることを仮定すれば）に調整する。図示された実施形態において、出力ノード１０４における出力は、

に等しい、ここでＶ_ＲＥＦはノード１０２における入力電圧基準、Ｒ_１は第１抵抗素子１２６の抵抗、Ｒ_２は第２抵抗素子１２８の抵抗である。実際には、パスデバイスを流れる電流が出力ノード１０４における出力電流（ｉ_ＯＵＴ）と実質的に等しくなるように、抵抗素子１２６、１２８の抵抗は、相対的に小さい。例示的実施形態において、出力ノード１０４とフィードバック電圧ノード１２２との間の電圧差を安定化させるために、容量性素子１２７は、出力ノード１０４とフィードバック電圧ノード１２２との間に接続される。

図１に示すように、例示的実施形態において、増幅構成１０６は、トランジスタ１３２、１３４、１３６を備える入力トランジスタスタックおよびトランジスタ１３８、１４０、１４２を備えるフィードバックトランジスタスタックを含む。本発明で使用される「トランジスタスタック」、「積層トランジスタ」、「積み重ねられたトランジスタ」、またはその等価物に関して、電流がトランジスタ装置を直列に流れる（例えば、各トランジスタデバイスを流れる同一電流）ように１つのトランジスタデバイスの端子が別のトランジスタデバイスの端子に接続される構成を称することが理解されるべきである。入力トランジスタスタックは、接地電圧ノード１３０に接続されたソース端子と、第２Ｎ型トランジスタ１３４のソース端子に接続されたドレイン端子とを有する第１Ｎ型トランジスタ１３２（例えば、Ｎ型金属酸化半導体電界効果トランジスタ（ＮＭＯＳＦＥＴまたはＮＭＯＳ））を含む。ノード１４４に接続された第１トランジスタ１３２のゲート端子は、バイアス電圧を受取るように構成されたノード１４４に接続される。ノード１４４は、飽和領域において第１トランジスタ１３２にバイアスをかけ、トランジスタ１３２、１３４を流れる電流の量を制御する。第２トランジスタ１３４のドレイン端子は、制御電圧ノード１２０におけるＰ型トランジスタ１３６のドレイン端子に接続される。Ｐ型トランジスタ１３６のソース端子は、供給電圧ノード１２４に接続される。フィードバックトランジスタスタックは、接地電圧ノード１３０に接続されたソース端子と、別のＮ型トランジスタ１４０のソース端子に接続されたドレイン端子とを有するＮ型トランジスタ１３８を含む。トランジスタ１３８のゲート端子は、トランジスタ１３８が飽和領域においてバイアスされ且つトランジスタ１３２を流れる電流をミラーするように、バイアス電圧ノード１４４においてトランジスタ１３２のゲート端子に接続される。Ｐ型トランジスタ１４２のソース端子は、供給電圧ノード１２４に接続される。

例示的実施形態において、Ｐ型トランジスタ１３６、１４２のゲート端子は、トランジスタ１４０のドレイン端子に接続されたノード１４６に接続される。トランジスタ１４０のゲート端子は、フィードバック電圧ノード１２２におけるフィードバック電圧がトランジスタ１４０のドレイン端子における電圧に影響する（例えば、トランジスタ１４０の実効抵抗を影響することによって）ように、フィードバック電圧ノード１２２に接続される。それによって、トランジスタ１３６、１４２のゲート端子における電圧が影響される。トランジスタ１３４のゲート端子は、入力電圧基準ノード１０２における入力電圧基準がトランジスタ１３４のドレイン端子における電圧に影響するように、入力電圧基準ノード１０２に接続される。それによって、トランジスタ１３６のドレイン端子における電圧が影響される。したがって、フィードバック電圧ノード１２２におけるフィードバック電圧が入力電圧基準ノード１０２における入力電圧基準よりも大きい時に、トランジスタ１４０のソース端子における電圧が増加し、それによって、トランジスタ１３４のソース端子における電圧を増加させ、したがって、トランジスタ１３４のゲート・ソース電圧は、減少する。トランジスタ１３４のゲート・ソース電圧の減少は、トランジスタ１３４、１３６を流れる電流を減少させ、それによって、ノード１２０における電圧を増加させる。したがって、フィードバック電圧ノード１２２におけるフィードバック電圧は、入力電圧基準ノード１０２における入力電圧基準と実質的に等しくなるまでパスデバイス１０８のチャネル抵抗を増加し、出力ノード１０４における電圧は減少する。同様に、フィードバック電圧ノード１２２における電圧が入力電圧基準を満たさない時、ノード１２０における電圧が減少する。したがって、フィードバック電圧ノード１２２におけるフィードバック電圧が入力電圧基準ノード１０２における入力電圧基準と実質的に等しくなるまで、パスデバイス１０８のチャネル抵抗が減少し、出力ノード１０４における電圧は、増加する。

図１に示すように、例示的実施形態において、位相補償構成１１８は、トランジスタ１３４、１４０（またはトランジスタ１３２、１３８のドレイン端子）のソース端子との間に接続された容量性素子１４８、容量性素子１４８と電気的に並列であるトランジスタ１３４、１４０のソース端子との間に接続される抵抗素子１５０、容量性素子１４８および抵抗素子１５０と電気的に並列であるトランジスタ１３４、１４０のソース端子との間に接続されたスイッチング素子１５２を含む。この点について、スイッチング素子１５２が起動またはオンにされる時、容量性素子１４８および抵抗素子１５０は、有効に短絡され、トランジスタ１３４、１４０のソース端子（またはトランジスタ１３２、１３８のドレイン端子）は、互いに有効に接続される。図示された実施形態において、スイッチング素子１５２は、トランジスタ１３４のソース端子（またはトランジスタ１３２のドレイン端子）に接続されたドレイン端子およびトランジスタ１４０のソース端子（またはトランジスタ１３８のドレイン端子）に接続されたソース端子を有するＮ型トランジスタとして実現される。便宜上、限定ではなく、スイッチング素子１５２はトランジスタとして代替的に呼ばれる。

例示的実施形態において、抵抗素子１５０の抵抗および容量性素子１４８の容量は、増幅構成１０６における伝達関数に追加的ゼロおよび極を導入することによって増幅構成１０６のユニティゲイン周波数における位相マージンを最適化するために選択される。下に詳述するとおり、トランジスタ１４２のゲート端子は低出力電流検出回路１１６に接続され、低出力電流検出回路１１６は、出力ノード１０４における出力電流は閾値を満たさないことを検出することに応答して、トランジスタ１５２を起動またはオンにするように、そして容量性素子１４８および抵抗素子１５０を短絡するように構成される。このように、増幅構成１０６のオープンループゲインを増加するために、低出力電流検出回路１１６が位相補償構成１１８を無効化し、したがって出力ノードに接続された電気的負荷が浮遊状態または低電流状態に動作する時、出力ノード１０４における出力電圧を調整するために増幅構成１０６の能力を改良する。下に詳述するとおり、出力ノード１０４における出力電流が閾値よりも大きいことを検出することに応答して、位相補償構成１１８をイネーブルするために低出力電流検出回路１１６は、トランジスタ１５２を停止またはオフにするように構成され、したがって、オープンループゲインを減少し、増幅構成１０６における位相マージンを増加する。

図１に示されるように、第１カレントミラー構成１１２が、出力電流（ｉ_ＯＵＴ）と比例する基準電流を取得するためにパスデバイス１０８を流れる電流をミラーするように構成された一対のトランジスタ１５４、１５６を含む。この点について、第１トランジスタ１５４は、供給電圧ノード１２４においてＰＭＯＳトランジスタ１０８のソース端子に接続されたソース端子と、制御電圧ノード１２０においてＰＭＯＳトランジスタ１０８のゲート端子に接続されたゲート端子とを有するＰ型トランジスタとして実現される。このように、ＰＭＯＳトランジスタ１０８を流れる電流は、ＰＭＯＳトランジスタ１５４を通してミラーされる。ＰＭＯＳトランジスタ１５４のドレイン端子は、トランジスタ１５６のドレイン端子における電圧がトランジスタ１６０のドレイン端子における電圧に実質的に等しくなるように、選択される。トランジスタ１６０は、カレントミラー構成１１２を介した基準電流をミラーするように構成される。それによって、トランジスタ１５６，１６０は、同じゲートバイアスとドレインバイアスを有し、トランジスタ１６０を介して得られる電流は、トランジスタ１５６および／またはカレントミラー構成１１２を介した電流を正確に複製する。ＮＭＯＳトランジスタ１５６のゲート端子はＮＭＯＳトランジスタ１５６のドレイン端子に接続され、ＮＭＯＳトランジスタ１５６のソース端子は接地電圧ノード１３０に接続される。

例示的実施形態において、低出力電流検出回路１１６は、カレントミラー構成１１２を流れる基準電流すなわちトランジスタ１５６を流れる電流をミラーするように構成されたトランジスタ１６０を含む。この点について、トランジスタ１６０は、接地電圧ノード１３０におけるトランジスタ１５６のソース端子に接続されたソース端子と、トランジスタ１５６のゲート端子に接続されたゲート端子とを有するＮ型トランジスタとして実現される。このように、ＮＭＯＳトランジスタ１６０に亘る電圧（例えば、ＮＭＯＳトランジスタのドレイン端子とソース端子との間の電圧）は、基準電流と比例的に関係する。ＮＭＯＳトランジスタ１６０のドレイン端子は、抵抗素子１６２を介して供給電圧ノード１２４に接続される。低出力電流検出回路１１６は、トランジスタ１６０のドレイン端子に接続された非反転入力、比較器１６４のための閾値電圧を受けるように構成されたノード１６６に接続された反転入力、およびＮＭＯＳトランジスタ１５２のゲート端子に接続された出力を有する比較器１６４を含む。以下に詳述するとおり、抵抗素子１６２の抵抗およびノード１６６における閾値電圧は、出力ノード１０４における出力電流が下側閾値電流値を満たさない時、比較器１６４が論理ハイの電圧を生成するように選択される。例示的実施形態において、下側閾値電流値は、出力ノード１０４における出力電流のための値を示す。この値は、出力ノード１０４に結合した電気的負荷を示す。該電機的負荷は、浮遊状態で動作している、または比較的低い電流を消費している。他の実施形態において、下側閾値電流値は、パスデバイス１０８を流れる電流を表すように選択されてもよい。そのような電流は、電圧調整構成１０５内の相互コンダクタンスを低減し、それによって、電圧調整構成１０５が出力ノード１０４における出力電圧を正確に調整できるように制限する。位相補償構成１１８を無効化し（例えば、容量性素子１４８および抵抗素子１５０を短絡することによって）且つ増幅構成１０６のオープンループゲインを増加させるために、比較器１６４の出力における論理ハイの電圧は、トランジスタ１５２を起動またはオンにする。例示的実施形態において、以下に詳細に示すように、比較器１６４は、ヒステリシス比較器として実現される。これによって、比較器１６４は、その出力において論理ローの電圧を生成せず、したがって出力ノード１０４における出力電流が上側閾値電流値よりも大きくなったことが検出されるまで、位相補償構成１１８を有効化する。ここで、上側閾値電流値は、下側閾値電流値よりも大きい。

図示された実施形態において、寄生補償回路１１４は、第１カレントミラー構成１１２を流れる基準電流をミラーするように構成された第２カレントミラー構成として実現される。寄生補償回路１１４は、フィードバック電圧ノード１２２と接地電圧ノード１３０との間に接続され、以下に詳述するとおり、出力ノード１０４と、出力ノード１０４に接続された電気的負荷との間の寄生抵抗を補償するためにフィードバック電圧ノード１２２におけるフィードバック電圧を増加するように構成される。寄生補償回路１１４は、カレントミラー構成１１２を流れる電流、すなわちトランジスタ１５６を流れる電流をミラーするように構成されたトランジスタ１７０を含む。この点について、トランジスタ１７０は、トランジスタ１５６のソース端子に接続されたソース端子と、トランジスタ１５６のゲート端子に接続されたゲート端子とを有するＮ型トランジスタとして実現される。ＮＭＯＳトランジスタ１７０のドレイン端子は、第２ＮＭＯＳトランジスタ１７２のソース端子に接続される。第２ＮＭＯＳトランジスタ１７２のドレイン端子は、フィードバック電圧ノード１２２に接続される。第２ＮＭＯＳトランジスタ１７２のゲート端子は、制御電圧ノード１２０におけるトランジスタ１０８、１５４のゲート端子に接続される。ＮＭＯＳトランジスタ１７０のドレイン端子は、第２ＮＭＯＳトランジスタ１７２のソース端子に接続される。第２ＮＭＯＳトランジスタ１７２のドレイン端子は、フィードバック電圧ノード１２２に接続される。第２ＮＭＯＳトランジスタ１７２のゲート端子は、制御電圧ノード１２０におけるトランジスタ１０８、１５４のゲート端子に接続される。

例示的実施形態において、出力ノード１０４と電気的負荷との間の寄生抵抗による電圧降下を補償するために、ＰＭＯＳトランジスタ１５４の大きさ（例えば、幅および／または長）は、ＰＭＯＳトランジスタ１０８の大きさ対ＰＭＯＳトランジスタ１５４の大きさの比がｎに等しくなるように選択される。ここで、ｎは、たとえば電圧分割構成１１０の第１抵抗素子１２６が有する抵抗（たとえば、Ｒ_ｐ）と、出力電圧ノード１０４と該出力電圧ノード１０４に結合された電気的負荷との間の寄生抵抗（たとえばＲ_１）との比に等しい。このように、カレントミラー構成１１２を流れる電流は、ｎによって除算された出力ノード１０４における出力電流と等しい。したがって寄生補償回路１１４は、パスデバイス１０８（例えば、フィードバック電圧ノード１２２を流れる電流）を流れる電流をｉ_ｏｕｔ／ｎだけ増加させる。結果として、出力ノード１０４において調整された電圧は、基準電流と第１抵抗素子１２６の抵抗（例えば、Ｒ_１×ｉ_ｏｕｔ／ｎ）の乗算によって増加される。Ｒ１×ｉ_ｏｕｔ／ｎは、出力ノード１０４と出力ノード１０４に接続された負荷との間の寄生抵抗に亘る電圧降下に等しい。ｎは第１抵抗素子１２６の抵抗と、寄生抵抗との比にと等しいからである（たとえば、ｎ＝Ｒ_１／Ｒ_ｐ）この点について、例示的実施形態において、ＰＭＯＳトランジスタ１５４の大きさは構成可能または調整可能であり、したがって、比のｎを所望量（例えば、Ｒ_１／Ｒ_ｐ）に調整することを可能にする。

上述されるように、抵抗素子１６２の抵抗およびノード１６６における閾値電圧は、出力ノード１０４における出力電流が浮遊状態で動作される出力ノード１０４に接続された電気的負荷を表示する下側閾値を満たさないことを検出されたことに応答して比較器１６４が比較器の出力で論理ハイの電圧を生成するように選択される。この点について、下側閾値電流値は、通常動作状態で動作する時の電気的負荷における最低予測負荷電流（または出力電流）と出力ノード１０４に接続された電気的負荷が浮遊状態である時の予測負荷電流との間の値として選択され得る。例えば、下側閾値電流値（ｉ_ＴＨ）は、調整された出力電圧および調整された出力電圧における電気的負荷の浮遊状態電流によって消費され得る最低負荷電流を平均化することによって選択され得る。上記されるように、トランジスタ１６０は、抵抗素子１６２を流れる電流が基準電流と等しく（例えば、ｎによって除算されたパスデバイス１０８を流れる出力電流）なるようにカレントミラー構成１１２を通して基準電流をミラーするように構成される。この点について、ノード１６６における閾値電圧および抵抗素子１６２の抵抗は、方程式
Ｖ_ＴＨ＝Ｖ_ＤＤ−（Ｒ_３×ｉ_ＴＨ／ｎ）
を満たすように選択され、ここで、Ｖ_ＴＨはノード１６６における閾値電圧、Ｖ_ＤＤはノード１２４における供給電圧、ｉ_ＴＨは下側閾値電流値、ｎはトランジスタ１０８の大きさ対トランジスタ１５４の大きさ（例えば、Ｒ_１／Ｒ_ｐ）の比、Ｒ_３は抵抗素子１６２の抵抗である。上述のように、トランジスタ１６０のドレイン端子における電圧がノード１６６における閾値電圧より高く上昇する時（例えば、出力ノード１０４における出力電流において相当する減少に応答してトランジスタ１６０を流れる電流の減少によって）、比較器１６４がＮＭＯＳトランジスタ１５２をオンにする、および位相補償構成１１８を無効化するための論理ハイの出力電圧を生成する。トランジスタ１６０のドレイン端子における電圧がノード１６６における閾値電圧より低く降下するまで、比較器１６４が、ＮＭＯＳトランジスタ１５２をオフにするおよび位相補償構成１１８をイネーブルするための論理低出力電圧を生成しない。上述の記載および下に詳述するように、１つまたは複数の実施形態にしたがって、比較器１６４は、ＮＭＯＳトランジスタ１６０のドレイン端子における電圧がノード１６６における閾値電圧より低い第２閾値電圧より低く降下するまで、論理ハイの電圧出力を維持するヒステレシス比較器として実現される。或る実施形態において、ヒステリシス比較器１６４は、第２閾値電圧が、位相補償構成１１８がイネーブルされる時、電圧調整構成１０５が出力ノード１０４における出力電圧を調整することを可能にするためにパスデバイス１０８に十分な相互コンダクタンスを提供するパスデバイス１０８を流れる電流における上側閾値電流値より高い出力ノード１０４における出力電流を表示するように設計され得る。

図２を参照して、例示的実施形態において、電圧調整回路１００は、ゲイン調整工程２００および下述されるような追加的タスク、機能および／または動作を実行するように構成される。説明のために、以下の記載は、図１に関連して上述に記載された素子を参照し得る。実際には、タスク、機能、および動作は、増幅構成１０６、カレントミラー構成１１２、低出力電流検出回路１１６、および／または位相補償構成１１８のような記載されたシステムの異なる素子によって実効され得る。いかなる数の追加または代替タスクが含まれる可能性があり、本発明で詳細に記載されない追加的機能を有する包括的手順または工程に含まれる可能性があることを理解されるべきである。

図２を参照し、引き続いて図１を参照すると、増幅構成１０６が出力ノード１０４における出力電圧を安定且つ正確な値に十分に調整することを可能するのに出力電流が十分である時に、相対的に低い出力電流で増幅構成１０６のオープンループゲインを改良し、且つ増幅構成１０６の位相マージンを改良するための出力ノード１０４における出力電流の大きさに基づき、増幅構成１０６のゲインおよび／または位相マージンを動的に調整するためにゲイン調整工程２００は実行され得る。例示的実施形態において、ゲイン調整工程２００は、出力電流が下側閾値より低いか否か検出または認識するために、出力電流をモニタまたは取得し、出力電流を下側閾値に比較すること（タスク２０２、２０４）によって開始する。上記されるように、パスデバイス１０８を流れる出力ノード１０４における出力電流は、出力電流と比例する基準電流を取得するためにカレントミラー構成１１２が出力電流をミラーすることによってモニタされる。低出力電流検出回路１１６のトランジスタ１６０はカレントミラー構成１１２を流れる基準電流をミラーし、比較器１６４は、上記されたようにトランジスタ１６０を流れる基準電流の大きさによって影響されたトランジスタ１６０に亘る得られた電圧をモニタする。比較器１６４は、トランジスタ１６０に亘って得られた電圧を、出力ノード１０４における出力電流の大きさの下側閾値を表示するノード１６６における閾値電圧と比較する。上記されるように、例示的実施形態において、ノード１６６における閾値電圧は、閾値電流値に基づき選択される。閾値電流は、浮遊状態で動作される出力ノード１０４に接続された負荷を示すか、または出力電流を示す。出力電流は、電圧調整構成１０５内の相互コンダクタンスを減少させえ、電圧調整構成１０５の能力を制限することによって、所望の精度で出力ノード１０４における出力電圧を調整する。

例示的実施形態において、ゲイン調整工程２００は、出力電流が下側閾値電流値を満たさないことを検出されることに応答して増幅構成における位相補償を無効化すること、または出力電流が下側閾値電流値よりも大きいの間、位相補償構成を開始することによって続く。この点について、トランジスタ１６０に亘る電圧がノード１６６における閾値電圧よりも高いことが検出されることに応答して、比較器１６４は、スイッチング素子１５２を起動またはオンにするための論理ハイの出力電圧を生成し、したがって容量性素子１４８および抵抗素子１５０を実効的に短絡することによって位相補償構成１１８を無効化する。上記されるように、位相補償構成１１８が無効にされる時、増幅構成１０６のオープンループゲインが増加され、したがって、出力電流の減少によって生じるパスデバイス１０８の相互コンダクタンスの減少を保証し、そして、出力ノード１０４に接続された電気的負荷が浮遊状態または少ない電流を消費している状態あるいは電流を消費しない状態である時、電圧調整構成１０５は、出力ノード１０４における出力電圧をより正確に調整することを可能にする。さもなければ、トランジスタに亘る電圧はノード１６６における閾値電圧より低い間、比較器１６４は、スイッチング素子１５２を停止またはオフにするための論理ローの出力電圧を生成し、したがって位相補償構成１１８をイネーブルする。

位相補償構成を無効化した後、例示的実施形態において、ゲイン調整工程２００が監視を継続し、または出力電流を取得し、出力電流が上側閾値よりも高い時を検出または認識する（タスク２０８）。この点について、低出力電流検出回路１１６のトランジスタ１６０は、基準電流のミラーを続けてまたはカレントミラー構成１１２を流れる基準電流を取得し、位相補償構成１１８が無効にされている間、比較器１６４は、トランジスタ１６０を亘って得られた電流の監視を継続する。上記されるように、トランジスタ１６０に亘る電圧（すなわち、トランジスタ１６０のドレイン端子における電圧）がノード１６６における閾値電圧より低い第２閾値電圧より低く降下するまで比較器１６４が、論理ハイの電圧出力を維持する（したがってスイッチ素子１５２をオンにすることを維持する）ように、比較器１６４は、ヒステリシス比較器として実現されることが望ましい。この点について、比較器１６４は、下側閾値が出力ノード１０４における出力電流を表示するように設計されうる。出力ノード１０４における出力電流は、パスデバイス１０８のための相互コンダクタンスを提供するために必要な出力電流のための上側閾値よりも大きい。相互コンダクタンスを提供するために必要な出力電流は、位相補償構成１１８が有効化されているときに、所望の精度で出力ノード１０４における出力電流を電圧調整構成１０５が調整することを可能にする閾値よりも大きい。或る実施形態において、下側閾値電圧が、浮遊状態で動作するよりも負荷が電流を消費する通常動作状態で動作される出力ノード１０４に接続された負荷を表示するように、比較器１６４は、設計され得る。

出力電流が上側閾値電流値よりも高いことが検出されることに応答して、ゲイン調整工程２００は、増幅構成のために位相補償をイネーブルすることによって続く（タスク２１０）。この点について、トランジスタ１６０に亘る電圧が比較器１６４によって供給された下側閾値電圧よりも低いことが検出されたことに応答して、比較器１６４は、スイッチング素子１５２を停止またはオフにするための論理ローの出力電圧を生成し、したがって位相補償構成１１８をイネーブルする。位相補償構成１１８がイネーブルされる時、増幅構成１０６のオープンループゲインが減少され、増幅構成１０６の位相マージンが増加され、したがって出力ノード１０４における出力電圧の安定性が改良される。例示的実施形態において、タスク２０２、２０４、２０６、２０８、２１０によって規定されたループが、出力ノード１０４に接続された負荷が浮遊状態（すなわち、出力電流が下側閾値より低く降下する）で動作する時はいつも、位相補償構成１１８は、無効化される。そして出力ノード１０４に接続された負荷は電流を消費する通常動作状態で動作する時はいつも、イネーブルされるように電圧調整回路１００の動作を通して繰り返す。

図３を参照し、引き続く図１〜図２を参照すると、例示的実施形態において、集積回路、プロセッサ、マイクロプロセッサ、コントローラ、マイクロコントローラ、デジタル信号プロセッサ、センサ、増幅器、送受信機回路、または別の適している電子部品のような電子デバイス３０４に調整された電圧を供給するために、図１の電圧調整回路１００は、電気的システム３００に利用され得る。図３は、説明および記載のための電気的システム３００の簡略された形態である。実際の実施形態は、追加的機能および特徴を提供するデバイスと部品を含む可能性があり、および／または電気的システム３００がより大きな電気的システムの一部である可能性があることを理解されるべきである。したがって、本発明に記載された事項は任意の電子デバイス３０４に限定されることを意図しないと理解されるべきである。

例示的実施形態において、電気的システム３００は、上記されるように、電圧調整回路１００の入力ノードに安定および正確なＤＣ入力電圧基準を供給するように構成された電圧基準構成３０２を含む。電圧基準構成３０２は、電圧調整回路１００が電子デバイス３０４における所望に調整された供給電圧に相当する出力ノード１０４における調整された電圧を供給するように入力電圧基準を調整することを可能にするように構成される。例示的実施形態において、電子デバイス３０４は、電圧調整回路１００から調整された供給電圧を受けるために電圧調整回路１００の出力ノード１０４に接続された調整供給電圧を受けるように構成された入力を含む。このように、電圧調整回路１００は、調整された供給電圧を電子デバイス３０４に供給する。上記されるように、電子デバイス３０４が浮遊状態または電流を実質的に消費しない状態で動作する時に、増幅構成１０６のオープンループゲインを増加するために低出力電流検出回路１１６は、位相補償構成１１８を無効化し、したがって電子デバイス３０４に供給された供給電圧を調整するために電圧調整回路１００の能力が改良される。

説明が煩雑にならないように、電圧調整器、直線器、低ドロップアウト調整器、アナログ回路設計、電解効果トランジスタ（ＦＥＴ）、およびシステムの他の機能態様（およびシステムの個別動作部品）に関する従来技術の詳細は、記載されない。さらに本明細書に含まれる各種の図に示す接続線は、各種要素間の機能的関係および／または物理的または論理的結合の例を表すものとする。実際の実施形態には、多数の代替のまたは追加的な機能的関係、物理的接続、または論理的接続が存在しうることに留意されたい。特に明記しない限り、「第１」及び「第２」等の用語は、そのような用語が述べる要素間を任意に区別するために用いる。従って、これらの用語は、必ずしもそのような要素の時間的な又は他の優先順位付けを示そうとするものではない。

本明細書で使用されるように、「ノード」は、所与の信号、ロジックレベル、電圧、データパターン、電流、または量が、そこに存在する、任意の内部または外部基準点、接続点、接合部、信号線、導電性要素などを意味する。さらに１つの物理要素によって、２つ以上のノードが実現されてもよい（また、共通ノードで受信されるかまたは出力されても、２つ以上の信号が、多重化されるか、変調されるか、または、その他の方法で識別されることができる）。

以下の説明は、「接続される（ｃｏｎｎｅｃｔｅｄ）」または「結合される（ｃｏｕｐｌｅｄ）」ノードまたは特徴部を指す。本明細書で使用されるように、特に明示的に述べなければ、「結合される」は、１つのノード／特徴部が、必ずしも物理的にではなく、別のノード／特徴部に直接的にまたは間接的に結合することを意味する。本明細書で使用されるように、特に明示的に述べなければ、「接続される」は、１つのノード／特徴部が、別のノード／特徴部に直接的に接続することを意味する。特に、スイッチは、複数のノードに「結合され」てもよいが、それらのノードの全てが、常に、互いに「接続される」必要はない。スイッチは、スイッチの状態に応じて、異なるノードを互いに接続してもよい。さらに、本明細書に示す種々の略図は、要素のある例の配置構成を示すが、さらなる介在する要素、デバイス、特徴部、またはコンポーネントが、実際の実施形態で存在してもよい（所与の回路の機能が悪い影響を及ぼさないと仮定する）。

最後に、電圧調整回路のための装置が提供された。電圧調整回路は、入力ノードにおける入力電圧基準に基づいて出力ノードで調整された出力電圧を供給するように構成された電圧調整構成、該電圧調整構成に接続された位相補償加工性、該位相補償構成に接続された検出回路を含む。位相補償構成は、電圧調整構成の位相マージンを増加するように構成され、検出回路は、閾値より低い出力ノードにおける出力電流を検出されることに応答して位相補償構成を無効化するように構成される。或る実施形態によると、電圧調整構成は、出力ノードと第１ノードとの間に接続された第１トランジスタを有し、第１ノードから第１トランジスタを介して出力ノードに流れる電流によって影響されるように、位相補償構成を無効化するように構成されている。別の実施形態において、電圧調整回路は、第１トランジスタに接続されたカレントミラー構成を含み、第１カレントミラー構成は、第１カレントミラー構成を流れる基準電流を取得するために第１ノードから出力ノードに第１トランジスタを流れる電流をミラーするように構成される。ここで、検出回路は、第１カレントミラー構成に接続され、閾値を満たさない出力ノードにおける出力電流を表示する基準電流を検出することに応答して位相補償構成を無効化するように構成される。さらなる実施形態において、検出回路は、基準電流をミラーするように構成された第２トランジスタを含む。基準電流は、電圧が参照電流によって影響され、且つ比較器が第１信号を生成するように構成されるように、第１カレントミラー構成を介して流れる。第１信号は、第２トランジスタに亘る電圧が閾値よりも小さいことを示す場合に位相補償構成を無効化する。閾値電圧は、閾値よりも小さい出力ノードにおける出力電流を示す。またさらなる実施形態において、電圧調整回路が、位相補償構成と電気的に並列に構成されたスイッチング素子を含み、ここで、位相補償構成を無効化するために、比較器によって生成された第１信号は、スイッチング素子を起動する。別の実施形態において、比較器は、第２トランジスタに亘る電圧が閾値電圧よりも低い時、位相補償構成をイネーブルする第２信号を生成するように構成される。またさらなる実施形態において、電圧調整回路は、第１カレントミラー構成を流れる基準電流をミラーするように構成された第２カレントミラー構成を含み、ここで第２カレントミラー構成は、電圧調整構成に接続され、基準電流によって影響されるように調整された出力電圧を増加するように構成される。別の実施形態では、電圧調整構成は、出力ノードと第１ノードとの間に接続されたパスデバイスであって、出力電流が第１ノードから出力ノードにパスデバイスを流れる電流の少なくとも一部を含む、パスデバイスと；出力ノードと第２ノードとの間に説億された電圧分割構成であって、電圧分割構成はフィードバック電圧ノードでフィードバック電圧を確立するように構成される、電圧分割構成と；入力ノード、フィードバック電圧ノード、およびパスデバイスに接続された増幅構成とを含み、ここで、増幅構成は、フィードバック電圧と入力電圧基準との間の差に基づきパスデバイスを流れる電流を調整するように構成される。また別の実施形態において、検出回路は、閾値を満たさない出力ノードにおける出力電流を検出することに応答して位相補償構成をイネーブルするように構成される。また別の実施形態では、電圧調整回路を含むシステムは、調整された出力電圧を受けるために電圧調整回路の出力ノードに接続された電子デバイスを備える。

別の実施形態にしたがって、電圧調整回路のための装置が提供される。該電圧調整回路は、入力電圧基準を受けるように構成された入力ノードと、出力ノードと、第１ノードと、第２ノードと、第１ノードと出力ノードとの間に接続された第１トランジスタを有する。第１トランジスタは、第１ノードから出力ノードに第１トランジスタを流れる出力ノードにおける出力電流を可能にするように構成される。電圧調整回路はさらに、第１トランジスタと、出力ノードと第２ノードとの間に接続された電圧分割構成を備える。電圧分割構成は、フィードバック電圧ノードにおけるフィードバック電圧を確立するように構成される。電圧調整回路はさらに、入力ノードと、フィードバック電圧ノードと、第１トランジスタとに接続された増幅構成を備える。増幅構成および第１トランジスタは、フィードバック電圧と入力電圧基準との間の差に基づき出力ノードにおける出力電圧を調整するように協力的に構成される。電圧調整回路はさらに、増幅構成に接続される位相補償構成と、位相補償構成に接続された検出回路と、を含む。検出回路は、閾値を満たさない出力電流を検出することに応答して位相補償構成を無効化するように構成される。或る実施形態において、位相補償構成は、増幅構成のユニティゲイン周波数における位相マージンを最適化するように構成される。別の実施形態において、電圧調整回路はさらに、位相補償構成と電気的に並列に構成された第２トランジスタを備える。検出回路は、閾値を満たさない出力電流を検出することに応答して、第２トランジスタをオンにするように構成される。さらなる実施形態において、電圧調整回路は、基準電流を取得するために出力電流を第１トランジスタを通してミラーするように構成される第１カレントミラー構成を含む。検出回路は、第１カレントミラー構成を通して基準電流をミラーするように構成された第３トランジスタを含む。電圧調整回路はさらに、基準電流によって影響された第３トランジスタに亘る電圧と、第１入力、第２入力、および出力を有する比較器を含む。第１入力は、第３トランジスタに亘る電圧を受けるように構成される。第２入力は、閾値を満たさない出力電流を表示する比較器基準電圧を受けるように構成される。出力は、第２トランジスタのゲート端子に接続される。比較器は、第３トランジスタに亘る電圧は比較器基準電圧より高い時、第２トランジスタをオンにするための出力における出力信号を生成するように構成される。別の実施形態によると、第１ノードは供給電圧を受けるように構成され、第２ノードは接地電圧を受けるように構成され、第１トランジスタは、第１ノードに接続されたソース端子および出力ノードに接続されたドレイン端子を含み、増幅構成は、入力ノードに接続されたゲート端子および第１トランジスタのゲート端子に接続されたドレイン端子を有する第２トランジスタと、第２トランジスタのドレイン端子および第１ノードに接続されたソース端子を有する第３トランジスタと、フィードバック電圧ノードに接続されたゲート端子を有する第４トランジスタとを備える。第４トランジスタはさらに、第３トランジスタのゲート端子に接続されたドレイン端子を備える。位相補償構成は、第２トランジスタのソース端子と第４トランジスタのソース端子との間に接続された容量性素子、および第２トランジスタのソース端子と第４トランジスタのソース端子との間に接続された抵抗素子を備える。さらなる実施形態において、電圧調整回路はさらに、第２トランジスタのドレイン端子に接続されたドレイン端子および第４トランジスタのソース端子に接続されたソース端子を有する第５トランジスタをさらに備える。検出回路は、位相補償構成を無効化するために出力電流が閾値を満たさないことを検出することに応答して、第５トランジスタをオンにするように構成される。またさらなる実施形態において、電圧調整回路は、基準電流を取得するために第１トランジスタを流れる出力電流をミラーするように構成される第１カレントミラー構成を含む。検出回路は、第２ノードに接続されたソース端子および基準電流をミラーするために第１カレントミラー構成に接続されたゲート端子を有する第６トランジスタを含む。電圧調整回路はさらに、非反転入力と、反転入力と、出力とを含み、非反転入力は、第６トランジスタのドレイン端子に接続され、反転入力は、閾値を満たさない出力電流を表示する電圧を受けるように構成され、出力は、第５トランジスタのゲート端子に接続される。

別の例示的実施形態において、入力電圧基準に基づき出力ノードにおける出力電圧を調整するように構成された電圧調整構成を含む電圧調整回路を動作するための方法が提供される。方法は、出力ノードにおける出力電流をモニタするステップ、出力電流を閾値に比較するステップ、および出力電流が閾値を満たさないことが検出されることに応答して電圧調整構成に接続された位相補償構成を無効化するステップを含む。位相補償構成は、イネーブルされたとき、電圧調整構成の位相マージンを増加するように構成される。或る実施形態において、出力電流をモニタするステップは、基準電流を取得するために出力電流をミラーするステップを含む。出力電流を閾値に比較するステップは、第１トランジスタと共に基準電流をミラーするステップおよび第１トランジスタに亘る電圧を閾値以下の出力電流を表示する基準電圧に比較するステップを含む。第１トランジスタに亘る電圧は、基準電流によって影響される。位相補償構成を無効化するステップは、第１トランジスタに亘る電圧が基準電圧よりも高い時、位相補償構成を無効化するステップを含む。別の実施形態において、位相補償構成を無効化するステップは、位相補償構成と電気的に並列に構成されたスイッチング素子を起動するステップを含む。

前述の詳細な説明は、具体的な例示の実施の形態を参照しながら本発明を説明するものである。しかし、添付の特許請求の範囲で定義された本発明の範囲から逸脱することなく様々な修正及び変更が加えられ得ることが理解されよう。詳細な説明及び添付図面は限定するものではなく、単に例と見なされるべきであり、そのような修正又は変更は、すべて本明細書で説明され定義された本発明の範囲内に入るものとする。以上、具体的な実施例に関して、利益、他の利点、及び問題の解決方法について説明してきたが、利益、利点、問題の解決方法、及びこうした利益、利点、問題の解決方法をもたらし、又はより顕著なものにする構成要素は、全ての請求項又は何れかの請求項において重要とされ、要求され、不可欠とされる機能や構成要素であると見なされるべきではない。

Claims (20)

1. 電圧調整回路であって、前記電圧調整回路は、
   入力ノードにおける入力電圧基準に基づき出力ノードにおいて調整された出力電圧を供給するように構成された電圧調整構成と；
   前記電圧調整構成に接続された位相補償構成であって、前記位相補償構成は、前記電圧調整構成の位相マージンを増加するように構成される、位相補償構成と；
   前記位相補償構成に接続された検出回路であって、前記検出回路は、閾値を満たさない前記出力ノードにおける出力電流を検出することに応答して前記位相補償構成を無効化するように構成される、検出回路と
   を備える電圧調整回路。
2. 前記電圧調整構成は、前記出力ノードと第１ノードとの間に接続された第１トランジスタを含み、
   前記第１トランジスタは、電流が前記第１ノードから前記出力ノードに流れることを可能にするように構成され、
   前記検出回路は、前記第１ノードから前記出力ノードに前記第１トランジスタを流れる電流によって影響される方法で前記位相補償構成を無効化するように構成される、
   請求項１記載の電圧調整回路。
3. 前記電圧調整回路はさらに、前記第１トランジスタに接続された第１カレントミラー構成を備え、
   前記第１カレントミラー構成は、前記第１ノードから前記出力ノードに前記第１トランジスタを流れる電流をミラーするように構成され、
   前記検出回路は、前記第１カレントミラー構成に接続され、
   前記検出回路は、閾値未満の前記出力ノードにおける出力電流を表示する基準電流を検出することに応答して前記位相補償構成を無効化するように構成される、
   請求項２記載の電圧調整回路。
4. 前記検出回路は、
   第２トランジスタであって、前記第２トランジスタに亘る電圧が前記基準電流によって影響されるように前記第１カレントミラー構成を流れる前記基準電流をミラーするように構成される、第２トランジスタと；
   前記第２トランジスタに亘る電圧が前記閾値電圧よりも大きい時に、前記位相補償構成を無効化するための第１信号を生成するように構成された比較器と
   を備え、
   前記閾値電圧は、前記閾値を満たさない前記出力ノードにおける出力電流を表示する、
   請求項３記載の電圧調整回路。
5. 前記電圧調整回路はさらに、前記位相補償構成と電気的に並列に構成されたスイッチング素子を備え、
   前記比較器によって生成された前記第１信号は、前記位相補償構成を無効化するために前記スイッチング素子を起動する、
   請求項４記載の電圧調整回路。
6. 前記比較器は、前記第２トランジスタに亘る電圧が閾値電圧を満たさない時に、前記位相補償構成を有効化するための第２信号を生成するように構成される、
   請求項４記載の電圧調整回路。
7. 前記電圧調整回路はさらに、第２カレントミラー構成を備え、
   前記第２カレントミラー構成は、前記第１カレントミラー構成を流れる前記基準電圧をミラーするように構成され、
   前記第２カレントミラー構成は、前記電圧調整構成に接続され、且つ前記基準電流によって影響される方法で調整された出力電圧を増加するように構成される、
   請求項３記載の電圧調整回路。
8. 前記電圧調整構成は、
   前記出力ノードと前記第１ノードとの間に接続されたパスデバイスであって、前記出力電流は少なくとも、前記第１ノードから前記出力ノードに前記パスデバイスを流れる電流の部分を含む、パスデバイスと；
   前記出力ノードと第２ノードとの間に接続された電圧分割構成であって、前記電圧分割構成はフィードバック電圧ノードでフィードバック電圧を確立するように構成される、電圧分割構成と；
   前記入力ノード、フィードバック電圧ノード、および前記パスデバイスに接続された増幅構成であって、前記増幅構成は、前記フィードバック電圧と前記入力電圧基準との間の差に基づき前記パスデバイスを流れる電流を調整するように構成される、増幅構成と
   を備える、
   請求項２記載の電圧調整回路。
9. 前記検出回路は、前記閾値よりも大きな、前記出力ノードにおける出力電流を検出することに応答して、前記位相補償構成を有効化するように構成される、
   請求項１記載の電圧調整回路。
10. システムであって、前記システムは、前記調整された出力電圧を受けるために前記電圧調整回路の前記出力ノードに接続された電子デバイスを含む、
    請求項１記載の電圧調整回路を含むシステム。
11. 電圧調整回路であって、
    入力電圧基準を受けるように構成された入力ノードと；
    出力ノードと；
    第１ノードと；
    第２ノードと；
    前記第１ノードと前記出力ノードとの間に接続された第１トランジスタであって、前記第１トランジスタは、前記出力ノードにおける出力電流が前記第１ノードから前記出力ノードに前記第１トランジスタを介して流れることを可能にするように構成される、第１トランジスタと；
    前記出力ノードと前記第２ノードとの間に接続された電圧分割構成であって、前記電圧分割構成は、フィードバック電圧ノードでフィードバック電圧を確立するように構成される、電圧分割構成と；
    前記入力ノード、前記フィードバック電圧ノード、および前記第１トランジスタに接続された増幅構成であって、前記増幅構成および前記第１トランジスタは、前記フィードバック電圧と前記入力電圧基準との間の差に基づき前記出力ノードにおける出力電圧を調整するように協働的に構成される、増幅構成と；
    前記増幅構成に接続された位相補償構成と；
    前記位相補償構成に接続された検出回路であって、前記検出回路は、閾値を満たさない出力電流を検出することに応答して、前記位相補償構成を無効化するように構成される、検出回路と
    を備える、電圧調整回路。
12. 前記位相補償構成は、前記増幅構成のユニティゲイン周波数における位相マージンを最適化するように構成される、
    請求項１１記載の電圧調整回路。
13. 前記電圧調整回路はさらに、前記位相補償構成と電気的に並列に構成された第２トランジスタを備え、
    前記検出回路は、前記閾値を満たさない出力電流を検出することに応答して、前記第２トランジスタを起動するように構成される、
    請求項１１記載の電圧調整回路。
14. 前記電圧調整回路はさらに、基準電流を取得するために前記第１トランジスタを介して前記出力電流をミラーするように構成された第１カレントミラー構成を備え、
    前記検出回路は、
    前記第１カレントミラー構成を通して前記基準電流をミラーするように構成された第３トランジスタであって、前記第３トランジスタに亘る電圧は前記基準電流によって影響される、第３トランジスタと；
    第１入力、第２入力、および出力を有する比較器であって、前記第１入力は前記第３トランジスタに亘る前記電圧を受けるように構成される、比較器と
    を備え、
    前記第２入力は、前記閾値を満たさない出力電流を表示する比較器基準電圧を受けるように構成され、前記出力は、前記第２トランジスタのゲート端子に接続され、
    前記比較器は、前記第３トランジスタに亘る前記電圧が前記比較器基準電圧よりも大きい時に、前記第２トランジスタを起動するために出力における出力信号を生成するように構成される、
    請求項１３記載の電圧調整回路。
15. 前記第１ノードは、供給電圧を受けるように構成され、
    前記第２ノードは、接地電圧を受けるように構成され、
    前記第１トランジスタは、前記第１ノードに接続されたソース端子および前記出力ノードに接続されたドレイン端子を備え、
    前記増幅構成は、
    前記入力ノードに接続されたゲート端子および前記第１トランジスタのゲート端子に接続されたドレイン端子を有する第２トランジスタと；
    前記第２トランジスタのドレイン端子に接続されたドレイン端子および前記第１ノードに接続されたソース端子を有する第３トランジスタと；
    前記フィードバック電圧ノードに接続されたゲート端子および前記第３トランジスタのゲート端子に接続されたドレイン端子を有する第４トランジスタと
    を備え、
    前記位相補償構成は、
    前記第２トランジスタのソース端子と前記第４トランジスタのソース端子との間に接続された容量性素子と；
    前記第２トランジスタの前記ソース端子と前記第４トランジスタのソース端子との間に接続された抵抗素子と
    を備える、
    請求項１１記載の電圧調整回路。
16. 前記電圧調整回路はさらに、前記第２トランジスタの前記ソース端子に接続されたドレイン端子および前記第４トランジスタのソース端子に接続されたソース端子を有する第５トランジスタを備え、
    前記検出回路は、前記位相補償構成を無効化するために前記閾値を満たさない前記出力電流を検出することに応答して前記第５トランジスタを起動するように構成される、
    請求項１５記載の電圧調整回路。
17. 前記電圧調整回路はさらに、基準電流を取得するために前記第１トランジスタを介して前記出力電流をミラーするように構成された第１カレントミラー構成を備え、
    前記検出回路は、
    前記第２ノードに接続されたソース端子および前記基準電圧をミラーするために前記第１カレントミラー構成に接続されたゲート端子を有する第６トランジスタと；
    前記第６トランジスタのドレイン端子に接続された非反転入力、前記閾値を満たさない前記出力電流を表示する電圧を受けるように構成された反転入力、および前記出力は第５トランジスタのゲート端子に接続される出力を有する比較器と
    を備える、
    請求項１６記載の電圧調整回路。
18. 入力電圧基準に基づき出力ノードにおける出力電圧を調整するように構成された電圧調整構成を含む電圧調整回路を動作する方法であって、
    前記出力ノードにおける出力電流をモニタするモニタステップと；
    前記出力を電流閾値と比較する比較ステップと；
    前記閾値を満たさない出力電流を検出することに応答して、前記電圧調整構成に接続された位相補償構成を無効化する無効化ステップであって、前記位相補償構成は、有効化されたとき、前記電圧調整構成の位相マージンを増加するように構成されることと
    を有する、方法。
19. 前記モニタステップは、基準電流を取得するために前記出力電流をミラーするステップを有し、
    前記比較ステップは、
    前記基準電流を第１トランジスタとミラーするステップと；
    前記第１トランジスタに亘る電圧を、閾値に等しい、または閾値よりも低い前記出力電流を表示する基準電圧と比較するステップであって、前記第１トランジスタに亘る電圧は、前記基準電流によって影響されることと、
    を有し、
    前記無効化ステップは、
    前記第１トランジスタに亘る電圧が前記基準電圧よりも大きい時に、前記位相補償構成を無効化するステップを有する、
    請求項１８記載の方法。
20. 前記無効化ステップは、前記位相補償構成と電気的に並列に構成されたスイッチング素子を起動するステップを有する、
    請求項１８記載の方法。

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