JP2012155708A5 - - Google Patents

Claims (14)

1. 電圧調整回路において、
   入力ノードにおける入力電圧基準に基づき出力ノードにおいて調整された出力電圧を供給するように構成された電圧調整構成であって、前記出力ノードと第１ノードとの間に接続された第１トランジスタを含み、該第１トランジスタは、電流が前記第１ノードから前記出力ノードに流れることを可能にするように構成されている、電圧調整構成と、
   前記電圧調整構成に接続された位相補償構成であって、前記電圧調整構成の位相マージンを増加するように構成されている、位相補償構成と、
   前記第１トランジスタに接続された第１カレントミラー構成であって、該第１カレントミラー構成を流れる基準電流を取得するべく前記第１トランジスタを前記第１ノードから前記出力ノードに流れる電流をミラーするように構成されている、第１カレントミラー構成と、
   前記第１カレントミラー構成に接続されている検出回路と、を備え、
   前記検出回路は、閾値未満の前記出力ノードにおける出力電流を表す基準電流を検出することに応答して前記位相補償構成を無効化するように構成される、電圧調整回路。
2. 前記検出回路は、
   第２トランジスタであって、前記第２トランジスタに亘る電圧が前記基準電流によって影響されるように前記第１カレントミラー構成を流れる前記基準電流をミラーするように構成される、第２トランジスタと；
   前記第２トランジスタに亘る電圧が前記閾値電圧よりも大きい時に、前記位相補償構成を無効化するための第１信号を生成するように構成された比較器と
   を備え、
   前記閾値電圧は、前記閾値未満の前記出力ノードにおける出力電流を表す、
   請求項１記載の電圧調整回路。
3. 前記電圧調整回路はさらに、前記位相補償構成と電気的に並列に構成されたスイッチング素子を備え、
   前記比較器によって生成された前記第１信号は、前記位相補償構成を無効化するために前記スイッチング素子を起動する、
   請求項２記載の電圧調整回路。
4. 前記比較器は、前記第２トランジスタに亘る電圧が閾値電圧未満の時に、前記位相補償構成を有効化するための第２信号を生成するように構成される、
   請求項２記載の電圧調整回路。
5. 前記電圧調整回路はさらに、第２カレントミラー構成を備え、
   前記第２カレントミラー構成は、前記第１カレントミラー構成を流れる前記基準電流をミラーするように構成され、
   前記第２カレントミラー構成は、前記電圧調整構成に接続され、且つ前記基準電流によって影響される方法で調整された出力電圧を増加するように構成される、
   請求項１記載の電圧調整回路。
6. 前記電圧調整構成は、
   前記出力ノードと前記第１ノードとの間に接続されたパスデバイスであって、前記出力電流は、前記第１ノードから前記出力ノードに前記パスデバイスを流れる電流の少なくとも一部分を含む、パスデバイスと；
   前記出力ノードと第２ノードとの間に接続された電圧分割構成であって、前記電圧分割構成はフィードバック電圧ノードにおいてフィードバック電圧を確立するように構成される、電圧分割構成と；
   前記入力ノード、フィードバック電圧ノード、および前記パスデバイスに接続された増幅構成であって、前記増幅構成は、前記フィードバック電圧と前記入力電圧基準との間の差に基づき前記パスデバイスを流れる電流を調整するように構成される、増幅構成と
   を備える、
   請求項１記載の電圧調整回路。
7. 前記検出回路は、前記閾値よりも大きな、前記出力ノードにおける出力電流を検出することに応答して、前記位相補償構成を有効化するように構成される、
   請求項１記載の電圧調整回路。
8. 請求項１記載の電圧調整回路を含むシステムであって、前記調整された出力電圧を受けるために前記電圧調整回路の前記出力ノードに接続された電子デバイスを含む、システム。
9. 電圧調整回路であって、
   入力電圧基準を受けるように構成された入力ノードと；
   出力ノードと；
   第１ノードと；
   第２ノードと；
   前記第１ノードと前記出力ノードとの間に接続された第１トランジスタであって、前記第１トランジスタは、前記出力ノードにおける出力電流が前記第１ノードから前記出力ノードに前記第１トランジスタを介して流れることを可能にするように構成される、第１トランジスタと；
   前記出力ノードと前記第２ノードとの間に接続された電圧分割構成であって、前記電圧分割構成は、フィードバック電圧ノードにおいてフィードバック電圧を確立するように構成される、電圧分割構成と；
   前記入力ノード、前記フィードバック電圧ノード、および前記第１トランジスタに接続された増幅構成であって、前記増幅構成および前記第１トランジスタは、前記フィードバック電圧と前記入力電圧基準との間の差に基づき前記出力ノードにおける出力電圧を調整するように協働的に構成される、増幅構成と；
   前記増幅構成に接続された位相補償構成と；
   前記位相補償構成と電気的に並列に構成された第２トランジスタと、
   前記第２トランジスタに接続された検出回路であって、閾値未満の出力電流を検出することに応答して、前記位相補償構成を無効化するべく前記第２トランジスタを起動するように構成される、検出回路と
   を備える、電圧調整回路。
10. 前記位相補償構成は、前記増幅構成のユニティゲイン周波数における位相マージンを最適化するように構成される、
    請求項９記載の電圧調整回路。
11. 前記電圧調整回路はさらに、基準電流を取得するために前記第１トランジスタを介して前記出力電流をミラーするように構成された第１カレントミラー構成を備え、
    前記検出回路は、
    前記第１カレントミラー構成を通して前記基準電流をミラーするように構成された第３トランジスタであって、前記第３トランジスタに亘る電圧は前記基準電流によって影響される、第３トランジスタと；
    第１入力、第２入力、および出力を有する比較器であって、前記第１入力は前記第３トランジスタに亘る前記電圧を受けるように構成され、前記第２入力は、前記閾値未満の出力電流を表す比較器基準電圧を受けるように構成され、前記出力は、前記第２トランジスタのゲート端子に接続される、比較器と、を備え、前記比較器は、前記第３トランジスタに亘る前記電圧が前記比較器基準電圧よりも大きい時に、前記第２トランジスタを起動するために出力における出力信号を生成するように構成される、
    請求項９記載の電圧調整回路。
12. 前記第１ノードは、供給電圧を受けるように構成され、
    前記第２ノードは、接地電圧を受けるように構成され、
    前記第１トランジスタは、前記第１ノードに接続されたソース端子および前記出力ノードに接続されたドレイン端子を備え、
    前記増幅構成は、
    前記入力ノードに接続されたゲート端子および前記第１トランジスタのゲート端子に接続されたドレイン端子を有する第３トランジスタと；
    前記第３トランジスタのドレイン端子に接続されたドレイン端子および前記第１ノードに接続されたソース端子を有する第４トランジスタと；
    前記フィードバック電圧ノードに接続されたゲート端子および前記第４トランジスタのゲート端子に接続されたドレイン端子を有する第５トランジスタと
    を備え、
    前記位相補償構成は、
    前記第３トランジスタのソース端子と前記第５トランジスタのソース端子との間に接続された容量性素子と；
    前記第３トランジスタの前記ソース端子と前記第５トランジスタのソース端子との間に接続された抵抗素子と
    を備える、
    請求項９記載の電圧調整回路。
13. 前記電圧調整回路はさらに、前記第３トランジスタの前記ソース端子に接続されたドレイン端子および前記第５トランジスタのソース端子に接続されたソース端子を有する第６トランジスタを備え、
    前記検出回路は、前記位相補償構成を無効化するために前記閾値未満の前記出力電流を検出することに応答して前記第６トランジスタを起動するように構成される、
    請求項１２記載の電圧調整回路。
14. 前記電圧調整回路はさらに、基準電流を取得するために前記第１トランジスタを介して前記出力電流をミラーするように構成された第１カレントミラー構成を備え、
    前記検出回路は、
    前記第２ノードに接続されたソース端子および前記基準電流をミラーするために前記第１カレントミラー構成に接続されたゲート端子を有する第７トランジスタと；
    前記第７トランジスタのドレイン端子に接続された非反転入力、前記閾値未満の前記出力電流を表す電圧を受けるように構成された反転入力、および前記出力は第６トランジスタのゲート端子に接続される出力を有する比較器と
    を備える、
    請求項１３記載の電圧調整回路。